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WO2018142668A1 - 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 Download PDF

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WO2018142668A1
WO2018142668A1 PCT/JP2017/035918 JP2017035918W WO2018142668A1 WO 2018142668 A1 WO2018142668 A1 WO 2018142668A1 JP 2017035918 W JP2017035918 W JP 2017035918W WO 2018142668 A1 WO2018142668 A1 WO 2018142668A1
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WO
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silicon carbide
defects
defect
main surface
epitaxial substrate
Prior art date
Application number
PCT/JP2017/035918
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English (en)
French (fr)
Inventor
和田　圭司
勉 堀
洋典 伊東
Original Assignee
住友電気工業株式会社
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Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
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Priority to US16/482,593 priority patent/US10825903B2/en
Priority to CN201780084634.1A priority patent/CN110214362B/zh
Priority to JP2018565918A priority patent/JP6969578B2/ja
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a silicon carbide epitaxial substrate and a method for manufacturing a silicon carbide semiconductor device.
  • This application claims priority based on Japanese Patent Application No. 2017-015501, which is a Japanese patent application filed on January 31, 2017. All the descriptions described in the Japanese patent application are incorporated herein by reference.
  • Patent Document 1 discloses a method of epitaxially growing a silicon carbide layer on a silicon carbide single crystal substrate.
  • the silicon carbide epitaxial substrate according to the present disclosure includes a silicon carbide single crystal substrate having a first main surface and a silicon carbide layer on the first main surface.
  • the silicon carbide layer includes a second main surface opposite to the surface in contact with the silicon carbide single crystal substrate.
  • the second main surface is a surface in which the ⁇ 0001 ⁇ plane is inclined by the off angle in the off direction.
  • the second main surface has a defect.
  • the off-angle is ⁇ °
  • the thickness of the silicon carbide layer in the direction perpendicular to the second main surface is W ⁇ m
  • the width of the defect in the direction projected on the second main surface in the direction parallel to the off direction is L ⁇ m
  • the defect satisfying the relationship of Equation 1 and Equation 2 is defined as the first defect, and Equation 3 and
  • a defect satisfying the relationship of Equation 2 is a second defect
  • a value obtained by dividing the number of second defects by the sum of the number of first defects and the number of second defects is larger than 0.5.
  • FIG. 1 is a schematic plan view showing the configuration of the silicon carbide epitaxial substrate according to the present embodiment.
  • 2 is a schematic cross-sectional view taken along the line II-II in FIG.
  • FIG. 3 is a schematic plan view showing the configuration of the first portion of the second main surface of the silicon carbide epitaxial substrate according to the present embodiment.
  • FIG. 4 is a schematic plan view showing the configuration of the second portion of the second main surface of the silicon carbide epitaxial substrate according to the present embodiment.
  • 5 is a schematic cross-sectional view taken along the line VV in FIG.
  • FIG. 6 is a partial schematic cross-sectional view showing the configuration of the silicon carbide epitaxial substrate manufacturing apparatus according to the present embodiment.
  • FIG. 1 is a schematic plan view showing the configuration of the silicon carbide epitaxial substrate according to the present embodiment.
  • 2 is a schematic cross-sectional view taken along the line II-II in FIG.
  • FIG. 3 is a schematic plan view showing the configuration of the first portion of the
  • FIG. 7 is a flowchart schematically showing a method for manufacturing the silicon carbide epitaxial substrate according to the present embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a first step of the method for manufacturing a silicon carbide epitaxial substrate according to the present embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a second step of the method for manufacturing the silicon carbide epitaxial substrate according to the present embodiment.
  • FIG. 10 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a first step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 12 is a schematic cross-sectional view showing a second step of the method for manufacturing the silicon carbide semiconductor device according to this embodiment.
  • FIG. 13 is a schematic cross-sectional view showing the configuration of the silicon carbide semiconductor device according to this embodiment.
  • a silicon carbide epitaxial substrate 100 includes a silicon carbide single crystal substrate 10 having a first main surface 11 and a silicon carbide layer 20 on the first main surface 11.
  • Silicon carbide layer 20 includes second main surface 12 opposite to surface 14 in contact with silicon carbide single crystal substrate 11.
  • the second main surface 12 is a surface in which the ⁇ 0001 ⁇ plane is inclined by an off angle in the off direction.
  • the second main surface 12 has a defect.
  • the off angle is ⁇ °
  • the thickness of silicon carbide layer 20 in the direction perpendicular to second main surface 12 is W ⁇ m
  • the width of the defect in the direction parallel to the direction projected on second main surface 12 is the off direction.
  • the defect satisfying the relationship of Expression 1 and Expression 2 is defined as the first defect 1.
  • the defect satisfying the relationship of Expression 3 and Expression 2 is the second defect 2
  • the value obtained by dividing the number of the second defects 2 by the sum of the number of the first defects 1 and the number of the second defects 2 is Greater than 0.5.
  • the thickness of silicon carbide layer 20 may be not less than 5 ⁇ m and not more than 100 ⁇ m.
  • the off angle may be greater than 0 ° and not greater than 8 °.
  • the number of second defects 2 is divided by the sum of the number of first defects 1 and the number of second defects 2.
  • the value may be greater than 0.6.
  • the value obtained by dividing the number of second defects 2 by the sum of the number of first defects 1 and the number of second defects 2 is 0.8. May be larger.
  • a value obtained by dividing the number of second defects 2 by the sum of the number of first defects 1 and the number of second defects 2 is 0.9 May be larger.
  • the method for manufacturing the silicon carbide semiconductor device 300 according to the present disclosure includes the following steps. Silicon carbide epitaxial substrate 100 according to any one of (1) to (7) above is prepared. Silicon carbide epitaxial substrate 100 is processed.
  • silicon carbide epitaxial substrate 100 includes a silicon carbide single crystal substrate 10 and a silicon carbide layer 20.
  • Silicon carbide single crystal substrate 10 includes a first main surface 11 and a third main surface 13 opposite to the first main surface 11.
  • Silicon carbide layer 20 includes a fourth main surface 14 in contact with silicon carbide single crystal substrate 10 and a second main surface 12 opposite to fourth main surface 14.
  • the silicon carbide epitaxial substrate 100 may be provided with a first flat 16 extending in the first direction 101.
  • Silicon carbide epitaxial substrate 100 may be provided with a second flat (not shown) extending in second direction 102.
  • the first direction 101 is parallel to the second main surface 12 and is perpendicular to the second direction 102.
  • the second direction 102 is, for example, the ⁇ 1-100> direction.
  • the maximum diameter 111 (diameter) of the second main surface 12 is, for example, 100 mm or more.
  • the maximum diameter 111 may be 150 mm or more, 200 mm or more, or 250 mm or more.
  • the upper limit of the maximum diameter 111 is not particularly limited.
  • the upper limit of the maximum diameter 111 may be 300 mm, for example.
  • Silicon carbide single crystal substrate 10 is composed of a silicon carbide single crystal.
  • the polytype of the silicon carbide single crystal is, for example, 4H—SiC. 4H—SiC is superior to other polytypes in terms of electron mobility, dielectric breakdown field strength, and the like.
  • Silicon carbide single crystal substrate 10 contains an n-type impurity such as nitrogen (N), for example.
  • Silicon carbide single crystal substrate 10 has an n-type conductivity, for example.
  • the first main surface 11 is a surface inclined by an angle of 8 ° or less from the ⁇ 0001 ⁇ plane. When the first main surface 11 is inclined from the ⁇ 0001 ⁇ plane, the inclination direction of the normal line of the first main surface 11 is, for example, the ⁇ 11-20> direction.
  • silicon carbide layer 20 is on first main surface 11 of silicon carbide single crystal substrate 10.
  • Silicon carbide layer 20 is an epitaxial layer.
  • Silicon carbide layer 20 is in contact with first main surface 11.
  • Silicon carbide layer 20 includes an n-type impurity such as nitrogen, for example.
  • Silicon carbide layer 20 has an n conductivity type, for example.
  • the second main surface is a surface in which the ⁇ 0001 ⁇ plane is inclined in the off direction by the off angle ⁇ (°).
  • the second main surface 12 may be a surface in which the (0001) plane is inclined by 8 ° or less in the off direction.
  • the second main surface 12 may be a surface in which the (000-1) plane is inclined by 8 ° or less in the off direction.
  • the off direction is, for example, the ⁇ 11-20> direction. Note that the off direction is not limited to the ⁇ 11-20> direction.
  • the off direction may be, for example, a ⁇ 1-100> direction, or a direction having a ⁇ 1-100> direction component and a ⁇ 11-20> direction component.
  • the off angle ⁇ is an angle at which the second main surface is inclined with respect to the ⁇ 0001 ⁇ plane.
  • the off-angle ⁇ is an angle at which the normal line of the second main surface is inclined with respect to the ⁇ 0001> direction.
  • the off angle ⁇ is, for example, larger than 0 ° and not larger than 8 °.
  • the off angle ⁇ may be 1 ° or more, or 2 ° or more.
  • the off angle may be 7 ° or less, or 6 ° or less.
  • the second is a ⁇ 0001 ⁇ plane, for example.
  • the third direction 103 is a direction perpendicular to the surface 15.
  • the third direction 103 is, for example, the ⁇ 0001> direction.
  • the fourth direction 104 is a direction perpendicular to the third direction 103.
  • the fourth direction 104 is, for example, the ⁇ 11-20> direction.
  • the fourth direction 104 is an off direction.
  • the normal direction of the second major surface 12 is the fifth direction 105.
  • the fifth direction is a direction inclined by an off angle ⁇ in the off direction with respect to the ⁇ 0001> direction.
  • Silicon carbide layer 20 includes a buffer layer 21 and a drift layer 22.
  • the buffer layer 21 is in contact with the first main surface 11.
  • Buffer layer 21 constitutes fourth main surface 14 of silicon carbide layer 20.
  • the drift layer 22 is on the buffer layer 21.
  • Drift layer 22 constitutes second main surface 12 of silicon carbide layer 20.
  • Buffer layer 21 contains an n-type impurity such as nitrogen, for example.
  • the concentration of the n-type impurity contained in the buffer layer 21 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the concentration of the n-type impurity contained in the buffer layer 21 may be, for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the concentration of the n-type impurity contained in the drift layer is, for example, 3 ⁇ 10 15 cm ⁇ 3 .
  • the concentration of the n-type impurity included in the drift layer 22 is lower than the concentration of the n-type impurity included in the buffer layer 21.
  • the concentration of n-type impurities contained in buffer layer 21 may be lower than the concentration of n-type impurities contained in silicon carbide single crystal substrate 10.
  • the second main surface 12 may have the first defect 1.
  • the first defect 1 is, for example, a triangular defect.
  • the off angle is ⁇ (°)
  • the thickness of the silicon carbide layer in the fifth direction 105 perpendicular to the second main surface 12 is W ( ⁇ m), and with respect to the off direction.
  • the width of the defect in the first direction 101 obtained by projecting the parallel direction onto the second main surface is L ( ⁇ m)
  • the width in the second direction 102 is perpendicular to the off direction and parallel to the second main surface.
  • the width of the defect is Y ( ⁇ m)
  • the first defect 1 is a defect that satisfies the relationship of the above formula 1 and the above formula 2.
  • the thickness W of the silicon carbide layer is, for example, not less than 5 ⁇ m and not more than 100 ⁇ m. Although the minimum of the thickness W of a silicon carbide layer is not specifically limited, For example, 10 micrometers may be sufficient and 20 micrometers may be sufficient. Although the upper limit of the thickness W of a silicon carbide layer is not specifically limited, For example, 80 micrometers may be sufficient and 50 micrometers may be sufficient.
  • the first defect 1 extends in the first direction 101, for example, starting from the threading screw dislocation 25.
  • the first defect 1 extends so as to spread in a region within ⁇ 45 ° with respect to the first direction 101.
  • the first defect 1 has, for example, a triangular shape.
  • the polytype of silicon carbide constituting first defect 1 is different from the polytype constituting silicon carbide layer 20.
  • the polytype of silicon carbide constituting first defect 1 may be, for example, 3C or 8H.
  • the surface of the first defect 1 may be continuous with the second main surface 12 on the first direction 101 side.
  • the height of the surface of the first defect 1 on the side opposite to the first direction 101 may be lower than that of the second main surface 12.
  • the second main surface 12 does not have the first defect 1.
  • the second main surface 12 has one or more second defects 2. 4 and 5, the off angle is ⁇ (°), the thickness of the silicon carbide layer 20 in the fifth direction 105 perpendicular to the second main surface 12 is W ( ⁇ m), and the off direction is The width of the defect in the first direction 101 projected onto the second major surface 12 is L ( ⁇ m), and is perpendicular to the off direction and parallel to the second major surface 12.
  • the second defect 2 is a defect that satisfies the relationship of Equation 3 and Equation 2.
  • the second defect 2 extends in the first direction 101, for example, starting from the threading screw dislocation 25.
  • the second defect 2 may occupy a part of an area within ⁇ 45 ° with respect to the first direction 101.
  • the second defect 2 may have a polygonal shape having, for example, four or more sides.
  • the polytype of silicon carbide constituting second defect 2 is different from the polytype constituting silicon carbide layer 20.
  • the polytype of silicon carbide constituting second defect 2 may be, for example, 3C or 8H.
  • the surface of the second defect 2 may be continuous with the second main surface 12 on the first direction 101 side.
  • the height of the surface of the second defect 2 on the side opposite to the first direction 101 may be lower than that of the second main surface 12.
  • the area of the second defect 2 is smaller than the area of the first defect 1.
  • the value obtained by dividing the number of second defects 2 by the sum of the number of first defects 1 and the number of second defects 2 is greater than 0.5.
  • the number of second defects 2 is set to the number of first defects 1 and the number of second defects 2.
  • the value obtained by dividing the number of second defects 2 by the sum of the number of first defects 1 and the number of second defects 2 may be greater than 0.6 or greater than 0.7. It may be greater than 0.8 or greater than 0.9.
  • the number of first defects 1 and second defects 2 can be measured, for example, by observing second main surface 12 of silicon carbide epitaxial substrate 100 using a defect inspection apparatus including a confocal differential interference microscope.
  • a defect inspection apparatus provided with a confocal differential interference microscope, for example, WASAVI series “SICA 6X” manufactured by Lasertec Corporation can be used.
  • the magnification of the objective lens is 10 times.
  • the threshold value of the detection sensitivity of the defect inspection apparatus is determined using a standard sample. By using the defect inspection apparatus, the number of first defects 1 and second defects can be quantitatively evaluated.
  • the second main surface 12 is divided into a plurality of observation regions.
  • One observation area is, for example, a square area of 1.3 mm ⁇ 1.3 mm. Images in all observation areas are taken.
  • a defect is specified in the image. Based on the size of the defect, the identified defect is classified into a first defect 1, a second defect 2, and other defects.
  • the number of first defects 1 and second defects 2 in each of all the observation regions of the second main surface 12 is calculated. Is required.
  • an apparatus 200 for manufacturing silicon carbide epitaxial substrate 100 is, for example, a hot wall type lateral CVD (Chemical Vapor Deposition) apparatus.
  • the manufacturing apparatus 200 mainly includes a reaction chamber 201, a heating element 203, a quartz tube 204, a heat insulating material 205, and an induction heating coil 206.
  • the heating element 203 has a cylindrical shape, for example, and forms a reaction chamber 201 inside.
  • the heating element 203 is made of, for example, graphite.
  • the heat insulating material 205 surrounds the outer periphery of the heating element 203.
  • the heat insulating material 205 is provided inside the quartz tube 204 so as to contact the inner peripheral surface of the quartz tube 204.
  • the induction heating coil 206 is wound, for example, along the outer peripheral surface of the quartz tube 204.
  • the induction heating coil 206 is configured to be able to supply an alternating current by an external power source (not shown). Thereby, the heating element 203 is induction-heated. As a result, the reaction chamber 201 is heated by the heating element 203.
  • the reaction chamber 201 is a space formed by being surrounded by the heating element 203. Silicon carbide single crystal substrate 10 is arranged in reaction chamber 201. Reaction chamber 201 is configured to heat silicon carbide single crystal substrate 10. Reaction chamber 201 is provided with a susceptor 210 that holds silicon carbide single crystal substrate 10. The susceptor 210 is configured to be able to rotate around the rotation shaft 212.
  • the manufacturing apparatus 200 has a gas introduction port 207 and a gas exhaust port 208.
  • the gas exhaust port 208 is connected to an exhaust pump (not shown).
  • the arrows in FIG. 6 indicate the gas flow.
  • the gas is introduced into the reaction chamber 201 from the gas introduction port 207 and exhausted from the gas exhaust port 208.
  • the pressure in the reaction chamber 201 is adjusted by the balance between the gas supply amount and the gas exhaust amount.
  • the manufacturing apparatus 200 has a gas supply unit (not shown) configured to be able to supply, for example, a mixed gas containing silane, ammonia, hydrogen, and propane to the reaction chamber 201.
  • the gas supply unit supplies a gas cylinder capable of supplying propane gas, a gas cylinder capable of supplying hydrogen gas, a gas cylinder capable of supplying silane gas, and ammonia gas or a mixed gas of ammonia gas and nitrogen gas. Possible gas cylinders.
  • the winding density of the induction heating coil 206 may be changed.
  • the winding density [times / m] is the number of coil turns per unit length in the axial direction of the apparatus.
  • the winding density of the induction heating coil 206 on the upstream side may be higher than the winding density of the induction heating coil 206 on the downstream side.
  • a silicon carbide single crystal substrate preparation step (S11: FIG. 7) is performed.
  • a polytype 4H silicon carbide single crystal is manufactured by a sublimation method.
  • silicon carbide single crystal substrate 10 is prepared by slicing the silicon carbide single crystal with, for example, a wire saw.
  • Silicon carbide single crystal substrate 10 contains an n-type impurity such as nitrogen, for example.
  • Silicon carbide single crystal substrate 10 has an n-type conductivity, for example.
  • silicon carbide single crystal substrate 10 has a first main surface 11 and a third main surface 13 on the opposite side of first main surface 11.
  • the first main surface 11 is a surface in which, for example, the ⁇ 0001 ⁇ surface 15 is inclined in the off direction by the off angle ⁇ .
  • the off direction is, for example, the ⁇ 11-20> direction.
  • the maximum diameter of first main surface 11 of silicon carbide single crystal substrate 10 is, for example, 150 mm or more.
  • Silicon carbide single crystal substrate 10 may have, for example, threading screw dislocations 25 or carbon inclusions.
  • the threading screw dislocation or the carbon inclusion is often the starting point for generating a first defect such as a triangular defect.
  • the threading screw dislocation 25 extends in the direction 103 perpendicular to the ⁇ 0001 ⁇ plane 15.
  • a buffer layer forming step (S12: FIG. 7) is performed.
  • silicon carbide single crystal substrate 10 is arranged on susceptor 210 in reaction chamber 201 (see FIG. 6).
  • the pressure in the reaction chamber 201 is reduced from atmospheric pressure to about 1 ⁇ 10 ⁇ 3 Pa to about 1 ⁇ 10 ⁇ 6 Pa by a vacuum pump or the like.
  • the temperature of silicon carbide single crystal substrate 10 is started to rise.
  • the source gas, the dopant gas, and the carrier gas are supplied to the reaction chamber 201.
  • a mixed gas containing silane, propane, ammonia, and hydrogen is supplied to the reaction chamber 201.
  • each gas is thermally decomposed, and buffer layer 21 is formed on silicon carbide single crystal substrate 10 (see FIG. 9).
  • the susceptor 210 rotates around the rotation shaft 212.
  • Silicon carbide single crystal substrate 10 revolves around rotating shaft 212 (see FIG. 6).
  • the flow rates of ammonia, silane, and propane are adjusted so that the (C + N) / Si ratio is 1.0 or less.
  • the flow rate of the silane gas is adjusted to 96 sccm, for example.
  • the flow rate of propane gas is adjusted to be 30.3 sccm, for example.
  • the flow rate of ammonia gas is adjusted to be 0.25 sccm.
  • the concentration of nitrogen atoms contained in the buffer layer 21 is about 1 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of the buffer layer 21 is, for example, 1.0 ⁇ m.
  • buffer layer 21 is formed on silicon carbide single crystal substrate 10 by epitaxial growth.
  • a drift layer forming step (S13: FIG. 7) is performed.
  • a mixed gas containing silane, propane, ammonia, and hydrogen is supplied to reaction chamber 201.
  • each gas is thermally decomposed, and the drift layer 22 is formed on the buffer layer 21 (see FIGS. 2 and 5).
  • the susceptor 210 rotates around the rotation axis 212.
  • Silicon carbide single crystal substrate 10 revolves around rotating shaft 212 (see FIG. 6).
  • the flow rates of ammonia, silane, and propane are adjusted so that the (C + N) / Si ratio is about 1.35.
  • the flow rate of the silane gas is adjusted to 140 sccm, for example.
  • the flow rate of propane gas is adjusted to 63 sccm, for example.
  • the ammonia gas flow rate is adjusted to 0.07 sccm.
  • the concentration of nitrogen atoms contained in the drift layer 22 is about 3 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of drift layer 22 is, for example, 30 ⁇ m.
  • drift layer 22 is formed on buffer layer 21 by epitaxial growth, whereby silicon carbide epitaxial substrate 100 is manufactured.
  • the flow rate of nitrogen gas is required to be about 15 sccm.
  • N atoms are closer to C atoms than Si atoms, so it is considered that they enter the C site instead of the Si site.
  • Si atoms or radicals and precursors containing Si have the property of easily migrating on the growth surface in step flow growth. Therefore, when epitaxial growth is performed using a condition in which the ratio of Si atoms to C atoms and N atoms is high, good step flow growth can be realized, and as a result, a flat growth surface can be obtained.
  • N atoms are easily taken into the silicon carbide layer.
  • a silicon carbide layer having the same N atom concentration can be formed at a flow rate about one hundredth of nitrogen gas. Therefore, when ammonia gas is used, the ratio of Si atoms to C atoms and N atoms can be made higher than when nitrogen gas is used. Therefore, it is considered that good step flow growth can be realized when ammonia gas is used.
  • a defect having a two-dimensional extension such as a triangular defect is considered to occur due to threading screw dislocation or carbon inclusion. More specifically, it is assumed that the mechanism is as follows. Silicon (a single atom of Si atoms or a radical in which Si and hydrogen are combined) is diffused in a state where threading screw dislocations are exposed on the surface of the epilayer during film formation. The diffusion of Si on the screw dislocation is hindered by C atoms and / or N atoms and bonded by interaction. Such a bond does not become 4H—SiC but becomes a defect such as 3C—SiC, which becomes a nucleus of a defect having a two-dimensional extension. In other words, it can be one of the causes of triangular defects.
  • the buffer layer can be formed under Si-rich conditions. Therefore, since it is possible to realize a favorable step flow growth in the initial stage of crystal growth, the defects spread two-dimensionally starting from threading screw dislocations or carbon inclusions existing in the silicon carbide single crystal substrate. This can be suppressed. As a result, it is considered that threading screw dislocation or carbon inclusion can reduce the probability of growing into a first defect having a large two-dimensional extent, and can increase the probability of growing into a second defect having a small two-dimensional extent. It is done.
  • the method for manufacturing a silicon carbide semiconductor device mainly includes an epitaxial substrate preparation step (S10: FIG. 10) and a substrate processing step (S20: FIG. 10).
  • an epitaxial substrate preparation step (S10: FIG. 10) is performed. Specifically, silicon carbide epitaxial substrate 100 is prepared by the above-described method for manufacturing a silicon carbide epitaxial substrate (see FIG. 7).
  • a substrate processing step (S20: FIG. 10) is performed.
  • a silicon carbide semiconductor device is manufactured by processing a silicon carbide epitaxial substrate.
  • “Processing” includes, for example, various processes such as ion implantation, heat treatment, etching, oxide film formation, electrode formation, and dicing. That is, the substrate processing step may include at least one of ion implantation, heat treatment, etching, oxide film formation, electrode formation, and dicing.
  • the substrate processing step includes, for example, an ion implantation step (S21: FIG. 10), an oxide film formation step (S22: FIG. 10), an electrode formation step (S23: FIG. 10), and a dicing step (S24: FIG. 10). )including.
  • an ion implantation step (S21: FIG. 10) is performed.
  • a p-type impurity such as aluminum (Al) is implanted into second main surface 12 on which a mask (not shown) having an opening is formed.
  • body region 132 having p-type conductivity is formed.
  • an n-type impurity such as phosphorus (P) is implanted into a predetermined position in body region 132.
  • a source region 133 having n-type conductivity is formed.
  • a p-type impurity such as aluminum is implanted into a predetermined position in the source region 133.
  • a contact region 134 having a p-type conductivity is formed (see FIG. 11).
  • Source region 133 is separated from drift region 131 by body region 132.
  • Ion implantation may be performed by heating silicon carbide epitaxial substrate 100 to about 300 ° C. or more and 600 ° C. or less. After the ion implantation, activation annealing is performed on silicon carbide epitaxial substrate 100. By the activation annealing, the impurities injected into the silicon carbide layer 20 are activated, and carriers are generated in each region.
  • the atmosphere of activation annealing is, for example, an argon (Ar) atmosphere.
  • the temperature of activation annealing is, for example, about 1800 ° C.
  • the activation annealing time is, for example, about 30 minutes.
  • oxide film forming step (S22: FIG. 10) is performed.
  • silicon carbide epitaxial substrate 100 is heated in an atmosphere containing oxygen, whereby oxide film 136 is formed on second main surface 12 (see FIG. 12).
  • Oxide film 136 is made of, for example, silicon dioxide.
  • the oxide film 136 functions as a gate insulating film.
  • the temperature of the thermal oxidation treatment is, for example, about 1300 ° C.
  • the time for the thermal oxidation treatment is, for example, about 30 minutes.
  • heat treatment may be performed in a nitrogen atmosphere.
  • the heat treatment is performed in an atmosphere of nitric oxide at about 1100 ° C. for about 1 hour.
  • heat treatment is performed in an argon atmosphere.
  • heat treatment is performed in an argon atmosphere at about 1100 to 1500 ° C. for about 1 hour.
  • the first electrode 141 is formed on the oxide film 136.
  • the first electrode 141 functions as a gate electrode.
  • the first electrode 141 is formed by, for example, a CVD method.
  • the first electrode 141 is made of, for example, conductive polysilicon.
  • the first electrode 141 is formed at a position facing the source region 133 and the body region 132.
  • Interlayer insulating film 137 covering the first electrode 141 is formed.
  • Interlayer insulating film 137 is formed by, for example, a CVD method.
  • Interlayer insulating film 137 is made of, for example, silicon dioxide.
  • the interlayer insulating film 137 is formed so as to be in contact with the first electrode 141 and the oxide film 136.
  • the oxide film 136 and the interlayer insulating film 137 at predetermined positions are removed by etching. As a result, the source region 133 and the contact region 134 are exposed from the oxide film 136.
  • the second electrode 142 is formed on the exposed portion by, for example, a sputtering method.
  • the second electrode 142 functions as a source electrode.
  • Second electrode 142 is made of, for example, titanium, aluminum, silicon, or the like.
  • second electrode 142 and silicon carbide epitaxial substrate 100 are heated at a temperature of about 900 ° C. to 1100 ° C., for example. Thereby, second electrode 142 and silicon carbide epitaxial substrate 100 come into ohmic contact.
  • the wiring layer 138 is formed so as to be in contact with the second electrode 142.
  • the wiring layer 138 is made of a material containing aluminum, for example.
  • the third electrode 143 is formed on the third main surface 13.
  • the third electrode 143 functions as a drain electrode.
  • Third electrode 143 is made of, for example, an alloy containing nickel and silicon (eg, NiSi).
  • a dicing step (S24: FIG. 10) is performed.
  • silicon carbide epitaxial substrate 100 is diced along a dicing line, whereby silicon carbide epitaxial substrate 100 is divided into a plurality of semiconductor chips. From the above, silicon carbide semiconductor device 300 is manufactured (see FIG. 13).
  • the method for manufacturing the silicon carbide semiconductor device according to the present disclosure has been described by exemplifying the MOSFET, but the manufacturing method according to the present disclosure is not limited to this.
  • the manufacturing method according to the present disclosure can be applied to silicon carbide semiconductor devices such as IGBT (Insulated Gate Bipolar Transistor), SBD (Schottky Barrier Diode), thyristor, GTO (Gate Turn Off thyristor), and PiN diode.
  • IGBT Insulated Gate Bipolar Transistor
  • SBD Schottky Barrier Diode
  • thyristor thyristor
  • GTO Gate Turn Off thyristor
  • PiN diode PiN diode

Landscapes

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Abstract

オフ角をθ°とし、第２主面に垂直な方向における炭化珪素層の厚みをＷμｍとし、オフ方向に対して平行な方向を第２主面に投影した方向における欠陥の幅をＬμｍとし、オフ方向に対して垂直であってかつ第２主面に対して平行な方向における欠陥の幅をＹμｍとした場合において、式１および式２の関係を満たす欠陥を第１欠陥とする。式３および式２の関係を満たす欠陥を第２欠陥とする。第２欠陥の数を、第１欠陥の数と第２欠陥の数との合計で除した値は、０．５よりも大きい。

Description

炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
　本開示は、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法に関する。本出願は、２０１７年１月３１日に出願した日本特許出願である特願２０１７－０１５５０１号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　特開２０１４－１７０８９１号公報（特許文献１）には、炭化珪素単結晶基板上に炭化珪素層をエピタキシャル成長させる方法が開示されている。
特開２０１４－１７０８９１号公報
　本開示に係る炭化珪素エピタキシャル基板は、第１主面を有する炭化珪素単結晶基板と、第１主面上の炭化珪素層とを備えている。炭化珪素層は、炭化珪素単結晶基板と接する面と反対側の第２主面を含む。第２主面は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面である。第２主面には、欠陥がある。オフ角をθ°とし、第２主面に垂直な方向における炭化珪素層の厚みをＷμｍとし、オフ方向に対して平行な方向を第２主面に投影した方向における欠陥の幅をＬμｍとし、オフ方向に対して垂直であってかつ第２主面に対して平行な方向における欠陥の幅をＹμｍとした場合において、式１および式２の関係を満たす欠陥を第１欠陥とし、式３および式２の関係を満たす欠陥を第２欠陥とすると、第２欠陥の数を、第１欠陥の数と第２欠陥の数との合計で除した値は、０．５よりも大きい。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
図１は、本実施形態に係る炭化珪素エピタキシャル基板の構成を示す平面模式図である。 図２は、図３のＩＩ－ＩＩ線矢視断面模式図である。 図３は、本実施形態に係る炭化珪素エピタキシャル基板の第２主面の第１部分の構成を示す平面模式図である。 図４は、本実施形態に係る炭化珪素エピタキシャル基板の第２主面の第２部分の構成を示す平面模式図である。 図５は、図４のＶ－Ｖ線矢視断面模式図である。 図６は、本実施形態に係る炭化珪素エピタキシャル基板の製造装置の構成を示す一部断面模式図である。 図７は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法を概略的に示すフローチャートである。 図８は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第１工程を示す断面模式図である。 図９は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第２工程を示す断面模式図である。 図１０は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 図１１は、本実施形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 図１２は、本実施形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 図１３は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。
　［本開示の実施形態の概要］
　まず本開示の実施形態の概要について説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
　（１）本開示に係る炭化珪素エピタキシャル基板１００は、第１主面１１を有する炭化珪素単結晶基板１０と、第１主面１１上の炭化珪素層２０とを備えている。炭化珪素層２０は、炭化珪素単結晶基板１１と接する面１４と反対側の第２主面１２を含む。第２主面１２は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面である。第２主面１２には、欠陥がある。オフ角をθ°とし、第２主面１２に垂直な方向における炭化珪素層２０の厚みをＷμｍとし、オフ方向を第２主面１２に投影した方向に対して平行な方向における欠陥の幅をＬμｍとし、オフ方向に対して垂直であってかつ第２主面１２に対して平行な方向における欠陥の幅をＹμｍとした場合において、式１および式２の関係を満たす欠陥を第１欠陥１とし、式３および式２の関係を満たす欠陥を第２欠陥２とすると、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．５よりも大きい。これにより、欠陥の２次元的な広がりを抑制することができる。
　（２）上記（１）に係る炭化珪素エピタキシャル基板１００において、炭化珪素層２０の厚みは、５μｍ以上１００μｍ以下であってもよい。
　（３）上記（１）または（２）に係る炭化珪素エピタキシャル基板１００において、オフ角は、０°より大きく８°以下であってもよい。
　（４）上記（１）～（３）のいずれかに係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．６よりも大きくてもよい。
　（５）上記（４）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．７よりも大きくてもよい。
　（６）上記（５）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．８よりも大きくてもよい。
　（７）上記（６）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．９よりも大きくてもよい。
　（８）本開示に係る炭化珪素半導体装置３００の製造方法は以下の工程を備えている。上記（１）～（７）のいずれかに係る炭化珪素エピタキシャル基板１００が準備される。炭化珪素エピタキシャル基板１００が加工される。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
　（炭化珪素エピタキシャル基板）
　図１および図２に示されるように、本実施形態に係る炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板１０と、炭化珪素層２０とを有している。炭化珪素単結晶基板１０は、第１主面１１と、第１主面１１と反対側の第３主面１３とを含む。炭化珪素層２０は、炭化珪素単結晶基板１０と接する第４主面１４と、第４主面１４と反対側の第２主面１２を含む。図１に示されるように、炭化珪素エピタキシャル基板１００には、第１方向１０１に延在する第１フラット１６が設けられて入れてもよい。炭化珪素エピタキシャル基板１００には、第２方向１０２に延在する第２フラット（図示せず）が設けられていてもよい。
　第１方向１０１は、第２主面１２に対して平行であり、かつ第２方向１０２に対して垂直な方向である。第２方向１０２は、たとえば＜１－１００＞方向である。図１に示されるように、第２主面１２の最大径１１１（直径）は、たとえば１００ｍｍ以上である。最大径１１１は１５０ｍｍ以上でもよいし、２００ｍｍ以上でもよいし、２５０ｍｍ以上でもよい。最大径１１１の上限は特に限定されない。最大径１１１の上限は、たとえば３００ｍｍであってもよい。
　炭化珪素単結晶基板１０は、炭化珪素単結晶から構成される。炭化珪素単結晶のポリタイプは、たとえば４Ｈ－ＳｉＣである。４Ｈ－ＳｉＣは、電子移動度、絶縁破壊電界強度等において他のポリタイプより優れている。炭化珪素単結晶基板１０は、たとえば窒素（Ｎ）などのｎ型不純物を含んでいる。炭化珪素単結晶基板１０の導電型は、たとえばｎ型である。第１主面１１は、｛０００１｝面から８°以下の角度だけ傾斜した面である。第１主面１１が｛０００１｝面から傾斜している場合、第１主面１１の法線の傾斜方向は、たとえば＜１１－２０＞方向である。
　図２に示されるように、炭化珪素層２０は、炭化珪素単結晶基板１０の第１主面１１上にある。炭化珪素層２０は、エピタキシャル層である。炭化珪素層２０は、第１主面１１に接している。炭化珪素層２０は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素層２０の導電型は、たとえばｎ型である。第２主面は、｛０００１｝面がオフ方向にオフ角θ（°）だけ傾斜した面である。具体的には、第２主面１２は、（０００１）面がオフ方向に８°以下傾斜した面であってもよい。代替的に、第２主面１２は、（０００－１）面がオフ方向に８°以下傾斜した面であってもよい。オフ方向は、たとえば＜１１－２０＞方向である。なお、オフ方向は、＜１１－２０＞方向に限定されない。オフ方向は、たとえば＜１－１００＞方向であってもよいし、＜１－１００＞方向成分と＜１１－２０＞方向成分とを有する方向であってもよい。
　オフ角θは、第２主面が｛０００１｝面に対して傾斜している角度である。言い換えれば、オフ角θは、第２主面の法線が＜０００１＞方向に対して傾斜している角度である。オフ角θは、たとえば０°より大きく８°以下である。オフ角θは、１°以上であってもよいし、２°以上であってもよい。オフ角は、７°以下であってもよいし、６°以下であってもよい。
　図２において破線で記載された面１５は、たとえば｛０００１｝面である。第３方向１０３は、面１５に対して垂直な方向である。第３方向１０３は、たとえば＜０００１＞方向である。第４方向１０４は、第３方向１０３に対して垂直な方向である。第４方向１０４は、たとえば＜１１－２０＞方向である。第４方向１０４は、オフ方向である。第２主面１２の法線方向は、第５方向１０５である。第５方向は、＜０００１＞方向に対してオフ方向にオフ角θだけ傾斜した方向である。
　炭化珪素層２０は、バッファ層２１と、ドリフト層２２とを含む。バッファ層２１は、第１主面１１に接している。バッファ層２１は、炭化珪素層２０の第４主面１４を構成する。ドリフト層２２は、バッファ層２１上にある。ドリフト層２２は、炭化珪素層２０の第２主面１２を構成する。バッファ層２１は、たとえば窒素などのｎ型不純物を含んでいる。バッファ層２１が含むｎ型不純物の濃度は、たとえば１×１０18ｃｍ-3である。バッファ層２１が含むｎ型不純物の濃度は、たとえば５×１０1７ｃｍ-3以上１×１０19ｃｍ-3以下であってもよい。ドリフト層が含むｎ型不純物の濃度は、たとえば３×１０15ｃｍ-3である。ドリフト層２２が含むｎ型不純物の濃度は、バッファ層２１が含むｎ型不純物の濃度よりも低い。バッファ層２１が含むｎ型不純物の濃度は、炭化珪素単結晶基板１０が含むｎ型不純物の濃度よりも低くてもよい。
　図３に示されるように、第２主面１２には、第１欠陥１がある場合がある。第１欠陥１は、たとえば三角欠陥である。図２および図３に示されるように、オフ角をθ（°）とし、第２主面１２に垂直な第５方向１０５における炭化珪素層の厚みをＷ（μｍ）とし、オフ方向に対して平行な方向を第２主面に投影した第１方向１０１における欠陥の幅をＬ（μｍ）とし、オフ方向に対して垂直であってかつ第２主面に対して平行な第２方向１０２における欠陥の幅をＹ（μｍ）とした場合において、第１欠陥１は、上記式１および上記式２の関係を満たす欠陥である。炭化珪素層の厚みＷは、たとえば５μｍ以上１００μｍ以下である。炭化珪素層の厚みＷの下限は、特に限定されないが、たとえば１０μｍであってもよいし、２０μｍであってもよい。炭化珪素層の厚みＷの上限は、特に限定されないが、たとえば８０μｍであってもよいし、５０μｍであってもよい。
　図２および図３に示されるように、第１欠陥１は、たとえば貫通螺旋転位２５を起点として、第１方向１０１に向かって伸長している。第２主面１２に対して垂直な方向から見て、第１欠陥１は、第１方向１０１に対して±４５°以内の領域に広がるように延在している。第２主面１２に対して垂直な方向から見て、第１欠陥１は、たとえば三角形の形状を有している。第１欠陥１を構成する炭化珪素のポリタイプは、炭化珪素層２０を構成するポリタイプと異なっている。第１欠陥１を構成する炭化珪素のポリタイプは、たとえば３Ｃであってもよいし、８Ｈであってもよい。第１欠陥１の表面は、第１方向１０１側において第２主面１２と連なっていてもよい。第１方向１０１と反対側における第１欠陥１の表面の高さは、第２主面１２よりも低くてもよい。なお、理想的には、第２主面１２には、第１欠陥１がない。
　図４に示されるように、第２主面１２には、１以上の第２欠陥２がある。図４および図５に示されるように、オフ角をθ（°）とし、第２主面１２に垂直な第５方向１０５における炭化珪素層２０の厚みをＷ（μｍ）とし、オフ方向に対して平行な方向を第２主面１２に投影した第１方向１０１における欠陥の幅をＬ（μｍ）とし、オフ方向に対して垂直であってかつ第２主面１２に対して平行な第２方向１０２における欠陥の幅をＹ（μｍ）とした場合において、第２欠陥２は、式３および式２の関係を満たす欠陥である。
　図４および図５に示されるように、第２欠陥２は、たとえば貫通螺旋転位２５を起点として、第１方向１０１に向かって伸長している。第２主面１２に対して垂直な方向から見て、第２欠陥２は、第１方向１０１に対して±４５°以内の領域の一部を占めていてもよい。第２主面１２に対して垂直な方向から見て、第２欠陥２は、たとえば４以上の辺を有する多角形の形状を有していてもよい。第２欠陥２を構成する炭化珪素のポリタイプは、炭化珪素層２０を構成するポリタイプと異なっている。第２欠陥２を構成する炭化珪素のポリタイプは、たとえば３Ｃであってもよいし、８Ｈであってもよい。第２欠陥２の表面は、第１方向１０１側において第２主面１２と連なっていてもよい。第１方向１０１と反対側における第２欠陥２の表面の高さは、第２主面１２よりも低くてもよい。第２主面１２に対して垂直な方向から見て、第２欠陥２の面積は、第１欠陥１の面積よりも小さい。
　炭化珪素エピタキシャル基板１００に第２主面１２においては、第１欠陥１の数を減らし、第２欠陥２の数を増やすことが望ましい。本実施形態に係る炭化珪素エピタキシャル基板１００によれば、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．５よりも大きい。たとえば第２主面１２において、第１欠陥の数が１個であり、第２欠陥の数が９個の場合、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、９／（１＋９）＝０．９である。第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．６よりも大きくてもよいし、０．７よりも大きくてもよいし、０．８よりも大きくてもよいし、０．９よりも大きくてもよい。
　（欠陥の数の測定方法）
　第１欠陥１および第２欠陥２の数は、たとえば共焦点微分干渉顕微鏡を備える欠陥検査装置を用いて炭化珪素エピタキシャル基板１００の第２主面１２を観察することにより測定することができる。共焦点微分干渉顕微鏡を備える欠陥検査装置としては、たとえばレーザーテック株式会社製のＷＡＳＡＶＩシリーズ「ＳＩＣＡ　６Ｘ」を用いることができる。対物レンズの倍率は、１０倍である。当該欠陥検査装置の検出感度の閾値は、標準試料を用いて取り決められる。当該欠陥検査装置を用いることにより、第１欠陥１および第２欠陥の数を定量的に評価することができる。
　具体的には、まず第２主面１２が複数の観察領域に分割される。一つの観察領域は、たとえば１．３ｍｍ×１．３ｍｍの正方形領域である。全ての観察領域における画像が撮影される。各観察領域の画像が所定の方法で処理されることで、当該画像中において欠陥が特定される。欠陥の寸法に基づいて、特定された欠陥が、第１欠陥１、第２欠陥２およびその他の欠陥に分類される。第２主面１２の全ての観察領域の各々において、第１欠陥１および第２欠陥２の数が計算されることで、第２主面１２全体における第１欠陥１および第２欠陥２の数が求められる。
　（炭化珪素エピタキシャル基板の製造装置）
　次に、本実施形態に係る炭化珪素エピタキシャル基板１００の製造装置２００の構成について説明する。
　図６に示されるように、炭化珪素エピタキシャル基板１００の製造装置２００は、たとえばホットウォール方式の横型ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置である。製造装置２００は、反応室２０１と、発熱体２０３、石英管２０４、断熱材２０５、誘導加熱コイル２０６とを主に有している。
　発熱体２０３は、たとえば筒状の形状を有しており、内部に反応室２０１を形成している。発熱体２０３は、たとえば黒鉛製である。断熱材２０５は、発熱体２０３の外周を取り囲んでいる。断熱材２０５は、石英管２０４の内周面に接するように石英管２０４の内部に設けられている。誘導加熱コイル２０６は、たとえば石英管２０４の外周面に沿って巻回されている。誘導加熱コイル２０６は、外部電源（図示せず）により、交流電流が供給可能に構成されている。これにより、発熱体２０３が誘導加熱される。結果として、反応室２０１が発熱体２０３により加熱される。
　反応室２０１は、発熱体２０３に取り囲まれて形成された空間である。反応室２０１内には、炭化珪素単結晶基板１０が配置される。反応室２０１は、炭化珪素単結晶基板１０を加熱可能に構成されている。反応室２０１には、炭化珪素単結晶基板１０を保持するサセプタ２１０が設けられている。サセプタ２１０は、回転軸２１２の周りを自転可能に構成されている。
　製造装置２００は、ガス導入口２０７およびガス排気口２０８を有している。ガス排気口２０８は、排気ポンプ（図示せず）に接続されている。図６中の矢印は、ガスの流れを示している。ガスは、ガス導入口２０７から反応室２０１に導入され、ガス排気口２０８から排気される。反応室２０１内の圧力は、ガスの供給量と、ガスの排気量とのバランスによって調整される。
　製造装置２００は、たとえば、シランと、アンモニアと、水素と、プロパンとを含む混合ガスを、反応室２０１に供給可能に構成されたガス供給部（図示せず）を有している。具体的には、ガス供給部は、プロパンガスを供給可能なガスボンベと、水素ガスを供給可能なガスボンベと、シランガスを供給可能なガスボンベと、アンモニアガスまたは、アンモニアガスと窒素ガスの混合ガスを供給可能なガスボンベとを有していてもよい。
　反応室２０１の軸方向において、誘導加熱コイル２０６の巻き密度を変化させてもよい。巻き密度［回／ｍ］とは、装置の軸方向の単位長さあたりのコイルの周回数である。たとえば、上流側でアンモニアを効果的に熱分解させるために、上流側の誘導加熱コイル２０６の巻き密度は、下流側の誘導加熱コイル２０６の巻き密度よりも高くてもよい。
　（炭化珪素エピタキシャル基板の製造方法）
　次に、本実施形態に係る炭化珪素エピタキシャル基板の製造方法について説明する。
　まず、炭化珪素単結晶基板準備工程（Ｓ１１：図７）が実施される。たとえば昇華法により、ポリタイプ４Ｈの炭化珪素単結晶が製造される。次に、たとえばワイヤーソーによって、炭化珪素単結晶をスライスすることにより、炭化珪素単結晶基板１０が準備される。炭化珪素単結晶基板１０は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素単結晶基板１０の導電型は、たとえばｎ型である。
　図８に示されるように、炭化珪素単結晶基板１０は、第１主面１１と、第１主面１１の反対側にある第３主面１３とを有する。第１主面１１は、たとえば｛０００１｝面１５がオフ角θだけオフ方向に傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向である。炭化珪素単結晶基板１０の第１主面１１の最大径は、たとえば１５０ｍｍ以上である。炭化珪素単結晶基板１０には、たとえば貫通螺旋転位２５またはカーボンインクルージョンなどが存在する場合がある。貫通螺旋転位またはカーボンインクルージョンは、たとえば三角欠陥などの第１欠陥が発生する起点となる場合が多い。貫通螺旋転位２５は、｛０００１｝面１５に対して垂直な方向１０３に延在している。
　次に、バッファ層形成工程（Ｓ１２：図７）が実施される。まず、炭化珪素単結晶基板１０が反応室２０１内においてサセプタ２１０上に配置される（図６参照）。たとえば真空ポンプなどにより反応室２０１の圧力が大気圧から１×１０-３Ｐａから１×１０-6Ｐａ程度に低減される。反応室２０１内の大気成分や水分等の残留ガスが低減された後、炭化珪素単結晶基板１０の昇温が開始される。
　炭化珪素単結晶基板１０の温度がたとえば１６００℃以上になった後、反応室２０１に、原料ガス、ドーパントガスおよびキャリアガスが供給される。具体的には、反応室２０１に、シランとプロパンとアンモニアと水素とを含む混合ガスが供給される。反応室２０１において、それぞれのガスが熱分解され、炭化珪素単結晶基板１０上にバッファ層２１が形成される（図９参照）。バッファ層２１を形成する工程において、サセプタ２１０は回転軸２１２の周りを自転する。炭化珪素単結晶基板１０は回転軸２１２の周りを公転する（図６参照）。
　バッファ層を形成する工程においては、（Ｃ＋Ｎ）／Ｓｉ比が１．０以下となるように、アンモニアと、シランと、プロパンとの流量が調整される。具体的には、シランガスの流量がたとえば９６ｓｃｃｍとなるように調整される。プロパンガスの流量がたとえば３０．３ｓｃｃｍとなるように調整される。アンモニアガスの流量が０．２５ｓｃｃｍとなるように調整される。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（３０．３×３＋０．２５）／９６＝約０．９５である。バッファ層２１が含む窒素原子の濃度は、１×１０18ｃｍ-3程度である。バッファ層２１の厚みは、たとえば１．０μｍである。以上のように、炭化珪素単結晶基板１０上にバッファ層２１がエピタキシャル成長によって形成される。
　なお、アンモニアガスは、三重結合を有する窒素ガスに比べて熱分解されやすい。アンモニアガスは、窒素ガスに比べて炭化珪素に取り込まれやすい。もしアンモニアガスの代わりに窒素ガスを用いて同様の窒素原子の濃度を有するバッファ層２１を形成する場合には、窒素ガスの流量は５０ｓｃｃｍ程度が必要とされる。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（３０．３×３＋５０×２）／９６＝約１．９９となる。
　次に、ドリフト層形成工程（Ｓ１３：図７）が実施される。炭化珪素単結晶基板１０の温度がたとえば１６４０℃程度に維持された状態で、反応室２０１に、シランとプロパンとアンモニアと水素とを含む混合ガスが供給される。反応室２０１において、それぞれのガスが熱分解され、バッファ層２１上にドリフト層２２が形成される（図２および図５参照）。ドリフト層２２を形成する工程において、サセプタ２１０は回転軸２１２の周りを自転する。炭化珪素単結晶基板１０は回転軸２１２の周りを公転する（図６参照）。
　ドリフト層を形成する工程においては、（Ｃ＋Ｎ）／Ｓｉ比が１．３５程度となるように、アンモニアと、シランと、プロパンとの流量が調整される。具体的には、シランガスの流量がたとえば１４０ｓｃｃｍとなるように調整される。プロパンガスの流量がたとえば６３ｓｃｃｍとなるように調整される。アンモニアガスの流量が０．０７ｓｃｃｍとなるように調整される。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（６３×３＋０．０７）／１４０＝約１．３５である。ドリフト層２２が含む窒素原子の濃度は、３×１０15ｃｍ-3程度である。ドリフト層２２の厚みは、たとえば３０μｍである。以上のように、バッファ層２１上にドリフト層２２がエピタキシャル成長によって形成されることで、炭化珪素エピタキシャル基板１００が製造される。
　もしアンモニアガスの代わりに窒素ガスを用いて同様の窒素原子の濃度を有するバッファ層２１を形成する場合には、窒素ガスの流量は１５ｓｃｃｍ程度が必要とされる。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（６３×３＋１５×２）／１４０＝約１．５６となる。
　（欠陥の広がりを抑制するメカニズム）
　次に、欠陥の広がりを抑制する推定メカニズムについて説明する。
　炭化珪素層のエピタキシャル成長においては、Ｎ原子は、Ｓｉ原子に比べるとＣ原子に近いサイズであるため、ＳｉサイトではなくＣサイトに入ると考えられる。Ｃ原子およびＮ原子と比較して、Ｓｉ原子あるいはＳｉを有するラジカル、前駆体は、ステップフロー成長において、成長表面上をマイグレーションしやすい性質を有する。そのため、Ｃ原子およびＮ原子に対するＳｉ原子の比率が高い条件を用いてエピタキシャル成長を行う場合は、良好なステップフロー成長を実現することができ、結果として平坦な成長面が得られる。反対に、Ｃ原子およびＮ原子に対するＳｉ原子の比率が低い条件を用いてエピタキシャル成長を行う場合は、良好なステップフロー成長を実現することが困難であり、結果として成長面にステップバンチングが発生しやすいと考えられる。
　前述のように、アンモニアガスは、三重結合を有する窒素ガスに比べて熱分解されやすいため、Ｎ原子は炭化珪素層に取り込まれやすい。アンモニアガスの場合には、窒素ガスの数百分の一程度の流量で、同じＮ原子濃度を有する炭化珪素層を形成することができる。そのため、アンモニアガスを用いる場合は、窒素ガスを用いる場合よりも、Ｃ原子およびＮ原子に対するＳｉ原子の比率を高くすることができる。よって、アンモニアガスを用いる場合には、良好なステップフロー成長が実現できると考えられる。
　三角欠陥などのように二次元的な広がりを有する欠陥は、貫通螺旋転位またはカーボンインクルージョンなどに起因して発生すると考えられる。より詳細には、以下のようなメカニズムであると想定される。成膜中のエピ層表面には貫通螺旋転位が表出している状態で、シリコン（Ｓｉ原子単体やＳｉと水素が結びついたようなラジカル）が拡散している。螺旋転位上でのＳｉの拡散が、Ｃ原子および／またはＮ原子によって妨げられ、相互作用により結合する。そのような結合は、４Ｈ－ＳｉＣにならず、３Ｃ－ＳｉＣなどの欠陥となり、それらが二次元的拡がりを有する欠陥の核となる。つまり三角欠陥の発生原因の一つとなり得る。成長初期のバッファ層を形成する工程（結晶成長初期段階）においてアンモニアガスを使用することにより、（Ｃ＋Ｎ）／Ｓｉの比率をたとえば１．０以下程度まで低くした場合であっても、１×１０18ｃｍ-3程度の高いＮ原子濃度を有するバッファ層を形成することができる。
　つまり、アンモニアガスを用いることにより、Ｓｉリッチな条件でバッファ層を形成することができる。そのため、結晶成長初期段階において、良好なステップフロー成長を実現することが可能であるため、炭化珪素単結晶基板に存在している貫通螺旋転位またはカーボンインクルージョンなどを起点として欠陥が二次元的に広がることを抑制することができる。結果として、貫通螺旋転位またはカーボンインクルージョンなどが、二次元的な広がりの大きい第１欠陥に成長する確率を低め、二次元的な広がりの小さい第２欠陥に成長する確率を高めることができると考えられる。
　（炭化珪素半導体装置の製造方法）
　次に、本実施形態に係る炭化珪素半導体装置３００の製造方法について説明する。
　本実施形態に係る炭化珪素半導体装置の製造方法は、エピタキシャル基板準備工程（Ｓ１０：図１０）と、基板加工工程（Ｓ２０：図１０）とを主に有する。
　まず、エピタキシャル基板準備工程（Ｓ１０：図１０）が実施される。具体的には、前述した炭化珪素エピタキシャル基板の製造方法によって、炭化珪素エピタキシャル基板１００が準備される（図７参照）。
　次に、基板加工工程（Ｓ２０：図１０）が実施される。具体的には、炭化珪素エピタキシャル基板を加工することにより、炭化珪素半導体装置が製造される。「加工」には、たとえば、イオン注入、熱処理、エッチング、酸化膜形成、電極形成、ダイシング等の各種加工が含まれる。すなわち基板加工ステップは、イオン注入、熱処理、エッチング、酸化膜形成、電極形成およびダイシングのうち、少なくともいずれかの加工を含むものであってもよい。
　以下では、炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の製造方法を説明する。基板加工工程（Ｓ２０：図１０）は、たとえばイオン注入工程（Ｓ２１：図１０）、酸化膜形成工程（Ｓ２２：図１０）、電極形成工程（Ｓ２３：図１０）およびダイシング工程（Ｓ２４：図１０）を含む。
　まず、イオン注入工程（Ｓ２１：図１０）が実施される。開口部を有するマスク（図示せず）が形成された第２主面１２に対して、たとえばアルミニウム（Ａｌ）等のｐ型不純物が注入される。これにより、ｐ型の導電型を有するボディ領域１３２が形成される。次に、ボディ領域１３２内の所定位置に、たとえばリン（Ｐ）等のｎ型不純物が注入される。これにより、ｎ型の導電型を有するソース領域１３３が形成される。次に、アルミニウム等のｐ型不純物がソース領域１３３内の所定位置に注入される。これにより、ｐ型の導電型を有するコンタクト領域１３４が形成される（図１１参照）。
　炭化珪素層２０において、ボディ領域１３２、ソース領域１３３およびコンタクト領域１３４以外の部分は、ドリフト領域１３１となる。ソース領域１３３は、ボディ領域１３２によってドリフト領域１３１から隔てられている。イオン注入は、炭化珪素エピタキシャル基板１００を３００℃以上６００℃以下程度に加熱して行われてもよい。イオン注入の後、炭化珪素エピタキシャル基板１００に対して活性化アニールが行われる。活性化アニールにより、炭化珪素層２０に注入された不純物が活性化し、各領域においてキャリアが生成される。活性化アニールの雰囲気は、たとえばアルゴン（Ａｒ）雰囲気である。活性化アニールの温度は、たとえば１８００℃程度である。活性化アニールの時間は、たとえば３０分程度である。
　次に、酸化膜形成工程（Ｓ２２：図１０）が実施される。たとえば炭化珪素エピタキシャル基板１００が酸素を含む雰囲気中において加熱されることにより、第２主面１２上に酸化膜１３６が形成される（図１２参照）。酸化膜１３６は、たとえば二酸化珪素等から構成される。酸化膜１３６は、ゲート絶縁膜として機能する。熱酸化処理の温度は、たとえば１３００℃程度である。熱酸化処理の時間は、たとえば３０分程度である。
　酸化膜１３６が形成された後、さらに窒素雰囲気中で熱処理が行なわれてもよい。たとえば、一酸化窒素の雰囲気中、１１００℃程度で１時間程度、熱処理が実施される。さらにその後、アルゴン雰囲気中で熱処理が行なわれる。たとえば、アルゴン雰囲気中、１１００～１５００℃程度で、１時間程度、熱処理が行われる。
　次に、電極形成工程（Ｓ２３：図１０）が実施される。第１電極１４１は、酸化膜１３６上に形成される。第１電極１４１は、ゲート電極として機能する。第１電極１４１は、たとえばＣＶＤ法により形成される。第１電極１４１は、たとえば導電性を有するポリシリコン等から構成される。第１電極１４１は、ソース領域１３３およびボディ領域１３２に対面する位置に形成される。
　次に、第１電極１４１を覆う層間絶縁膜１３７が形成される。層間絶縁膜１３７は、たとえばＣＶＤ法により形成される。層間絶縁膜１３７は、たとえば二酸化珪素等から構成される。層間絶縁膜１３７は、第１電極１４１と酸化膜１３６とに接するように形成される。次に、所定位置の酸化膜１３６および層間絶縁膜１３７がエッチングによって除去される。これにより、ソース領域１３３およびコンタクト領域１３４が、酸化膜１３６から露出する。
　次に、たとえばスパッタリング法により当該露出部に第２電極１４２が形成される。第２電極１４２はソース電極として機能する。第２電極１４２は、たとえばチタン、アルミニウムおよびシリコン等から構成される。第２電極１４２が形成された後、第２電極１４２と炭化珪素エピタキシャル基板１００が、たとえば９００℃以上１１００℃以下程度の温度で加熱される。これにより、第２電極１４２と炭化珪素エピタキシャル基板１００とがオーミック接触するようになる。次に、第２電極１４２に接するように、配線層１３８が形成される。配線層１３８は、たとえばアルミニウムを含む材料から構成される。
　次に、第３主面１３に第３電極１４３が形成される。第３電極１４３は、ドレイン電極として機能する。第３電極１４３は、たとえばニッケルおよびシリコンを含む合金（たとえばＮｉＳｉ等）から構成される。
　次に、ダイシング工程（Ｓ２４：図１０）が実施される。たとえば炭化珪素エピタキシャル基板１００がダイシングラインに沿ってダイシングされることにより、炭化珪素エピタキシャル基板１００が複数の半導体チップに分割される。以上より、炭化珪素半導体装置３００が製造される（図１３参照）。
　上記において、ＭＯＳＦＥＴを例示して、本開示に係る炭化珪素半導体装置の製造方法を説明したが、本開示に係る製造方法はこれに限定されない。本開示に係る製造方法は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）、サイリスタ、ＧＴＯ（Ｇａｔｅ　Ｔｕｒｎ　Ｏｆｆ　ｔｈｙｒｉｓｔｏｒ）、ＰｉＮダイオード等の炭化珪素半導体装置に適用可能である。
　今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　第１欠陥、２　第２欠陥、１０　炭化珪素単結晶基板、１１　第１主面、１２　第２主面、１３　第３主面、１４　第４主面、１５　｛０００１｝面、１６　第１フラット、２０　炭化珪素層、２１　バッファ層、２２　ドリフト層、２５　貫通螺旋転位、１００　炭化珪素エピタキシャル基板、１０１　第１方向、１０２　第２方向、１０３　第３方向、１０４　第４方向、１０５　第５方向、１１１　最大径、１３１　ドリフト領域、１３２　ボディ領域、１３３　ソース領域、１３４　コンタクト領域、１３６　酸化膜、１３７　層間絶縁膜、１３８　配線層、１４１　第１電極、１４２　第２電極、１４３　第３電極、２００　製造装置、２０１　反応室、２０３　発熱体、２０４　石英管、２０５　断熱材、２０６　誘導加熱コイル、２０７　ガス導入口、２０８　ガス排気口、２１０　サセプタ、２１２　回転軸、３００　炭化珪素半導体装置。

Claims (8)

  1. 　第１主面を有する炭化珪素単結晶基板と、
    　前記第１主面上の炭化珪素層とを備え、
    　前記炭化珪素層は、前記炭化珪素単結晶基板と接する面と反対側の第２主面を含み、
    　前記第２主面は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面であり、
    　前記第２主面には、欠陥があり、
    　前記オフ角をθ°とし、前記第２主面に垂直な方向における前記炭化珪素層の厚みをＷμｍとし、前記オフ方向を前記第２主面に投影した方向に対して平行な方向における前記欠陥の幅をＬμｍとし、前記オフ方向に対して垂直であってかつ前記第２主面に対して平行な方向における前記欠陥の幅をＹμｍとした場合において、
    　式１および式２の関係を満たす前記欠陥を第１欠陥とし、
    　式３および式２の関係を満たす前記欠陥を第２欠陥とすると、
    　前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．５よりも大きい、炭化珪素エピタキシャル基板。
    Figure JPOXMLDOC01-appb-M000001
    Figure JPOXMLDOC01-appb-M000002
    Figure JPOXMLDOC01-appb-M000003
  2. 　前記炭化珪素層の厚みは、５μｍ以上１００μｍ以下である、請求項１に記載の炭化珪素エピタキシャル基板。
  3. 　前記オフ角は、０°より大きく８°以下である、請求項１または請求項２に記載の炭化珪素エピタキシャル基板。
  4. 　前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．６よりも大きい、請求項１～請求項３のいずれか１項に記載の炭化珪素エピタキシャル基板。
  5. 　前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．７よりも大きい、請求項４に記載の炭化珪素エピタキシャル基板。
  6. 　前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．８よりも大きい、請求項５に記載の炭化珪素エピタキシャル基板。
  7. 　前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．９よりも大きい、請求項６に記載の炭化珪素エピタキシャル基板。
  8. 　請求項１～請求項７のいずれか１項に記載の炭化珪素エピタキシャル基板を準備する工程と、
    　前記炭化珪素エピタキシャル基板を加工する工程と、を備える、炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016002106T5 (de) * 2015-12-18 2018-03-08 Fuji Electric Co., Ltd. Siliciumcarbid-halbleitersubstrat, verfahren zum herstellen eines siliciumcarbid-halbleitersubstrats, halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
JP7070437B2 (ja) * 2017-01-31 2022-05-18 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN110889823B (zh) * 2019-10-08 2022-08-26 山东天岳先进科技股份有限公司 一种SiC缺陷的检测方法和系统
WO2021111835A1 (ja) * 2019-12-02 2021-06-10 住友電気工業株式会社 炭化珪素基板および炭化珪素基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013014469A (ja) * 2011-07-04 2013-01-24 Panasonic Corp ＳｉＣエピタキシャル基板およびその製造方法
JP2013162112A (ja) * 2012-02-09 2013-08-19 Mitsubishi Electric Corp 欠陥判別装置、およびその方法
JP2016213473A (ja) * 2015-05-13 2016-12-15 三菱電機株式会社 炭化珪素半導体装置
JP2017043525A (ja) * 2015-08-28 2017-03-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4313000B2 (ja) * 2002-07-02 2009-08-12 コバレントマテリアル株式会社 ３Ｃ−ＳｉＣ半導体の製造方法
CA2761245A1 (en) * 2009-05-11 2010-11-18 Sumitomo Electric Industries, Ltd. Semiconductor device
JP2014170891A (ja) 2013-03-05 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素基板、炭化珪素基板の製造方法および炭化珪素半導体装置の製造方法
JP6386706B2 (ja) * 2013-09-06 2018-09-05 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法、炭化珪素成長装置および炭化珪素成長装置用部材
JP6315579B2 (ja) * 2014-07-28 2018-04-25 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
CN104779141A (zh) * 2015-04-16 2015-07-15 中国科学院半导体研究所 低偏角碳化硅同质外延材料的制作方法
JP2017015501A (ja) 2015-06-30 2017-01-19 協和メデックス株式会社 攪拌装置、攪拌システム、血小板凝集能評価装置、及び攪拌方法
JP6690282B2 (ja) * 2016-02-15 2020-04-28 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP7070437B2 (ja) * 2017-01-31 2022-05-18 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013014469A (ja) * 2011-07-04 2013-01-24 Panasonic Corp ＳｉＣエピタキシャル基板およびその製造方法
JP2013162112A (ja) * 2012-02-09 2013-08-19 Mitsubishi Electric Corp 欠陥判別装置、およびその方法
JP2016213473A (ja) * 2015-05-13 2016-12-15 三菱電機株式会社 炭化珪素半導体装置
JP2017043525A (ja) * 2015-08-28 2017-03-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

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