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WO2016170839A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

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WO2016170839A1
WO2016170839A1 PCT/JP2016/055273 JP2016055273W WO2016170839A1 WO 2016170839 A1 WO2016170839 A1 WO 2016170839A1 JP 2016055273 W JP2016055273 W JP 2016055273W WO 2016170839 A1 WO2016170839 A1 WO 2016170839A1
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WO
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ohmic electrode
layer
electron
electron transit
transit layer
Prior art date
Application number
PCT/JP2016/055273
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English (en)
French (fr)
Inventor
福見　公孝
Original Assignee
シャープ株式会社
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Publication date
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    • H01L29/772—Field effect transistors
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a nitride semiconductor device provided with an ohmic electrode.
  • MOSFETs Metal Oxide Semiconductor Conductor Field Effect Transistor
  • IGBTs Insulated Gate Bipolar Transistors
  • gallium nitride one of the compound semiconductors, as a new semiconductor material to replace silicon.
  • This gallium nitride has better physical properties than silicon. Specifically, gallium nitride has a higher dielectric breakdown electric field and a wider band gap than silicon, and can have a high breakdown voltage and a low on-resistance.
  • HEMT High Speed Electron Mobility Transistor
  • gallium nitride that focuses on reducing the on-resistance.
  • a resistance of a two-dimensional electron gas (2DEG), a contact resistance between an ohmic electrode and a nitride semiconductor layer, and other parasitic resistances are considered.
  • 2DEG two-dimensional electron gas
  • a contact resistance between an ohmic electrode and a nitride semiconductor layer and other parasitic resistances are considered.
  • the HEMT includes an electron supply layer 522 and an electron transit layer 520 made of a nitride semiconductor. It penetrates the electron supply layer 522 and a two-dimensional electron gas layer 536 formed in the vicinity of the heterojunction interface between the electron supply layer 522 and the electron transit layer 520, and part of the upper side of the electron transit layer 520 includes A recess 564 is formed. One end portion of the ohmic electrode 562 is disposed in the recess portion 564.
  • One end portion of the ohmic electrode 562 has a substantially arc-shaped curved surface 568b protruding toward the outside of the ohmic electrode 562, and is in contact with the two-dimensional electron gas layer 536 on the curved surface 568b. This increases the area of the portion where the curved surface 568b of the ohmic electrode 562 contacts the two-dimensional electron gas layer 536, reduces the contact resistance between the ohmic electrode 562 and the electron transit layer 520, and reduces the on-resistance. is doing.
  • the contact resistance is determined only by the area of the portion where the ohmic electrode is in contact with the two-dimensional electron gas layer, so that it is necessary to increase the chip size in order to increase this area. There was a problem.
  • an object of the present invention is to provide a nitride semiconductor device capable of reducing contact resistance and reducing on-resistance while minimizing an increase in chip size.
  • the inventor of the present application diligently studied the reduction of the on-resistance of the HEMT. And this inventor is not only the area of the part which an ohmic electrode contacts with a two-dimensional electron gas layer, but the area of the part where an ohmic electrode contacts with electron transit layers other than a two-dimensional electron gas layer is contact resistance and unit. It was discovered that the on-resistance per area was affected.
  • the nitride semiconductor device of the present invention was made based on the above discovery, A substrate, An electron transit layer made of a nitride semiconductor formed on the substrate; An electron supply layer formed on the electron transit layer, made of a nitride semiconductor, and forming a heterojunction interface with the electron transit layer; A recess formed in a part of the upper side of the electron transit layer while penetrating the electron supply layer and the two-dimensional electron gas layer formed in the vicinity of the heterojunction interface; An ohmic electrode formed so as to cover at least a part of the recess, A width of a portion where the ohmic electrode is in contact with the electron transit layer is 2.0 ⁇ m or more.
  • the width of the portion where the ohmic electrode is in contact with the electron transit layer is 4.0 ⁇ m or less.
  • the nitride semiconductor device of the present invention is A substrate, An electron transit layer made of a nitride semiconductor formed on the substrate; An electron supply layer formed on the electron transit layer, made of a nitride semiconductor, and forming a heterojunction interface with the electron transit layer; A first recess portion and a first recess portion that penetrate through the electron supply layer and a two-dimensional electron gas layer formed in the vicinity of the heterojunction interface and are spaced apart from each other on a part of the upper side of the electron transit layer.
  • a recess portion having two recess portions; A first ohmic electrode formed to cover at least a part of the first recess, A second ohmic electrode formed to cover at least a part of the second recess portion; A gate electrode formed between the first ohmic electrode and the second ohmic electrode; The widths of the portions where the first ohmic electrode and the second ohmic electrode are in contact with the electron transit layer are 0.5 ⁇ m or more and 4.0 ⁇ m or less, respectively.
  • An N-type dopant is doped at the interface between the electron transit layer and the recess.
  • the structure in which the ohmic electrode is in contact with the electron transit layer has a width of 2.0 ⁇ m or more, whereby the contact resistance can be reduced and the on-resistance can be reduced while minimizing the increase in chip size. .
  • FIG. 1 is a schematic cross-sectional view showing the vicinity of an ohmic electrode in a nitride semiconductor device according to a first embodiment of the present invention. It is a figure which shows the relationship between the contact width of the said ohmic electrode and an electron transit layer, and contact resistance. It is a schematic cross section of the nitride semiconductor device of the second embodiment of the present invention. It is a figure which shows the relationship between the contact width of the said ohmic electrode and an electron transit layer, and the on-resistance of the said nitride semiconductor device. It is a schematic cross section which shows the vicinity of the ohmic electrode in the nitride semiconductor device of 3rd Embodiment of this invention. It is a schematic cross section of the nitride semiconductor device of the fourth embodiment of the present invention. It is a schematic cross section showing the vicinity of an ohmic electrode in a conventional nitride semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing the vicinity of an ohmic electrode in a GaN-based HFET (High speed Electron Mobility Transistor) according to the first embodiment of the present invention.
  • GaN-based HFET High speed Electron Mobility Transistor
  • a nitride semiconductor layer 16 in which a buffer layer 14, an electron transit layer 13, and an electron supply layer 11 are stacked in this order is formed on a substrate 15.
  • the electron transit layer 13 is composed of undoped GaN
  • the electron supply layer 11 is composed of undoped AlGaN having a wider band gap than the electron transit layer 13.
  • Two-dimensional electron gas (2DEG) is induced on the electron transit layer 13 side of the heterojunction interface 111 between the electron supply layer 11 and the electron transit layer 13 to form a two-dimensional electron gas layer 12.
  • a first dielectric film 17 made of a nitride film is formed on the nitride semiconductor layer 16.
  • the first dielectric film 17 and the nitride semiconductor layer 16 penetrate the first dielectric film 17, the electron supply layer 11 and the two-dimensional electron gas layer 12 of the nitride semiconductor layer 16, and above the electron transit layer 13.
  • a recess 30 is formed in part.
  • the recess 30 is formed by etching the electron supply layer 11 and the electron transit layer 13.
  • the recess 30 has a trapezoidal shape in which the bottom width is narrower than the width of the opening.
  • the depth of the recess 30 may be greater than or equal to the depth penetrating the two-dimensional electron gas layer 12, and is, for example, 50 to 100 nm deep from the heterojunction interface 111.
  • the ohmic electrode 18 is formed so as to cover the bottom of the recess 30 and substantially fill the space in the recess 30.
  • the ohmic electrode 18 is also formed on the first dielectric film 17 in the vicinity of the recess 30.
  • the ohmic electrode 18 is made of a metal layer in which titanium (Ti) and aluminum (Al) are laminated.
  • the ohmic electrode 18 is in contact with the two-dimensional electron gas layer 12 and the electron transit layer 13 at the bottom of the recess 30.
  • the contact width a of the portion where the ohmic electrode 18 is in contact with the electron transit layer 13 is 2.0 ⁇ m.
  • FIG. 2 shows the relationship between the contact width a and the contact resistance Rc between the ohmic electrode 18 and the electron transit layer 13.
  • the vertical axis of FIG. 2 represents the contact resistance Rc
  • the horizontal axis of FIG. 2 represents the contact width a.
  • the contact resistance Rc decreases as the contact width a increases.
  • the contact resistance Rc rapidly decreases until the contact width a reaches about 2.0 ⁇ m. Therefore, it is desirable that the contact width a be 2.0 ⁇ m or more.
  • the contact resistance Rc can be greatly reduced as compared to when the contact width a is less than 2.0 ⁇ m.
  • the contact resistance Rc can be further reduced by setting the contact width a to 2.5 ⁇ m or more, and more preferably setting the contact width a to 3.0 ⁇ m or more.
  • the contact resistance Rc is substantially constant at 1.5 ⁇ when the contact width a is larger than 4.0 ⁇ m.
  • the contact width a be 4.0 ⁇ m or less. That is, if the contact width a is larger than 4.0 ⁇ m, the contact resistance Rc cannot be reduced even if the contact width a is increased, and only the chip size is increased.
  • the contact width a in which the ohmic electrode 18 is in contact with the electron transit layer 13 is 2.0 ⁇ m, so that the ohmic electrode 18 is in contact with the two-dimensional electron gas layer 12.
  • the contact resistance can be reduced and the on-resistance can be reduced while minimizing the increase in chip size.
  • FIG. 3 is a schematic cross-sectional view of a GaN-based HFET according to the second embodiment of the present invention. The difference from the first embodiment will be described.
  • the first recess 301 and the second recess 302, the first ohmic electrode 181 and the second ohmic electrode 182, and the gate electrode 19 It has.
  • the same reference numerals as those in the first embodiment are the same as those in the first embodiment, and the description thereof is omitted.
  • the first recesses penetrate the first dielectric film 17, the electron supply layer 11, and the two-dimensional electron gas layer 12 and are spaced apart from each other on the upper part of the electron transit layer 13.
  • a portion 301 and a second recess portion 302 are formed.
  • the first recess portion 301 and the second recess portion 302 are formed by etching the electron supply layer 11 and the electron transit layer 13.
  • Each of the first recess portion 301 and the second recess portion 302 has a trapezoidal shape in which the bottom width is narrower than the width of the opening.
  • the depth of each of the first recess portion 301 and the second recess portion 302 may be greater than or equal to the depth penetrating the two-dimensional electron gas layer 12, for example, 50 to 100 nm from the heterojunction interface 111.
  • the first ohmic electrode 181 is formed so as to cover the bottom of the first recess portion 301 and substantially fill the space in the first recess portion 301.
  • the first ohmic electrode 181 is also formed on the first dielectric film 17 in the vicinity of the first recess 301.
  • the second ohmic electrode 182 is formed so as to cover the bottom of the second recess 302 and substantially fill the space in the second recess 302.
  • the second ohmic electrode 182 is also formed on the first dielectric film 17 in the vicinity of the second recess portion 302.
  • the first ohmic electrode 181 and the second ohmic electrode 182 are made of a metal layer in which titanium (Ti) and aluminum (Al) are laminated.
  • a gate electrode 19 is formed on the electron supply layer 11 in the opening formed in the first dielectric film 17 between the first ohmic electrode 181 and the second ohmic electrode 182.
  • the gate electrode 19 is made of a metal layer in which nickel (Ni) and gold (Au) are stacked.
  • the first ohmic electrode 181 is in contact with the two-dimensional electron gas layer 12 and the electron transit layer 13 at the bottom of the first recess 301.
  • the contact width a of the portion where the first ohmic electrode 181 is in contact with the electron transit layer 13 is 2.0 ⁇ m.
  • the distance Lgs between the first ohmic electrode 181 and the gate electrode 19 is 3 ⁇ m.
  • the second ohmic electrode 182 is in contact with the two-dimensional electron gas layer 12 and the electron transit layer 13 at the bottom of the second recess 302.
  • the contact width a of the part where the second ohmic electrode 182 contacts the electron transit layer 13 is 2.0 ⁇ m.
  • the distance Lgd between the second ohmic electrode 182 and the gate electrode 19 is 20 ⁇ m.
  • FIG. 4 shows the relationship between the on-resistance Ron ⁇ A per unit area and the contact width a in the HFET when the distance Lgs is constant and the distance Lgd is 10 ⁇ m or 20 ⁇ m.
  • the vertical axis of FIG. 4 represents the on-resistance Ron ⁇ A per unit area.
  • the horizontal axis of FIG. 4 represents the contact width a between the ohmic electrode and the electron transit layer.
  • the on-resistance Ron ⁇ A becomes the minimum value when the distance Lgd is 10 ⁇ m or 20 ⁇ m. Further, when the contact width a is 0.5 ⁇ m or more and 4.0 ⁇ m or less, the increase of the on-resistance Ron ⁇ A per unit area is made + 5% or less of the above minimum value, and the on-resistance Ron ⁇ A per unit area is reduced. Can be reduced. Further, the on-resistance Ron ⁇ A per unit area can be reduced to some extent by setting the contact width a to preferably 1.0 ⁇ m or more and 3.0 ⁇ m or less.
  • FIG. 5 is a schematic cross-sectional view showing the vicinity of the ohmic electrode 18 in the GaN-based HFET of the third embodiment of the present invention. The difference from the first embodiment will be described.
  • an N-type dopant is doped in the interface between the electron transit layer 13 and the recess 30, and an N-type doping region 21 is formed in the interface. Is formed.
  • the same reference numerals as those in the first embodiment are the same as those in the first embodiment, and the description thereof is omitted.
  • the N-type doping region 21 is formed at the interface with the recess 30 of the electron transit layer 13, so that the ohmic electrode 18 and the electron transit layer 13 are formed by the N-type doping region 21. Can be easily realized.
  • FIG. 6 is a schematic cross-sectional view of a GaN-based HFET according to the fourth embodiment of the present invention. The difference from the second embodiment will be described.
  • the interface between the first recess portion 301 and the second recess portion 302 of the electron transit layer 13 is doped with an N-type dopant, and these interfaces are arranged. Are formed with N-type doping regions 211 and 212, respectively.
  • symbol same as the said 2nd Embodiment is the same structure as the said 2nd Embodiment, the description is abbreviate
  • the N-type doping regions 211 and 212 are formed at the interface between the first recess portion 301 and the second recess portion 302 of the electron transit layer 13. 212, the ohmic contact between the first ohmic electrode 181 and the second ohmic electrode 182 and the electron transit layer 13 can be easily realized.
  • the ohmic electrodes 18, 181, and 182 almost fill the space in the recesses 30, 301, and 302.
  • the present invention is not limited thereto, and at least a part of the ohmic electrodes is used. It is sufficient that the ohmic electrode is in contact with the electron transit layer by being embedded in the recess portion.
  • the recess has a trapezoidal shape in which the width of the bottom is narrower than the width of the opening.
  • the present invention is not limited to this, and the recess may be rectangular or fan-shaped. Good.
  • the contact width a of the portion where the ohmic electrode 18 is in contact with the electron transit layer 13 is 2.0 ⁇ m.
  • the present invention is not limited to this, and it may be larger than 2.0 ⁇ m. For example, it may be 2.5 ⁇ m or 3.0 ⁇ m.
  • the contact width a of the part which the ohmic electrode 18 contacts the electron transit layer 13 was 2.0 micrometers, it is not restricted to this, 2.0 micrometers or more and 4. It may be 0 ⁇ m or less.
  • the contact width a of the portion where the first and second ohmic electrodes 181 and 182 are in contact with the electron transit layer 13 is 2.0 ⁇ m. It may be 0.5 ⁇ m or more and 4.0 ⁇ m or less. Further, the contact width of the portion where the first ohmic electrode 181 contacts the electron transit layer 13 and the contact width of the portion where the second ohmic electrode 182 contacts the electron transit layer 13 may be different. .
  • the nitride semiconductor device of the present invention is not limited to the HFET of the first to fourth embodiments, but may be an HFET having another configuration.
  • the nitride semiconductor device of the present invention is A substrate 15; An electron transit layer 13 made of a nitride semiconductor formed on the substrate 15; An electron supply layer 11 formed on the electron transit layer 13 and made of a nitride semiconductor and forming the heterojunction interface 111 with the electron transit layer 13; Recess portions 30, 301, 302 that penetrate through the electron supply layer 11 and the two-dimensional electron gas layer 12 formed in the vicinity of the heterojunction interface 111 and are formed in part of the upper side of the electron transit layer 13.
  • Ohmic electrodes 18, 181 and 182 formed so as to cover at least a part of the recess portions 30, 301 and 302, A recess 30 is formed in a part of the upper side of the electron transit layer 13 through the electron supply layer 11 and the two-dimensional electron gas layer 12 formed in the vicinity of the heterojunction interface 111.
  • the width a of the portion where the ohmic electrodes 18, 181 and 182 are in contact with the electron transit layer 13 is 2.0 ⁇ m or more.
  • the width a of the portion where the ohmic electrodes 18, 181 and 182 are in contact with the electron transit layer 13 is 2.0 ⁇ m or more, so that the ohmic electrodes 18, 181 and 182
  • the contact resistance Rc with the electron transit layer 13 can be reduced. For this reason, the contact resistance is reduced while minimizing the increase in chip size as compared with the case where the contact resistance is reduced only by increasing the area where the ohmic electrodes 18, 181 and 182 are in contact with the two-dimensional electron gas layer 12. On-resistance can be reduced.
  • the width a of the portion where the ohmic electrode 18 is in contact with the electron transit layer 13 is 4.0 ⁇ m or less. According to the embodiment, since the width a of the portion where the ohmic electrode 18 is in contact with the electron transit layer 13 is 4.0 ⁇ m or less, the contact resistance Rc can be reduced even if the contact width a is increased. It is not possible to prevent an increase in chip size.
  • the nitride semiconductor device of the present invention is A substrate 15; An electron transit layer 13 made of a nitride semiconductor formed on the substrate 15; An electron supply layer 11 formed on the electron transit layer 13 and made of a nitride semiconductor and forming the heterojunction interface 111 with the electron transit layer 13; First through the electron supply layer 11 and the two-dimensional electron gas layer 12 formed in the vicinity of the heterojunction interface 111 and at a distance from each other in the upper part of the electron transit layer 13.
  • a recess 30 having a recess 301 and a second recess 302;
  • a first ohmic electrode 181 formed to cover at least a part of the first recess 301;
  • a second ohmic electrode 182 formed to cover at least a part of the second recess 302;
  • a gate electrode 19 formed between the first ohmic electrode 181 and the second ohmic electrode 182;
  • the widths of the portions where the first ohmic electrode 181 and the second ohmic electrode 182 are in contact with the electron transit layer 13 are 0.5 ⁇ m or more and 4.0 ⁇ m or less, respectively.
  • the widths of the portions where the first ohmic electrode 181 and the second ohmic electrode 182 are in contact with the electron transit layer 13 are 0.5 ⁇ m or more and 4.0 ⁇ m or less, respectively. Therefore, the on-resistance RonA per unit area can be reduced. Therefore, the contact resistance can be reduced and the on-resistance can be reduced while minimizing the increase in chip size.
  • An N-type dopant is doped at the interface of the electron transit layer 13 with the recesses 30, 301, and 302.
  • the interface of the electron transit layer 13 with the recesses 30, 301, 302 is doped with N-type dopants, and N-type doping regions 21, 211, 212 are formed at these interfaces. Therefore, ohmic contact between the ohmic electrodes 18, 181, 182 and the electron transit layer 13 can be easily realized by the N-type doping regions 21, 211, 212.
  • Electron supply layer 12 Two-dimensional electron gas layer 13
  • Electron travel layer 15 Substrate 18 Ohmic electrode 19
  • Gate electrode 21 N-type doping region 30
  • Recessed portion 111 Heterojunction interface 181
  • First ohmic electrode 182 Second ohmic electrode 301
  • First recessed portion 302 Second recess part a Contact width

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Abstract

窒化物半導体装置は、基板（１５）と、基板（１５）上に形成された窒化物半導体からなる電子走行層（１３）と、電子走行層（１３）上に形成され、窒化物半導体からなると共に、電子走行層（１３）とヘテロ接合界面（１１１）を形成する電子供給層（１１）と、電子供給層（１１）とヘテロ接合界面（１１１）の近傍に形成される２次元電子ガス層（１２）とを貫通すると共に、電子走行層（１３）の上側の一部に形成されるリセス部（３０）と、リセス部（３０）の少なくとも一部を覆うように形成されたオーミック電極（１８）とを備えている。オーミック電極（１８）が電子走行層（１３）と接触する部分の幅は、２．０μｍ以上である。

Description

窒化物半導体装置
　本発明は、オーミック電極を備えた窒化物半導体装置に関する。
　半導体パワーデバイスでは、シリコン半導体からなるＭＯＳＦＥＴ(Metal Oxide Semiconducture Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などが主流であり幅広く用いられている。近年、このシリコン半導体デバイスは物性性能限界に近づきつつあり、更なる高耐圧化、低オン抵抗化および高速化が困難になりつつある。
　現在、シリコンに変わる新たな半導体材料として、化合物半導体の一つである窒化ガリウム(ＧａＮ)への期待が高まっている。この窒化ガリウムは、シリコンに比べ、物性値が優れている。具体的には、窒化ガリウムは、シリコンに比べて高い絶縁破壊電界、広いバンドギャップを持ち、高耐圧化および低オン抵抗化が可能である。
　従来、窒化ガリウムを用いたＨＥＭＴ(High speed Electron Mobility Transistor)について、オン抵抗の低減に着目したものがある。一般に、オン抵抗に寄与する要因としては、２次元電子ガス（２ＤＥＧ）の抵抗やオーミック電極と窒化物半導体層の接触抵抗、および、その他寄生抵抗が考えられる。このため、オン抵抗の低減には、２次元電子ガスの高濃度化や、オーミック電極と窒化物半導体層との接触抵抗の低減、および、その他寄生抵抗の低減が必要となる。
　例えば、特許文献１（特許第４３３３６５２号公報）に記載されているＨＥＭＴがある。このＨＥＭＴは、図７に示すように、窒化物半導体からなる電子供給層５２２と電子走行層５２０とを備えている。電子供給層５２２と、この電子供給層５２２と電子走行層５２０とのヘテロ接合界面の近傍に形成される２次元電子ガス層５３６とを貫通すると共に、電子走行層５２０の上側の一部には、リセス部５６４が形成されている。リセス部５６４内には、オーミック電極５６２の一端部が配置されている。オーミック電極５６２の一端部は、オーミック電極５６２の外側に向かって突出した略円弧状の湾曲表面５６８ｂを有し、この湾曲表面５６８ｂにおいて、２次元電子ガス層５３６と接触している。これにより、オーミック電極５６２の湾曲表面５６８ｂが２次元電子ガス層５３６と接触する部分の面積を増加させ、オーミック電極５６２と電子走行層５２０との間の接触抵抗を低減させて、オン抵抗を低減している。
特許第４３３３６５２号公報
　しかしながら、上記従来のＨＥＭＴでは、オーミック電極が２次元電子ガス層と接触する部分の面積だけで接触抵抗が決まると考えられていたため、この面積を増加させるためにチップサイズを増加させる必要があるという問題があった。
　そこで、本発明の課題は、チップサイズの増加を最小限にしつつ、接触抵抗を低減でき、オン抵抗を低減できる窒化物半導体装置を提供することにある。
　本願発明者は、鋭意、ＨＥＭＴのオン抵抗の低減について検討を行った。そして、本願発明者は、オーミック電極が２次元電子ガス層と接触する部分の面積だけでなく、オーミック電極が２次元電子ガス層以外の電子走行層と接触する部分の面積が、接触抵抗および単位面積あたりのオン抵抗に影響していることを発見した。
　本発明の窒化物半導体装置は、上記発見に基づいてなされたもので、
　基板と、
　上記基板上に形成された窒化物半導体からなる電子走行層と、
　上記電子走行層上に形成され、窒化物半導体からなると共に、上記電子走行層とヘテロ接合界面を形成する電子供給層と、
　上記電子供給層と上記ヘテロ接合界面の近傍に形成される２次元電子ガス層とを貫通すると共に、上記電子走行層の上側の一部に形成されるリセス部と、
　上記リセス部の少なくとも一部を覆うように形成されたオーミック電極と
を備え、
　上記オーミック電極が上記電子走行層と接触する部分の幅は、２．０μｍ以上であることを特徴としている。
　また、一実施形態の窒化物半導体装置では、
　上記オーミック電極が上記電子走行層と接触する部分の幅は、４．０μｍ以下である。
　また、本発明の窒化物半導体装置は、
　基板と、
　上記基板上に形成された窒化物半導体からなる電子走行層と、
　上記電子走行層上に形成され、窒化物半導体からなると共に、上記電子走行層とヘテロ接合界面を形成する電子供給層と、
　上記電子供給層と上記ヘテロ接合界面の近傍に形成される２次元電子ガス層とを貫通すると共に、上記電子走行層の上側の一部に互いに間隔をおいて形成された第１リセス部と第２リセス部とを有するリセス部と、
　上記第１リセス部の少なくとも一部を覆うように形成された第１オーミック電極と、
　上記第２リセス部の少なくとも一部を覆うように形成された第２オーミック電極と、
　上記第１オーミック電極と上記第２オーミック電極との間に形成されたゲート電極と
を備え、
　上記第１オーミック電極および上記第２オーミック電極が上記電子走行層と接触する部分の幅は、それぞれ０．５μｍ以上かつ４．０μｍ以下であることを特徴としている。
　また、一実施形態の窒化物半導体装置では、
　上記電子走行層の上記リセス部との界面にＮ型ドーパントがドーピングされている。
　本発明によれば、オーミック電極が電子走行層と接触する部分の幅は２．０μｍ以上であるという構造によって、チップサイズの増加を最小限にしつつ、接触抵抗を低減でき、オン抵抗を低減できる。
本発明の第１実施形態の窒化物半導体装置におけるオーミック電極の近傍を示す模式断面図である。 上記オーミック電極と電子走行層との接触幅と接触抵抗との関係を示す図である。 本発明の第２実施形態の窒化物半導体装置の模式断面図である。 上記オーミック電極と電子走行層との接触幅と上記窒化物半導体装置のオン抵抗との関係を示す図である。 本発明の第３実施形態の窒化物半導体装置におけるオーミック電極の近傍を示す模式断面図である。 本発明の第４実施形態の窒化物半導体装置の模式断面図である。 従来の窒化物半導体装置におけるオーミック電極の近傍を示す模式断面図である。
　以下、本発明を図示の実施形態により詳細に説明する。なお、各図は本発明を理解する為の簡略図であり、形状や膜厚など実際のデバイスと必ずしも一致しない。また、実施形態にて説明の為に記述されている材料や膜厚などの数値に関しては、あくまで一例である。
　（第１実施形態）
　図１は、本発明の第１の実施形態であるＧａＮ系ＨＦＥＴ（High speed Electron Mobility Transistor）におけるオーミック電極の近傍を示す模式断面図である。
　図１に示すように、この実施形態は、基板１５上に、バッファ層１４と、電子走行層１３と、電子供給層１１の順に積層された窒化物半導体層１６が形成されている。
　電子走行層１３は、アンドープＧａＮで構成され、電子供給層１１は電子走行層１３よりバンドギャップの広いアンドープＡｌＧａＮで構成されている。
　電子供給層１１と電子走行層１３との間のヘテロ接合界面１１１の電子走行層１３側には、２次元電子ガス（２ＤＥＧ）が誘起され、２次元電子ガス層１２が形成されている。
　窒化物半導体層１６上には、窒化膜からなる第１誘電膜１７が形成されている。第１誘電膜１７および窒化物半導体層１６には、第１誘電膜１７と、窒化物半導体層１６の電子供給層１１および２次元電子ガス層１２とを貫通すると共に電子走行層１３の上側の一部にリセス部３０が形成されている。このリセス部３０は、電子供給層１１および電子走行層１３をエッチングすることによって形成される。リセス部３０は、開口部の幅よりも底部の幅が狭い台形状になっている。リセス部３０の深さは、２次元電子ガス層１２を貫通する深さ以上であればよく、例えばヘテロ接合界面１１１から５０～１００ｎｍの深さである。
　リセス部３０の底部を覆うと共にリセス部３０内の空間をほぼ埋め尽くすようにオーミック電極１８が形成されている。また、オーミック電極１８は、リセス部３０の近傍の第１誘電膜１７上にも形成されている。オーミック電極１８は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層された金属層からなっている。オーミック電極１８は、リセス部３０の底部において、２次元電子ガス層１２と電子走行層１３とに接触している。オーミック電極１８が電子走行層１３と接触する部分の接触幅ａは、２．０μｍである。
　図２は、接触幅ａと、オーミック電極１８と電子走行層１３との接触抵抗Ｒｃとの関係を示している。ここで、図２の縦軸は、接触抵抗Ｒｃを表し、図２の横軸は、接触幅ａを表している。
　図２に示すように、接触抵抗Ｒｃは、接触幅ａが大きくなるにつれて低下している。特に、接触幅ａが２．０μｍくらいになるまで、接触抵抗Ｒｃは、急激に低下している。したがって、接触幅ａを２．０μｍ以上とすることが望ましい。この場合、接触幅ａが２．０μｍ未満であるときよりも接触抵抗Ｒｃを大きく低減できる。また、好ましくは、接触幅ａを２．５μｍ以上とし、さらに好ましくは、接触幅ａを３．０μｍ以上とすることで、接触抵抗Ｒｃをさらに低減できる。
　一方、接触抵抗Ｒｃは、接触幅ａが４．０μｍより大きいと、ほぼ１．５Ωで一定となる。このため、接触幅ａを４．０μｍ以下とすることが望ましい。すなわち、接触幅ａが４．０μｍより大きいと、接触幅ａを増加させても接触抵抗Ｒｃを低減することができず、チップサイズの増加を招くだけだからである。
　上記第１実施形態のＧａＮ系ＨＦＥＴによれば、オーミック電極１８が電子走行層１３と接触する接触幅ａが２．０μｍであるので、オーミック電極１８が２次元電子ガス層１２と接触する部分の面積を増加させるのみで接触抵抗を低減する場合に比べて、チップサイズの増加を最小限にしつつ、接触抵抗を低減でき、オン抵抗を低減できる。
　（第２実施形態）
　図３は、本発明の第２実施形態のＧａＮ系ＨＦＥＴの模式断面図である。上記第１実施形態と相違する点を説明すると、この第２実施形態では、第１リセス部３０１および第２リセス部３０２と、第１オーミック電極１８１および第２オーミック電極１８２と、ゲート電極１９とを備えている。なお、この第２実施形態において、上記第１実施形態と同一の符号は、上記第１実施形態と同じ構成であるため、その説明を省略する。
　図３に示すように、第１誘電膜１７と、電子供給層１１と、２次元電子ガス層１２とを貫通すると共に電子走行層１３の上側の一部に互いに間隔をおいて、第１リセス部３０１と第２リセス部３０２とが形成されている。これら第１リセス部３０１および第２リセス部３０２は、電子供給層１１および電子走行層１３をエッチングすることによって形成される。第１リセス部３０１および第２リセス部３０２は、それぞれ、開口部の幅よりも底部の幅が狭い台形状になっている。第１リセス部３０１および第２リセス部３０２のそれぞれの深さは、２次元電子ガス層１２を貫通する深さ以上であればよく、例えばヘテロ接合界面１１１から５０～１００ｎｍの深さである。
　第１リセス部３０１の底部を覆うと共に第１リセス部３０１内の空間をほぼ埋め尽くすように第１オーミック電極１８１が形成されている。また、第１オーミック電極１８１は、第１リセス部３０１の近傍の第１誘電膜１７上にも形成されている。
　第２リセス部３０２の底部を覆うと共に第２リセス部３０２内の空間をほぼ埋め尽くすように第２オーミック電極１８２が形成されている。また、第２オーミック電極１８２は、第２リセス部３０２の近傍の第１誘電膜１７上にも形成されている。
　第１オーミック電極１８１および第２オーミック電極１８２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層された金属層からなっている。
　第１オーミック電極１８１と第２オーミック電極１８２との間の第１誘電膜１７に形成された開口部内であって、電子供給層１１上には、ゲート電極１９が形成されている。ゲート電極１９は、ニッケル（Ｎｉ）と金（Ａｕ）とが積層された金属層からなっている。
　第１オーミック電極１８１は、第１リセス部３０１の底部において、２次元電子ガス層１２と電子走行層１３とに接触している。第１オーミック電極１８１が電子走行層１３と接触する部分の接触幅ａは、２．０μｍである。また、第１オーミック電極１８１とゲート電極１９との間の距離Ｌgsは、３μｍである。
　第２オーミック電極１８２は、第２リセス部３０２の底部において、２次元電子ガス層１２と電子走行層１３とに接触している。第２オーミック電極１８２が電子走行層１３と接触する部分の接触幅ａは、２．０μｍである。また、第２オーミック電極１８２とゲート電極１９との間の距離Ｌgdは、２０μｍである。
　図４は、上記距離Ｌgsを一定にして、距離Ｌgdを１０μｍまたは２０μｍとしたときの、上記ＨＦＥＴにおける単位面積あたりのオン抵抗Ｒｏｎ・Ａと接触幅ａとの関係を示している。ここで、図４の縦軸は、単位面積あたりのオン抵抗Ｒｏｎ・Ａを表している。図４の横軸は、オーミック電極と電子走行層との接触幅ａを表している。
　図４に示すように、接触幅ａが約１．５μｍのとき、距離Ｌgdが１０μｍのときも２０μｍのときもオン抵抗Ｒｏｎ・Ａが最小値となる。また、接触幅ａが０．５μｍ以上かつ４．０μｍ以下であるとき、単位面積あたりのオン抵抗Ｒｏｎ・Ａの増加を上記最小値の＋５％以下にして、単位面積あたりのオン抵抗Ｒｏｎ・Ａを低減できる。また、接触幅ａを、好ましくは１．０μｍ以上かつ３．０μｍ以下にすることで、単位面積あたりのオン抵抗Ｒｏｎ・Ａをある程度低減できる。
　（第３実施形態）
　図５は、本発明の第３実施形態のＧａＮ系ＨＦＥＴにおけるオーミック電極１８の近傍を示す模式断面図である。上記第１実施形態と相違する点を説明すると、この第３実施形態では、電子走行層１３のリセス部３０との界面にＮ型ドーパントがドーピングされ、この界面には、Ｎ型ドーピング領域２１が形成されている。なお、この第３実施形態において、上記第１実施形態と同一の符号は、上記第１実施形態と同じ構成であるため、その説明を省略する。
　この実施形態のＧａＮ系ＨＦＥＴによれば、電子走行層１３のリセス部３０との界面にＮ型ドーピング領域２１が形成されているので、Ｎ型ドーピング領域２１によって、オーミック電極１８と電子走行層１３とのオーミック接触を容易に実現できる。
　（第４実施形態）
　図６は、本発明の第４実施形態のＧａＮ系ＨＦＥＴの模式断面図である。上記第２実施形態と相違する点を説明すると、この第４実施形態では、電子走行層１３の第１リセス部３０１および第２リセス部３０２との界面にＮ型ドーパントがドーピングされ、これらの界面には、それぞれＮ型ドーピング領域２１１，２１２が形成されている。なお、この第４実施形態において、上記第２実施形態と同一の符号は、上記第２実施形態と同じ構成であるため、その説明を省略する。
　この実施形態のＧａＮ系ＨＦＥＴによれば、電子走行層１３の第１リセス部３０１および第２リセス部３０２との界面にＮ型ドーピング領域２１１，２１２が形成されているので、Ｎ型ドーピング領域２１１，２１２によって、第１オーミック電極１８１および第２オーミック電極１８２と電子走行層１３とのオーミック接触を容易に実現できる。
　なお、上記第１～第４実施形態では、オーミック電極１８，１８１，１８２がリセス部３０，３０１，３０２内の空間をほぼ埋め尽くしていたが、これに限らず、オーミック電極の少なくとも一部がリセス部に埋め込まれ、オーミック電極が電子走行層と接触していればよい。
　また、上記第１～第４実施形態では、リセス部は、開口部の幅よりも底部の幅が狭い台形状になっていたが、これに限らず、長方形状や扇形状になっていてもよい。
　また、上記第１,第３実施形態では、オーミック電極１８が電子走行層１３と接触する部分の接触幅ａは、２．０μｍであったが、これに限らず、２．０μｍより大きければよく、例えば２．５μｍや、３．０μｍであってもよい。
　また、上記第１,第３実施形態では、オーミック電極１８が電子走行層１３と接触する部分の接触幅ａは、２．０μｍであったが、これに限らず、２．０μｍ以上かつ４．０μｍ以下であればよい。
　また、上記第２,第４実施形態では、第１，第２オーミック電極１８１，１８２が電子走行層１３と接触する部分の接触幅ａは、２．０μｍであったが、これに限らず、０．５μｍ以上かつ４．０μｍ以下であればよい。また、第１オーミック電極１８１が電子走行層１３と接触する部分の接触幅の大きさと、第２オーミック電極１８２が電子走行層１３と接触する部分の接触幅の大きさとは、異なっていてもよい。
　また、本発明の窒化物半導体装置は、上記第１～第４実施形態のＨＦＥＴに限らず、他の構成のＨＦＥＴであってもよい。
　本発明の具体的な実施の形態について説明したが、本発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
　本発明および実施形態を纏めると、次のようになる。
　本発明の窒化物半導体装置は、
　基板１５と、
　上記基板１５上に形成された窒化物半導体からなる電子走行層１３と、
　上記電子走行層１３上に形成され、窒化物半導体からなると共に、上記電子走行層１３とヘテロ接合界面１１１を形成する電子供給層１１と、
　上記電子供給層１１と上記ヘテロ接合界面１１１の近傍に形成される２次元電子ガス層１２とを貫通すると共に、上記電子走行層１３の上側の一部に形成されるリセス部３０，３０１，３０２と、
　上記リセス部３０，３０１，３０２の少なくとも一部を覆うように形成されたオーミック電極１８，１８１，１８２と
を備え、
　上記電子供給層１１と上記ヘテロ接合界面１１１の近傍に形成される２次元電子ガス層１２とを貫通して上記電子走行層１３の上側の一部にリセス部３０が形成され、上記リセス部３０に上記オーミック電極１８の少なくとも一部が埋め込まれ、
　上記オーミック電極１８，１８１，１８２が上記電子走行層１３と接触する部分の幅ａは、２．０μｍ以上であることを特徴としている。
　本発明の窒化物半導体装置によれば、上記オーミック電極１８，１８１，１８２が上記電子走行層１３と接触する部分の幅ａは、２．０μｍ以上であるので、オーミック電極１８，１８１，１８２と電子走行層１３との接触抵抗Ｒｃを低減できる。このため、オーミック電極１８，１８１，１８２が２次元電子ガス層１２と接触する面積を増加させるだけで接触抵抗を低減する場合に比べて、チップサイズの増加を最小限にしつつ、接触抵抗を低減でき、オン抵抗を低減できる。
　また、一実施形態の窒化物半導体装置では、
　上記オーミック電極１８が上記電子走行層１３と接触する部分の幅ａは、４．０μｍ以下である。
　上記実施形態によれば、上記オーミック電極１８が上記電子走行層１３と接触する部分の幅ａは、４．０μｍ以下であるので、接触幅ａを増加させても接触抵抗Ｒｃを低減することができず、チップサイズの増加を招くのを防止できる。
　また、本発明の窒化物半導体装置は、
　基板１５と、
　上記基板１５上に形成された窒化物半導体からなる電子走行層１３と、
　上記電子走行層１３上に形成され、窒化物半導体からなると共に、上記電子走行層１３とヘテロ接合界面１１１を形成する電子供給層１１と、
　上記電子供給層１１と上記ヘテロ接合界面１１１の近傍に形成される２次元電子ガス層１２とを貫通すると共に、上記電子走行層１３の上側の一部に互いに間隔をおいて形成された第１リセス部３０１と第２リセス部３０２とを有するリセス部３０と、
　上記第１リセス部３０１の少なくとも一部を覆うように形成された第１オーミック電極１８１と、
　上記第２リセス部３０２の少なくとも一部を覆うように形成された第２オーミック電極１８２と、
　上記第１オーミック電極１８１と上記第２オーミック電極１８２との間に形成されたゲート電極１９と
を備え、
　上記第１オーミック電極１８１および上記第２オーミック電極１８２が上記電子走行層１３と接触する部分の幅は、それぞれ０．５μｍ以上かつ４．０μｍ以下であることを特徴としている。
　本発明の窒化物半導体装置によれば、上記第１オーミック電極１８１および上記第２オーミック電極１８２が上記電子走行層１３と接触する部分の幅は、それぞれ０．５μｍ以上かつ４．０μｍ以下であるので、単位面積あたりのオン抵抗ＲｏｎＡを低減できる。したがって、チップサイズの増加を最小限にしつつ、接触抵抗を低減でき、オン抵抗を低減できる。
　また、一実施形態の窒化物半導体装置では、
　上記電子走行層１３の上記リセス部３０，３０１，３０２との界面にＮ型ドーパントがドーピングされている。
　上記実施形態によれば、上記電子走行層１３の上記リセス部３０，３０１，３０２との界面にＮ型ドーパントがドーピングされ、これらの界面には、Ｎ型ドーピング領域２１，２１１，２１２が形成されているので、Ｎ型ドーピング領域２１，２１１，２１２によって、オーミック電極１８，１８１，１８２と電子走行層１３とのオーミック接触を容易に実現できる。
１１　電子供給層
１２　２次元電子ガス層
１３　電子走行層
１５　基板
１８　オーミック電極
１９　ゲート電極
２１　Ｎ型ドーピング領域
３０　リセス部
１１１　ヘテロ接合界面
１８１　第１オーミック電極
１８２　第２オーミック電極
３０１　第１リセス部
３０２　第２リセス部
ａ　接触幅

Claims (4)

  1. 　基板と、
    　上記基板上に形成された窒化物半導体からなる電子走行層と、
    　上記電子走行層上に形成され、窒化物半導体からなると共に、上記電子走行層とヘテロ接合界面を形成する電子供給層と、
    　上記電子供給層と上記ヘテロ接合界面の近傍に形成される２次元電子ガス層とを貫通すると共に、上記電子走行層の上側の一部に形成されるリセス部と、
    　上記リセス部の少なくとも一部を覆うように形成されたオーミック電極と
    を備え、
    　上記オーミック電極が上記電子走行層と接触する部分の幅は、２．０μｍ以上であることを特徴とする窒化物半導体装置。
  2. 　請求項１に記載の窒化物半導体装置において、
    　上記オーミック電極が上記電子走行層と接触する部分の幅は、４．０μｍ以下であることを特徴とする窒化物半導体装置。
  3. 　基板と、
    　上記基板上に形成された窒化物半導体からなる電子走行層と、
    　上記電子走行層上に形成され、窒化物半導体からなると共に、上記電子走行層とヘテロ接合界面を形成する電子供給層と、
    　上記電子供給層と上記ヘテロ接合界面の近傍に形成される２次元電子ガス層とを貫通すると共に、上記電子走行層の上側の一部に互いに間隔をおいて形成された第１リセス部と第２リセス部とを有するリセス部と、
    　上記第１リセス部の少なくとも一部を覆うように形成された第１オーミック電極と、
    　上記第２リセス部の少なくとも一部を覆うように形成された第２オーミック電極と、
    　上記第１オーミック電極と上記第２オーミック電極との間に形成されたゲート電極と
    を備え、
    　上記第１オーミック電極および上記第２オーミック電極が上記電子走行層と接触する部分の幅は、それぞれ０．５μｍ以上かつ４．０μｍ以下であることを特徴とする窒化物半導体装置。
  4. 　請求項１から３までのいずれか一つに記載の窒化物半導体装置において、
    　上記電子走行層の上記リセス部との界面には、Ｎ型ドーパントがドーピングされていることを特徴とする窒化物半導体装置。
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