Nothing Special   »   [go: up one dir, main page]

WO2014128953A1 - 半導体装置および半導体回路の駆動装置並びに電力変換装置 - Google Patents

半導体装置および半導体回路の駆動装置並びに電力変換装置 Download PDF

Info

Publication number
WO2014128953A1
WO2014128953A1 PCT/JP2013/054660 JP2013054660W WO2014128953A1 WO 2014128953 A1 WO2014128953 A1 WO 2014128953A1 JP 2013054660 W JP2013054660 W JP 2013054660W WO 2014128953 A1 WO2014128953 A1 WO 2014128953A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
gate
semiconductor layer
circuit
diode
Prior art date
Application number
PCT/JP2013/054660
Other languages
English (en)
French (fr)
Inventor
貴之 橋本
森　睦宏
Original Assignee
株式会社 日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 日立製作所 filed Critical 株式会社 日立製作所
Priority to PCT/JP2013/054660 priority Critical patent/WO2014128953A1/ja
Priority to DE112013006639.4T priority patent/DE112013006639T5/de
Priority to US14/770,443 priority patent/US20160013299A1/en
Publication of WO2014128953A1 publication Critical patent/WO2014128953A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K2017/307—Modifications for providing a predetermined threshold before switching circuits simulating a diode, e.g. threshold zero

Definitions

  • the present invention relates to a semiconductor device, a semiconductor circuit drive device using the semiconductor device, and a power conversion device.
  • the present invention is widely used from a low-power device such as an air conditioner or a microwave oven to a high-power device such as an inverter in a railway or a steelworks.
  • the present invention relates to a semiconductor device, a semiconductor circuit driving device, and a power conversion device that are suitable for the above.
  • FIG. 14 shows an example of an inverter that performs variable speed control of the motor 950 to realize energy saving.
  • the electrical energy from the DC power source 960 is changed to AC at a desired frequency by using an IGBT (Insulated Gate Bipolar Transistor) 700 which is a kind of power semiconductor, and the rotational speed of the motor 950 is controlled at a variable speed.
  • the motor 950 is a three-phase motor and has inputs of a U-phase 910, a V-phase 911, and a W-phase 912.
  • the input power of the U-phase 910 is supplied when the gate circuit 800 of the IGBT 700 (hereinafter referred to as the upper arm IGBT) whose collector is connected to the power terminal 900 on the plus side is turned on.
  • gate circuit 800 may be turned off. By repeating this, AC power having a desired frequency can be supplied to the motor 950.
  • the flywheel diode 600 is connected to the IGBT 700 in antiparallel with the IGBT 700.
  • the flywheel diode 600 reverses the current flowing in the IGBT 700 to the IGBT 700 (hereinafter referred to as the lower arm IGBT) whose emitter is connected to the power terminal 901 on the negative side.
  • the energy stored in the coil of the motor 950 is released by commutation to the flywheel diode 600 connected in parallel.
  • the lower arm flywheel diode 600 is turned off, and power is supplied to the motor 950 through the upper arm IGBT 700.
  • the IGBT 700 and the flywheel diode 600 Since the IGBT 700 and the flywheel diode 600 generate conduction loss when conducting, and switching occurs when switching, it is necessary to reduce the conduction loss and switching loss of the IGBT 700 and flywheel diode 600 in order to reduce the size and increase the efficiency of the inverter. There is.
  • Patent Document 1 As a technique for reducing the conduction loss and recovery loss of a flywheel diode, the technique described in Patent Document 1 is known.
  • the diode described in Patent Document 1 includes a buried insulating gate provided in a trench groove.
  • a forward voltage is reduced by applying a negative voltage to the insulated gate during conduction to form a hole accumulation layer.
  • the gate voltage zero during recovery hole injection from the anode is suppressed and recovery loss is reduced.
  • the trade-off between the forward voltage and the recovery loss can be improved.
  • the present invention has been made in view of the above problems, and an object of the present invention is to reduce recovery loss without reducing the withstand voltage of the diode.
  • a first conductivity type first semiconductor layer and a first conductivity type adjacent to the first semiconductor layer and having a lower impurity concentration than the first semiconductor layer A second semiconductor layer; a third semiconductor layer of a second conductivity type adjacent to the second semiconductor layer; a first electrode electrically connected to the second semiconductor layer; and a first electrode in contact with the first semiconductor layer.
  • the first semiconductor layer, the second semiconductor layer, the third semiconductor layer, the first electrode, and the second electrode are, for example, an n + -type cathode layer and an n ⁇ -type drift, respectively, described in the embodiments described later.
  • a low-loss and low-noise diode can be provided, so that high efficiency and miniaturization of the semiconductor device and the power conversion device can be realized.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • Output characteristics Relationship between forward voltage and recovery loss.
  • Recovery waveform Relationship between sheet carrier of p-type channel layer and forward voltage. Electric field distribution. Gate drive sequence during recovery.
  • Forward voltage waveform Sectional drawing of the semiconductor device which is the 2nd Example of this invention.
  • the circuit diagram of the drive device which is the 6th example of the present invention The circuit diagram of the drive device which is the 7th Example of this invention.
  • the circuit diagram of the drive device which is the 8th Example of this invention Sectional drawing of the semiconductor device which is a modification of a 1st Example. Sectional drawing of the semiconductor device which is a modification of a 1st Example. Sectional drawing of the semiconductor device which is a modification of a 1st Example.
  • FIG. 1 is a cross-sectional view of an insulated gate vertical semiconductor device according to a first embodiment of the present invention.
  • This embodiment is a trench gate control type diode, which is on the side opposite to the n-type drift layer 1 and the p-type channel layer 3 vertically adjacent to the n-type drift layer and the p-type channel layer 3.
  • An n-type buffer layer 6 adjacent to the n ⁇ type drift layer 1 in the vertical direction and an n + type cathode layer 7 adjacent to the n type buffer layer 6 in the vertical direction on the side opposite to the n ⁇ type drift layer 1 are provided.
  • this embodiment includes a trench gate type insulating gate having a gate electrode 8 provided on the surface of the p ⁇ type channel layer 3 through a gate insulating film 9 in a so-called trench groove.
  • the bottom of the trench is located in the p ⁇ type channel layer 3 and is separated from the pn junction between the p ⁇ type channel layer 3 and the n ⁇ drift layer 1. That is, the lower end portion of the trench-type insulated gate, which is the bottom of the trench groove, is located on the surface of the p-type channel layer on the sidewall of the trench groove, and the n-type drift layer 1 and the p-type channel layer 3 Located away from the joint.
  • the anode electrode 10 is electrically connected to the p-type channel layer 3 by ohmic contact or Schottky contact.
  • the cathode electrode 11 is electrically connected to the n + type cathode layer 7, the n type buffer layer 6, and the n ⁇ type drift layer 1 by making ohmic contact with the n + type cathode layer 7.
  • the gate electrode 8 is set to a negative voltage with respect to the anode electrode 10 to form a p-type accumulation layer at the interface between the p-type channel layer 3 and the gate insulating film 9.
  • Many holes are injected into the n ⁇ type drift layer 1 through the p-type accumulation layer, the forward voltage (Vf) is lowered, and the conduction loss is reduced.
  • hole injection from the p-type channel layer 3 to the n-type drift layer 1 can be performed by applying the same voltage to the gate electrode 8 as the anode electrode 10 or applying a positive voltage to the anode electrode 10. Since it is suppressed, recovery loss is reduced. According to the examination of the inventors of the present application, it has been found that the recovery loss can be reduced when the gate electrode 8 has a positive voltage rather than zero volts. This is because electrons injected from the cathode are discharged to the anode electrode 10 through the n-type inversion layer formed at the interface between the p-type channel layer 3 and the gate insulating film 9. This is because hole injection from is suppressed.
  • the pn junction between the p ⁇ type channel layer 3 and the n ⁇ drift layer 1 is separated from the bottom of the trench groove by a distance a, even if a positive voltage is applied to the gate electrode 8, the depletion layer Does not reach the n-type inversion layer, the recovery loss can be reduced without lowering the breakdown voltage.
  • FIG. 2 shows the hole density distribution between the anode and the cathode during conduction.
  • Vg 0V in the figure
  • Vg ⁇ 15V in the figure
  • Vg + 15 V in the figure
  • the n-type inversion layer is formed in the p-type channel layer 3 by setting the gate voltage to be equal to or higher than the threshold value.
  • the gate voltage is set to a positive voltage lower than the threshold value, Since the potential is lowered, electrons flow to the anode electrode through a path where the potential is lowered. Therefore, also in this case, the hole density on the anode side during conduction is lowered.
  • FIG. 3 shows output characteristics when positive voltage, zero volt, and negative voltage are applied to the gate electrode 8.
  • a negative voltage is applied to the gate electrode 8 since the hole density on the anode side is high as shown in FIG. 2, the anode current is large and the forward voltage Vf is small.
  • zero volt is applied to the gate electrode 8 the hole density on the anode side decreases, so the anode current is small and the forward voltage Vf is large.
  • a positive voltage is applied to the gate electrode 8, the hole density on the anode side further decreases, so that the anode current decreases and the forward voltage Vf increases.
  • the gate electrode 8 substantially has a diode with a small forward voltage drop (Vf), that is, a diode with a large recovery loss, and a diode with a large forward voltage drop (Vf), that is, a recovery loss.
  • Vf small forward voltage drop
  • Vf large forward voltage drop
  • FIG. 4 shows the relationship between forward voltage (Vf) and recovery loss (Err).
  • the dotted line corresponds to a conventional pin diode.
  • both the forward voltage (Vf) and the recovery loss (Err) can be reduced, so that the trade-off characteristics are improved.
  • FIG. 5 shows the waveforms of the anode current and anode voltage during recovery in this example.
  • the upper stage is the conventional pin diode and the lower stage is the present embodiment, and the forward voltage drop (Vf) is the same.
  • the peak value (reverse recovery current Irp) in the reverse direction of the anode current is large, the peak value (bounce voltage) of the anode voltage is large, and both the anode current and the anode voltage vibrate.
  • the peak value in the reverse direction of the anode current is small, the peak value of the anode voltage is small and vibration hardly occurs.
  • the reason why the peak value in the reverse direction of the anode current is small in this embodiment is that the hole density on the anode side is reduced by applying a positive voltage to the gate electrode. Noise is reduced by reducing the peak values of the anode current and anode voltage during recovery. For this reason, the malfunction of the power converter device which applied the semiconductor device of a present Example, and an electronic device can be suppressed. In addition, since a noise shielding component is not required, the power conversion device and the electronic device can be miniaturized.
  • the present embodiment since power loss and noise can be reduced, it is possible to increase the efficiency and miniaturization of a semiconductor device and a power converter using the same. Furthermore, in this embodiment, since the deterioration of the electrical characteristics is prevented, the reliability of the semiconductor device and the power conversion device using the same is improved.
  • the sheet carrier of the p ⁇ type channel layer 3 is a numerical value obtained by integrating the impurity concentration in the depth direction from the lower end of the gate insulating film 9 to the lower end of the p ⁇ type channel layer 3 (corresponding to “a” in FIG. 1).
  • a depletion layer extending from the pn junction of the p-type channel layer 3 and the n-type drift layer 1 into the p-type channel layer 3 is provided. Reaching the gate insulating film 9 is avoided.
  • the lower limit of the sheet carrier of the p-type channel layer 3 is preferably 1.5 ⁇ 10 10 cm ⁇ 2 .
  • FIG. 6 shows the relationship between the depth a of the p-type channel layer 3 and the peak value of the impurity concentration when the sheet carrier of the p-type channel layer 3 is 1.5 ⁇ 10 10 cm ⁇ 2 .
  • the impurity distribution of the p ⁇ type channel layer 3 is a box profile.
  • the sheet carrier is constant, that is, when the product of the depth a and the impurity concentration is constant, if the depth a of the p-type channel layer 3 is large, the impurity concentration is small and the depth a of the p-type channel layer 3 is If it is small, the impurity concentration becomes large.
  • the lower limit of the depth of the p-type channel layer 3 is about 0.1 ⁇ m.
  • the upper limit of the depth of the p ⁇ type channel layer 3 is about 10 ⁇ m. This is because the deepest diffusion layer in the manufacturing process is a p-type layer (depth of about 10 ⁇ m) around the chip that ensures a withstand voltage, and in order to form a diffusion layer of 10 ⁇ m or more, a high temperature and long time diffusion process is required. This is because it is executed.
  • the depth a of the p ⁇ type channel layer 3 becomes 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the peak value range of the impurity concentration of the p-type channel layer 3 corresponding to this is 1.5 ⁇ 10 15 cm ⁇ 3 or more and 1.5 ⁇ 10 17 cm ⁇ 3 or less.
  • the depth of the p-type channel layer 3 is set to about 1 ⁇ m, and the peak value of the impurity concentration of the p-type channel layer 3 is set to about 1 ⁇ 10 16 cm ⁇ 3 . It is preferable.
  • the universality of the numerical range of the sheet carrier and impurity concentration of the p-type channel layer 3 that is, the numerical range of the sheet carrier and impurity concentration of the p-type channel layer 3 is invariable with respect to different breakdown voltages. explain.
  • FIG. 7 shows the depth when the breakdown voltage is low, that is, when the n ⁇ type drift layer 1 is thin and the impurity concentration is high, and when the breakdown voltage is high, that is, when the n ⁇ type drift layer 1 is thick and the impurity concentration is low.
  • the electric field distribution in the direction is shown.
  • the electric field distribution of the n ⁇ type drift layer 1 changes due to the different breakdown voltages, but the electric field distribution of the p ⁇ type channel layer 3 remains unchanged.
  • the breakdown electric field strength in the electric field distribution is a critical value of the electric field when the semiconductor device cannot stop the voltage (breaks down), and is a physical property value determined by the semiconductor material.
  • the breakdown voltage is a voltage at which the electric field strength at the junction of the p-type channel layer 3 and the n-type drift layer 1 reaches the dielectric breakdown electric field strength, and the electric field distribution in the p-type channel layer 3 and the n-type drift layer 1 is Dependent.
  • the electric field distribution of the n ⁇ type drift layer 1 changes due to the different breakdown voltages, but the electric field distribution of the p ⁇ type channel layer 3 is not changed, so that the electric field distribution is mainly the n ⁇ type drift layer 1.
  • the magnitude of the breakdown voltage mainly depends on the n ⁇ type drift layer 1 and does not affect the p ⁇ type channel layer 3. Therefore, the numerical range of the sheet carrier and the impurity concentration of the p ⁇ type channel layer 3 is not changed regardless of the withstand voltage.
  • FIG. 8 shows a gate drive sequence at the time of recovery in this embodiment.
  • the upper stage shows the waveforms of the anode current and the anode voltage when the diode of this embodiment recovers, and the lower stage shows the waveform of the gate voltage.
  • a positive voltage is applied to the gate electrode, thereby reducing the hole density and reducing the recovery loss.
  • FIG. 9 shows the waveform of the forward voltage drop (Vf) before and after switching the gate voltage Vg from ⁇ 15V to + 15V in this example.
  • the transition time from the low Vf state to the high Vf state is about 2 ⁇ s. This is because it takes time from when the gate voltage Vg is switched to +15 V until it is reflected in the total amount of holes in the n ⁇ type drift layer 1. Since FIG. 9 shows the condition of a withstand voltage of 1200 V, when the withstand voltage is higher than 1200 V (when the n ⁇ type drift layer 1 is thick), the transition time until Vf stabilizes becomes longer, but the holes are in the n ⁇ type drift layer. Since it moves in 1 by diffusion and drift, the transition time is on the order of several ⁇ s.
  • the modification shown in FIG. 18 is different from the embodiment shown in FIG. 1 in that the upper end of the gate electrode 8 is located above the upper surface of the p-type channel layer 3.
  • 19 differs from the embodiment shown in FIG. 1 in that the upper end of the gate electrode 8 is located above the upper surface of the p-type channel layer 3 and the p-type channel layer 3
  • the anode electrode 10 is in contact with the p-type channel layer 3 in the recess 13 provided on the upper surface.
  • 20 is different from the embodiment shown in FIG. 1 in that the upper portion of the gate electrode 8 extends in the lateral direction on the upper surface of the p-type channel layer 3, so that the gate electrode 8 is It is T-shaped. 20, the anode electrode 10 is in contact with the p-type channel layer 3 in the recess 13 as in the modification shown in FIG.
  • FIG. 10 is a cross-sectional view of an insulated gate vertical semiconductor device according to the second embodiment of the present invention.
  • This embodiment is also a trench gate control type diode.
  • This embodiment is different from the first embodiment in that the depth from the upper surface of the p-type channel layer 3 to the junction between the p-type channel layer 3 and the n-type drift layer 1 is the gate electrode 8. It is deeper in the lower part of the gate electrode 8 and shallower than the lower part of the gate electrode 8 on both lateral sides of the lower part of the gate electrode 8.
  • the p-type channel layer 3 is formed deeply below the gate electrode 8 in this way, the depletion extending from the junction between the n-type drift layer 1 and the p-type channel layer 3 into the p-type channel layer 3.
  • the layer is prevented from reaching the n-type inversion layer formed on the surface of the p-type channel layer 3 when a positive voltage is applied to the gate electrode 8. Thereby, recovery loss can be reduced without lowering the breakdown voltage.
  • the gate voltage is set to a positive voltage lower than the threshold value, the potential for electrons is lowered, and recovery loss can be reduced.
  • FIG. 11 is a sectional view of an insulated gate vertical semiconductor device according to a third embodiment of the present invention.
  • This embodiment is also a trench gate control type diode.
  • This embodiment differs from the first embodiment in that a p + layer 4 having an impurity concentration higher than that of the p ⁇ type channel layer 3 is provided on the upper surface of the p ⁇ type channel layer 3.
  • the p + layer 4 can reduce the contact resistance between the anode electrode 10 and the p ⁇ type channel layer 3.
  • the peak value of the impurity concentration of the p + layer 4 is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 6. It is preferably 20 cm -3 or less.
  • the depth of the p + layer 4 is preferably 100 nm or less from the viewpoint of reducing recovery loss.
  • FIG. 12 is a sectional view of an insulated gate vertical semiconductor device according to the fourth embodiment of the present invention.
  • This embodiment is also a trench gate control type diode.
  • This embodiment is different from the first embodiment in that the gate electrode 8 is connected to the p-type channel layer 3 and the anode electrode 10 via the gate insulating film 9 along the depth direction of the trench groove. It is provided over the contact portion of the channel layer 3 and each surface of the anode electrode 10.
  • the Schottky barrier at the interface between the anode electrode 10 and the p-type channel layer 3 can be lowered when a positive voltage is applied to the gate electrode 8.
  • a positive voltage is applied to the gate electrode 8.
  • electrons injected from the n + -type cathode layer 7 are easily discharged to the anode electrode 10 and the recovery loss is reduced.
  • the Schottky barrier becomes higher and the barrier against holes becomes lower, so that hole injection is promoted and the forward voltage Vf can be reduced.
  • FIG. 13 is a cross-sectional view of an insulated gate lateral semiconductor device according to the fifth embodiment of the present invention.
  • This embodiment is different from the first embodiment in that an insulating gate having a gate electrode 8 and a gate insulating film 9, an anode electrode 10 and a cathode electrode 11 are provided on the same surface of the n ⁇ type drift layer 1. It is a point that.
  • the end portion on the junction portion side of the n ⁇ type drift layer 1 and the p ⁇ type channel layer 3 is located on the surface of the p ⁇ type channel layer 3. , Located away from the junction between the n-type drift layer 1 and the p-type channel layer 3.
  • the manufacturing process of the horizontal semiconductor device is close to the manufacturing process of IC (Integrated Circuits), it can be easily mounted on the IC.
  • this embodiment can also reduce power loss and noise, so that the semiconductor device and the power converter using the semiconductor device can be made highly efficient and downsized.
  • Example 6 a driving device for driving a semiconductor circuit using the semiconductor devices of the first to fifth embodiments will be described.
  • FIG. 15 shows a semiconductor circuit driving apparatus according to the sixth embodiment of the present invention.
  • the control circuit 20 the two drive circuits 21 for driving the upper arm IGBT 23 and the lower arm IGBT 24 in response to the IGBT command signals from the control circuit 20, and the diode command signals from the control circuit 20.
  • It includes two drive circuits 22 that drive the insulated gate control diode 25 of the upper arm and the insulated gate control diode 26 of the lower arm.
  • the insulated gate control diodes 25 and 26 any one of the first to fifth embodiments described above is applied.
  • the circuit symbol of the insulated gate control type diodes 25 and 26 in the drawing expresses that the resistance value of the diode is controlled by the gate electrode, it is not a general one, and is created by the present inventor. It is.
  • the recovery loss is obtained by applying a positive voltage to the gate electrode immediately before the anode current starts to drop, that is, immediately before the recovery.
  • the recovery of the diode is a phenomenon associated with the turn-on of the IGBT of the diode arm versus the arm. Therefore, in the drive circuit of the present embodiment, the timing at which the control circuit 20 turns on the IGBT and the timing at which a positive voltage is applied to the gate electrode of the insulated gate control type diode of the arm of the IGBT is synchronized. Thus, the IGBT command signal and the diode command signal are created. This makes it possible to apply a positive voltage to the gate electrode immediately before recovery.
  • FIG. 16 shows a semiconductor circuit driving apparatus according to the seventh embodiment of the present invention.
  • This embodiment is different from the sixth embodiment in that the number of outputs of the control circuit 20 is reduced from four to two. More specifically, one of the two outputs of the control circuit 20 is connected to a drive circuit that drives the upper arm IGBT 23 and the lower arm insulated gate control diode 26, and the other is the upper arm insulated gate control diode. 25 and a driving circuit for driving the IGBT 24 of the lower arm.
  • the IGBT 23 is turned on after a positive voltage is applied to the gate electrode of the insulated gate control diode 26. That is, it becomes possible to apply a positive voltage to the gate of the insulated gate control type diode immediately before recovery.
  • the IGBT 24 is turned on after a positive voltage is applied to the gate electrode of the diode 25 by making the gate resistance 32 of the IGBT 24 of the lower arm larger than the gate resistance 33 of the insulated gate control type diode 25 of the upper arm. That is, it becomes possible to apply a positive voltage to the gate of the insulated gate control type diode immediately before recovery.
  • FIG. 17 shows a semiconductor circuit driving apparatus according to the eighth embodiment of the present invention.
  • This embodiment differs from the seventh embodiment in that delay circuits 27 are provided in the drive circuits of the upper arm IGBT 23 and the lower arm IGBT 24 in place of the gate resistors 31 to 34 in FIG. is there. That is, the drive circuit that drives the IGBT 23 of the upper arm and the insulated gate control type 26 of the lower arm and the gate of the IGBT 23 of the upper arm, and the drive that drives the IGBT 24 of the lower arm and the insulated gate control type 25 of the upper arm.
  • Delay circuits 27 are respectively connected between the circuit and the gate of the IGBT 24 of the lower arm.
  • the drive circuit can be reduced in size, so that the power conversion device can be reduced in size.
  • Example 9 A power conversion apparatus according to a ninth embodiment of the present invention will be described with reference to FIG.
  • the present embodiment is a three-phase inverter device, and the insulated gate control type diode and the drive circuit of the above-described embodiment are applied as the diode 600 and the gate drive circuit, respectively.
  • a circuit symbol of a normal diode is used as a circuit symbol of an insulated gate control type diode.
  • the gate drive circuit 800 is not described in detail as shown in FIGS. 15 to 17 but is shown in a simple block diagram.
  • the present embodiment includes a pair of DC terminals 900 and 901 and the same number of AC phases, that is, three AC terminals 910, 911 and 912.
  • An IGBT 700 is connected as one semiconductor switching element between each DC terminal and each AC terminal, and the entire three-phase inverter device includes six IGBTs.
  • a diode 600 is connected in antiparallel to each IGBT.
  • the number of IGBTs 700 and diodes 600 is appropriately set to a plurality of numbers according to the number of AC phases, the power capacity of the power converter, and the breakdown voltage and current capacity of the semiconductor switching element 700 alone.
  • each IGBT 700 and each diode 600 By driving each IGBT 700 and each diode 600 by the gate drive circuit 800, the DC power received from the DC power supply 960 to the DC terminals 900 and 901 is converted into AC power, and the AC power is converted from the AC terminals 910, 911, and 912. Is output.
  • Each AC output terminal is connected to a motor 950 such as an induction machine or a synchronous machine, and the motor 950 is rotationally driven by AC power output from each AC terminal.
  • the power loss of the diode can be reduced. It is possible to reduce the loss and size of the inverter device.
  • the present embodiment is an inverter device
  • the semiconductor device and the drive circuit according to the present invention can be applied to other power conversion devices such as a converter and a chopper, and similar effects can be obtained.
  • the present invention is not limited to the above-described embodiments, and various modifications are possible within the scope of the technical idea of the present invention.
  • the conductivity type of each semiconductor layer may be reversed in the above-described embodiments.
  • the semiconductor material constituting the semiconductor device is not limited to silicon in the above-described embodiments, but may be wide gap SiC (silicon carbide), GaN (gallium nitride), or the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　本発明による半導体装置は、第１導電型の第１半導体層（７）と、第１半導体層と隣接し、第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層（１）と、第２半導体層に隣接する第３半導体層（３）と、第２半導体層と電気的に接続される第１電極（１０）と、第１半導体層に電気的に接続される第２電極（１１）と、第３半導体層の表面上に設けられる絶縁ゲートとを備え、絶縁ゲートの端部は、第３半導体層の表面上内において、第２半導体層（１）と第３半導体層（３）の接合部から離れた位置に在る。

Description

半導体装置および半導体回路の駆動装置並びに電力変換装置
　本発明は半導体装置、及びそれを用いた半導体回路の駆動装置並びに電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、半導体回路の駆動装置並びに電力変換装置に関する。
　近年の省エネルギーや新エネルギーの電力変換装置には、多くのインバータやコンバータが使われているが、低炭素社会を実現するには、それらの格段の普及が不可欠になっている。図１４は、モータ９５０を可変速制御し、省エネルギーを実現するインバータの例を示す。直流電源９６０からの電気エネルギーを、パワー半導体の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）７００を使って、所望の周波数の交流に変え、モータ９５０の回転数を可変速制御する。モータ９５０は３相モータで、Ｕ相９１０、Ｖ相９１１、Ｗ相９１２の入力を持つ。Ｕ相９１０の入力電力は、プラス側の電源端子９００にコレクタが接続されるＩＧＢＴ７００（以下、上アームのＩＧＢＴと記す）のゲート回路８００をオンすると、供給される。一方、Ｕ相９１０の入力電力を停止するには、そのゲート回路８００をオフすればよい。これを繰り返すことにより、所望の周波数の交流電力をモータ９５０に供給することができる。
　ＩＧＢＴ７００には、ＩＧＢＴ７００と逆並列にフライホイールダイオード６００が接続されている。フライホイールダイオード６００は、例えば上アームのＩＧＢＴ７００がオフした場合、そのＩＧＢＴ７００に流れていた電流を、マイナス側の電源端子９０１にエミッタが接続されるＩＧＢＴ７００（以下、下アームのＩＧＢＴと記す）と逆並列に接続されるフライホイールダイオード６００に転流することで、モータ９５０のコイルに貯まっているエネルギーを開放する。再び上アームのＩＧＢＴ７００をオンすると、下アームのフライホイールダイオード６００は非導通状態となり、上アームのＩＧＢＴ７００を通じてモータ９５０に電力が供給される。ＩＧＢＴ７００とフライホイールダイオード６００は導通時に導通損失を発生し、スイッチング時にスイッチング発生するので、インバータを小形化・高効率化するには、ＩＧＢＴ７００とフライホイールダイオード６００の導通損失とスイッチング損失を低減する必要がある。
　フライホイールダイオードの導通損失とリカバリー損失を低減する技術として、特許文献１に記載の技術が知られている。特許文献１に記載のダイオードは、トレンチ溝内に設けられる埋め込み絶縁ゲートを備えている。導通時に絶縁ゲートに負電圧を印加し、ホール蓄積層を形成することで、順方向電圧を低減する。一方、リカバリー時にはゲート電圧をゼロにすることにより、アノードからのホール注入を抑制して、リカバリー損失を低減する。このように、アノードからのホール注入効率を制御できるので、順方向電圧とリカバリー損失のトレードオフを改善できる。 
特開平１０－１６３４６９号公報（図１）
　上記従来技術には、以下の課題があることを本願の発明者は見出した。
　本願の発明者の検討によれば、従来技術によるダイオードにおいては、リカバリー時、ゲートに正電圧に印加することで、ホール注入を、さらに抑制できることが分かった。しかし、ゲートに正電圧を印加すると、逆方向耐圧を確保し難いことも分かった。
　本発明は、上記の課題を踏まえてなされたものであり、本発明の目的は、ダイオードの耐圧を低下させることなく、リカバリー損失を低減することである。
　前記課題を解決するため、本発明による半導体装置では、第１導電型の第１半導体層と、前記第１半導体層と隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層に隣接する第２導電型の第３半導体層と、前記第２半導体層と電気的に接続される第１電極と、前記第１半導体層に接する第２電極と、前記３半導体層の表面上に設けられる絶縁ゲートとを備える。さらに、本半導体装置において、絶縁ゲートの端部は、前記第３半導体層の表面上内において、前記第２半導体層と前記第３半導体層の接合部から離れた位置に在る。
　ここで、第１半導体層，第２半導体層，第３半導体層，第１電極、および第２電極は、それぞれ、例えば、後述する実施例に記載する、ｎ+型カソード層，ｎ-型ドリフト層，ｐ－型チャネル層，アノード電極、およびカソード電極に対応する。
　本発明によれば、低損失かつ低ノイズのダイオードを提供することができるので、半導体装置および電力変換装置の高効率化および小形化を実現できる。
本発明の第１の実施例である半導体装置の断面図。 アノードとカソード間のホール密度分布。 出力特性。 順方向電圧）とリカバリー損失の関係。 リカバリー波形。 ｐ－型チャネル層のシートキャリアと順方向電圧の関係。 電界分布。 リカバリー時のゲート駆動シーケンス。 順方向電圧の波形。 本発明の第２の実施例である半導体装置の断面図。 本発明の第３の実施例である半導体装置の断面図。 本発明の第４の実施例である半導体装置の断面図。 本発明の第５の実施例である半導体装置の断面図。 従来技術及び第９の実施例である電力変換装置を説明するための回路構成図。 本発明の第６の実施例である駆動装置の回路図。 本発明の第７の実施例である駆動装置の回路図。 本発明の第８の実施例である駆動装置の回路図。 第１の実施例の変形例である半導体装置の断面図。 第１の実施例の変形例である半導体装置の断面図。 第１の実施例の変形例である半導体装置の断面図。
　以下、図面を参照して本発明の実施例について説明する。なお、図中、ｎ－、ｎ、ｎ＋という表記は、半導体層がｎ型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。また、ｐ－、ｐ、ｐ＋という表記は、半導体層がｐ型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。
（実施例１）
　図１は本発明の第１の実施例である絶縁ゲート型の縦型半導体装置の断面図である。
　本実施例は、トレンチゲート制御型のダイオードであり、ｎ－型ドリフト層１、ｎ－型ドリフト層に縦方向で隣接するｐ－型チャネル層３、ｐ－型チャネル層３とは反対側においてｎ－型ドリフト層１と縦方向で隣接するｎ型バッファ層６、並びにｎ－型ドリフト層１とは反対側においてｎ型バッファ層６に縦方向で隣接するｎ＋型カソード層７を備える。さらに、本実施例は、いわゆるトレンチ溝内において、ゲート絶縁膜９を介して、ｐ－型チャネル層３の表面上に設けられるゲート電極８を有するトレンチゲート型の絶縁ゲートを備えている。トレンチ溝の底部は、ｐ－型チャネル層３内に位置し、ｐ－型チャネル層３とｎ－ドリフト層１とのｐｎ接合から離間している。すなわち、トレンチ溝の底部であるトレンチ型絶縁ゲートの下端部は、トレンチ溝の側壁におけるｐ－型チャネル層の表面上内に位置すると共に、ｎ－型ドリフト層１とｐ－型チャネル層３の接合部から離れた位置に在る。アノード電極１０が、オーミック接触あるいはショットキー接触によって、ｐ－型チャネル層３と電気的に接続される。さらに、カソード電極１１は、ｎ＋型カソード層７とオーミック接触することによって、ｎ＋型カソード層７，ｎ型バッファ層６およびｎ－型ドリフト層１と電気的に接続される。
　次に、本実施例の動作について説明する。
　導通時は、ゲート電極８をアノード電極１０に対して負電圧とすることで、ｐ－型チャネル層３とゲート絶縁膜９の界面にｐ型蓄積層が形成される。このｐ型蓄積層を経由して、ｎ－型ドリフト層１に多くのホールが注入され、順方向電圧（Ｖｆ）が低下し、導通損失が低減する。
　一方、リカバリー時は、ゲート電極８をアノード電極１０と同電圧、またはアノード電極１０に対して正電圧を印加することで、ｐ－型チャネル層３からｎ－型ドリフト層１へのホール注入が抑制されるので、リカバリー損失が低減する。本願の発明者の検討によれば、ゲート電極８がゼロボルトより正電圧の方が、リカバリー損失を低減できることが分かった。これは、ｐ－型チャネル層３とゲート絶縁膜９の界面に形成されるｎ型反転層を介して、カソードから注入される電子がアノード電極１０へ排出されるため、ｐ－型チャネル層３からのホール注入が抑制されるからである。
　本実施例においては、ｐ－型チャネル層３とｎ－ドリフト層１とのｐｎ接合がトレンチ溝の底部より距離ａだけ離れているため、ゲート電極８に正電圧を印加しても、空乏層がｎ型反転層に到達しないので、耐圧を低下させることなく、リカバリー損失を低減できる。
　図２は、導通時のアノードとカソード間のホール密度分布を示す。ゲート電極８にゼロボルト（図中のＶｇ＝０Ｖ）を印加すると、負電圧（図中のＶｇ＝－１５Ｖ）と比較して、アノード側のホール密度が低下する。ゲート電極８に正電圧（図中のＶｇ＝＋１５Ｖ）を印加すると、ホール密度がさらに低下する。これは、ｐ－型チャネル層３とゲート絶縁膜９の界面に、ｎ型反転層が形成され、ｎ＋型カソード層７から注入された電子がｎ型反転層を経由して、アノード電極１０に排出されるため、ｐ－型チャネル層３からのホール注入が減少するからである。ゲート電極８を負電圧（図中の－１５Ｖ）とすると、ｎ型反転層を経由した電流経路が消滅し、ｐ型蓄積層が形成されるので、アノード側のホール密度が増加する。
　なお、本実施例では、ゲート電圧を閾値以上にすることによりｐ－型チャネル層３にｎ型反転層を形成しているが、ゲート電圧を閾値より低い正電圧にしても、電子に対するチャネルのポテンシャルが低下するので、電子はポテンシャルが低下した経路を通ってアノード電極に流れる。従って、この場合も、導通時におけるアノード側のホール密度が低下する。
　図３に、ゲート電極８に正電圧、ゼロボルト、負電圧を印加した場合の出力特性を示す。ゲート電極８に、負電圧を印加すると、図２に示すようにアノード側のホール密度が高いため、アノード電流が大きく、順方向電圧Ｖｆが小さい。ゲート電極８に、ゼロボルトを印加すると、アノード側のホール密度が下がるため、アノード電流が小さく、順方向電圧Ｖｆが大きくなる。ゲート電極８に、正電圧を印加すると、アノード側のホール密度がさらに下がるため、アノード電流が低減し、順方向電圧Ｖｆが増加する。つまり、本実施例では、実質的に、ゲート電極８により、順方向電圧降下（Ｖｆ）が小さいダイオード、すなわち、リカバリー損失が大きいダイオードと、順方向電圧降下（Ｖｆ）が大きいダイオード、すなわちリカバリー損失が小さいダイオードを切り替えることができる。これにより、導通損失と、リカバリー損失すなわちスイッチング損失を共に低減できる。
　図４は順方向電圧（Ｖｆ）とリカバリー損失（Ｅｒｒ）の関係を示す。点線は従来のｐｉｎダイオードに相当する。本実施例では、スイッチングの１周期の中で、ゲート電圧をダイナミックに制御することにより、順方向電圧（Ｖｆ）とリカバリー損失（Ｅｒｒ）を共に低減できるので、トレードオフ特性が改善する。
　図５は、本実施例におけるリカバリー時のアノード電流とアノード電圧の各波形を示す。上段が従来のｐｉｎダイオード、下段が本実施例であり、順方向電圧降下（Ｖｆ）が同じ大きさである。従来は、アノード電流の逆方向のピーク値（逆回復電流Ｉｒｐ）が大きいため、アノード電圧のピーク値（跳ね上がり電圧）が大きく、アノード電流、アノード電圧ともに振動が発生している。一方、本実施例では、アノード電流の逆方向のピーク値が小さいため、アノード電圧のピーク値が小さく、振動はほとんど発生していない。本実施例においてアノード電流の逆方向のピーク値が小さい理由は、ゲート電極に正電圧を印加することで、アノード側のホール密度が低減するためである。リカバリー時の、アノード電流とアノード電圧のピーク値を低減することで、ノイズが低下する。このため、本実施例の半導体装置を適用した電力変換装置、および電子機器の誤動作を抑制できる。また、ノイズを遮蔽する部品が不要となるので、電力変換装置や電子機器を小形化できる。
　なお、絶縁ゲート型パワーデバイスにおいて、スイッチング回数が増加するにしたがい、電気特性が劣化することが知られている。電気特性が劣化する原因は、スイッチング時に、電荷（ホール）がｐ型ボディ層からゲート絶縁膜に注入されるためである。これに対し、本実施例では、スイッチング時の電荷（ホール）が低減されるので、このような劣化を防止することができる。
　以上述べたように、本実施例によれば、電力損失とノイズを低減できるので、半導体装置とこれを用いた電力変換装置の高効率化や小形化が可能となる。さらに本実施例では、電気的特性の劣化が防止されるので、半導体装置とこれを用いた電力変換装置の信頼性が向上する。
　次に、ｐ－型チャネル層３のシートキャリアについて説明する。シートキャリアとは、ゲート絶縁膜９の下端から、ｐ－型チャネル層３の下端まで（図１の「ａ」に相当）の不純物濃度を深さ方向に積分した数値である。ゲート電極８に正電圧を印加した状態で、耐圧を確保するためには、ｐ－型チャネル層３とｎ－型ドリフト層１のｐｎ接合から、ｐ－型チャネル層３内に伸びる空乏層がゲート絶縁膜９に達することを回避する。このため、ｐ－型チャネル層３のシートキャリアの下限は１．５×１０10ｃｍ-2とすることが好ましい。
　図６は、ｐ－型チャネル層３のシートキャリアを１．５×１０10ｃｍ-2とした時の、ｐ－型チャネル層３の深さａと不純物濃度のピーク値の関係を示す。なお、ｐ－型チャネル層３の不純物分布は、ボックス・プロファイルである。シートキャリアが一定、すなわち深さａと不純物濃度の積が一定の時、ｐ－型チャネル層３の深さａが大きければ、不純物濃度は小さくなり、ｐ－型チャネル層３の深さａが小さければ、不純物濃度は大きくなる。
　製造プロセス（イオン注入など）におけるｐ－型チャネル層３の深さと不純物濃度のバラツキを考慮すると、ｐ－型チャネル層３の深さの下限は０．１μｍ程度となる。一方、ｐ－型チャネル層３の深さの上限は１０μｍ程度となる。これは、製造プロセスの中で最も深い拡散層は耐圧を確保するチップ周辺のｐ型層（深さ１０μｍ程度）なので、１０μｍ以上の拡散層を形成するには、高温かつ長時間の拡散工程が実行されるためである。
　以上により、ｐ－型チャネル層３の深さａは、０．１μｍ以上かつ１０μｍ以下となる。これに相当するｐ－型チャネル層３の不純物濃度のピーク値の範囲は、１．５×１０15ｃｍ-3以上かつ１．５×１０17ｃｍ-3以下となる。この濃度範囲の中で、製造バラツキを考慮すると、ｐ－型チャネル層３の深さを１μｍ程度とし、ｐ－型チャネル層３の不純物濃度のピーク値を１×１０16ｃｍ-3程度とすることが好ましい。
　ここで、ｐ－型チャネル層３のシートキャリアと不純物濃度の数値範囲の普遍性、すなわち異なる耐圧に対して、ｐ－型チャネル層３のシートキャリアと不純物濃度の数値範囲が不変であることを説明する。
　図７は、耐圧が低い場合、すなわちｎ－型ドリフト層１が薄く、不純物濃度が高い場合と、耐圧が高い場合、すなわちｎ－型ドリフト層１が厚く、不純物濃度が低い場合について、深さ方向の電界分布を示す。耐圧が異なることで、ｎ－型ドリフト層１の電界分布は変化するが、ｐ－型チャネル層３の電界分布は不変である。
　ここで、電界分布中における絶縁破壊電界強度は、半導体装置が電圧を阻止できなくなる（ブレークダウンする）時の電界の臨界値であり、半導体材料によって決まる物性値である。耐圧は、ｐ－型チャネル層３とｎ－型ドリフト層１の接合における電界強度が、絶縁破壊電界強度に達する電圧であり、ｐ－型チャネル層３とｎ－型ドリフト層１における電界分布に依存する。上述したように、耐圧が異なることで、ｎ－型ドリフト層１の電界分布は変化するが、ｐ－型チャネル層３の電界分布は不変であるので、電界分布は主としてｎ－型ドリフト層１の不純物濃度や厚さに依存する。すなわち、耐圧の大きさは、主としてｎ－型ドリフト層１に依存し、ｐ－型チャネル層３には影響しない。従って、ｐ－型チャネル層３のシートキャリアと不純物濃度の数値範囲は耐圧によらず不変である。
　次に、本実施例のゲート駆動シーケンスについて説明する。
　図８に、本実施例における、リカバリー時のゲート駆動シーケンスを示す。上段は本実施例のダイオードがリカバリーする時のアノード電流とアノード電圧の波形を示し、下段はゲート電圧の波形を示す。アノード電流が低下する直前に、ゲート電極に正電圧を印加することで、ホール密度を低減し、リカバリー損失が低減される。
　図９は、本実施例において、ゲート電圧Ｖｇを－１５Ｖから＋１５Ｖに切り替えた前後の、順方向電圧降下（Ｖｆ）の波形を示す。Ｖｆが低い状態から、Ｖｆが高い状態に遷移する時間は２μｓ程度である。これは、ゲート電圧Ｖｇを＋１５Ｖに切り替えてから、ｎ－型ドリフト層１のホールの総量に反映されるまでに時間を要するからである。なお、図９は、耐圧１２００Ｖの条件なので、耐圧が１２００Ｖより高いと（ｎ－型ドリフト層１が厚いと）、Ｖｆが安定するまでの遷移時間は長くなるが、ホールはｎ－型ドリフト層１の中を拡散とドリフトで移動するので、遷移時間は数μｓのオーダーである。
　次に、図１８から図２０を用いて、第１の実施例の変形例について説明する。図１８に示す変形例が図１に示す実施例と異なる点は、ゲート電極８の上端がｐ－型チャネル層３の上表面よりも上方に位置することである。また、図１９に示す変形例が図１に示す実施例と異なる点は、ゲート電極８の上端がｐ－型チャネル層３の上表面よりも上方に位置すると共に、ｐ－型チャネル層３の上表面に設けられる凹部１３内においてアノード電極１０がｐ－型チャネル層３と接触していることである。また、図２０に示す変形例が図１に示す実施例と異なる点は、ゲート電極８の上部が、ｐ－型チャネル層３の上表面上で横方向に延び、このためゲート電極８が言わばＴ字状となっていることである。なお、図２０に示す変形例においても、図１９に示す変形例と同様に、凹部１３内においてアノード電極１０がｐ－型チャネル層３と接触している。
　以上説明した本実施例により、損失とノイズを低減できるので、半導体装置とこれを用いた電力変換装置の、高効率化および小形化並びに低コスト化が可能となる。
（実施例２）
　図１０は、本発明の第２の実施例である絶縁ゲート型の縦型半導体装置の断面図である。本実施例も、トレンチゲート制御型のダイオードである。本実施例が第１の実施例と異なる点は、ｐ－型チャネル層３の上表面から、ｐ－型チャネル層３とｎ－型ドリフト層１との接合までの深さが、ゲート電極８の下部において深く、ゲート電極８の下部の横方向両側においてゲート電極８の下部よりも浅くなっていることである。このようにｐ－型チャネル層３がゲート電極８の下部において深く形成されているので、ｎ－型ドリフト層１とｐ－型チャネル層３との接合からｐ－型チャネル層３内に伸びる空乏層が、ゲート電極８に正電圧を印加するときにｐ－型チャネル層３の表面に形成されるｎ型反転層に到達することが、防止される。これにより、耐圧を低下させることなく、リカバリー損失を低減できる。
　なお、本実施例においても、ゲート電圧を閾値より低い正電圧にして電子に対するポテンシャルが低下させて、リカバリー損失を低減することができる。
　第１の実施例と同様に、本実施例によっても、損失とノイズを共に低減できるので、半導体装置とこれを用いた電力変換装置の高効率化および小形化並びに低コスト化が可能となる。
（実施例３）
　図１１は、本発明の第３の実施例である絶縁ゲート型の縦型半導体装置の断面図である。本実施例も、トレンチゲート制御型のダイオードである。本実施例が第１の実施例と異なる点は、ｐ－型チャネル層３の上表面に、ｐ－型チャネル層３より不純物濃度が高いｐ＋層４を設けたことである。ｐ＋層４により、アノード電極１０とｐ－型チャネル層３の接触抵抗を低減できる。なお、本願の発明者の検討によれば、リカバリー損失を増加を抑えながら接触抵抗を低減するためには、ｐ＋層４の不純物濃度のピーク値を１×１０18ｃｍ-3以上かつ１×１０20ｃｍ-3以下にすることが好ましい。また、ｐ＋層４の深さは、リカバリー損失を低減する観点から１００ｎｍ以下とすることが好ましい。
　本実施例によっても、損失とノイズを低減できるので、半導体装置とこれを用いた電力変換装置の高効率化および小形化並びに低コスト化が可能となる。
（実施例４）
　図１２は、本発明の第４の実施例である絶縁ゲート型の縦型半導体装置の断面図である。本実施例も、トレンチゲート制御型のダイオードである。本実施例が第１実施例と異なる点は、トレンチ溝の深さ方向に沿って、ゲート電極８が、ゲート絶縁膜９を介して、ｐ－型チャネル層３，アノード電極１０とｐ－型チャネル層３の接触部およびアノード電極１０の各表面上に跨って設けられていることである。本ゲート構造により、ゲート電極８に正電圧を印加した時に、アノード電極１０とｐ－型チャネル層３の界面におけるショットキー障壁を低下させることができる。これにより、ｎ＋型カソード層７から注入される電子がアノード電極１０へ排出される易くなり、リカバリー損失が低下する。導通時は、ゲート電極８に負電圧を印加することにより、ショットキー障壁が高くなり、ホールに対する障壁が低くなるので、ホール注入が促進され、順方向電圧Ｖｆを低減できる。
　本実施例によっても、損失とノイズを低減できるので、半導体装置とこれを用いた電力変換装置の高効率化および小形化並びに低コスト化が可能となる。
（実施例５）
　図１３は、本発明の第５の実施例である絶縁ゲート型の横型半導体装置の断面図である。本実施例が第１の実施例と異なる点は、ゲート電極８およびゲート絶縁膜９を有する絶縁ゲートと、アノード電極１０並びにカソード電極１１が、ｎ－型ドリフト層１の同じ一表面上に設けられるという点である。本実施例においては、絶縁ゲートにおける端部の内、ｎ－型ドリフト層１とｐ－型チャネル層３の接合部側の端部は、ｐ－型チャネル層３の表面上内に位置すると共に、ｎ－型ドリフト層１とｐ－型チャネル層３の接合部から離れた位置に在る。
　なお、横型半導体装置は、その製造プロセスがＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ）の製造プロセスと近いので、ＩＣへの搭載が容易である。
　第１の実施例と同様に、本実施例によっても、電力損失とノイズを低減できるので、半導体装置とこれを用いた電力変換器の高効率化や小形化が可能となる。
（実施例６）
　次に、実施例１から実施例５の半導体装置を用いた半導体回路を駆動するための駆動装置について述べる。
　図１５は、本発明の第６の実施例である半導体回路の駆動装置を示す。本実施例は、制御回路２０、制御回路２０からのＩＧＢＴ用指令信号に応じて上アームＩＧＢＴ２３および下アームＩＧＢＴ２４を駆動する２個の駆動回路２１、制御回路２０からのダイオード用指令信号に応じて上アームの絶縁ゲート制御型ダイオード２５および下アームの絶縁ゲート制御型ダイオード２６を駆動する２個の駆動回路２２を含む。ここで、絶縁ゲート制御型ダイオード２５，２６としては、前述した第１～５の実施例のいずれかが適用される。なお、図中における絶縁ゲート制御型ダイオード２５，２６の回路記号は、ダイオードの抵抗値をゲート電極により制御することを表現しているが、一般的なものではなく、本発明者が作成したものである。
　図８で述べたように、本発明の実施例である絶縁ゲート制御型ダイオードにおいては、アノード電流が下降し始める直前、すなわちリカバリーの直前に、ゲート電極に正電圧を印加することにより、リカバリー損失を低減する。ここで、ダイオードのリカバリーは、ダイオードのアームの対アームのIGBTのターンオンに伴う現象である。そこで、本実施例の駆動回路においては、制御回路２０が、ＩＧＢＴがターンオンするタイミングと、そのＩＧＢＴのアームの対アームの絶縁ゲート制御型ダイオードのゲート電極に正電圧を印加するタイミングとが同期するように、ＩＧＢＴ用指令信号とダイオード用指令信号を作成する。これにより、リカバリーの直前に、ゲート電極に正電圧を印加することが可能になる。
　本実施例によれば、他の実施例と同様に半導体装置とこれを用いた電力変換装置の高効率化や小形化が可能となる。
（実施例７）
　図１６は、本発明の第７の実施例である半導体回路の駆動装置を示す。本実施例が、第６の実施例と異なる点は、制御回路２０の出力数を４個から２個に削減したことである。より具体的には、制御回路２０の出力２つのうち、一方は上アームのＩＧＢＴ２３と下アームの絶縁ゲート制御型ダイオード２６を駆動する駆動回路に接続され、他方は上アームの絶縁ゲート制御型ダイオード２５と下アームのＩＧＢＴ２４を駆動する駆動回路に接続される。上アームのＩＧＢＴ２３のゲート抵抗３０を下アームの絶縁ゲート制御型ダイオード２６のゲート抵抗３３より大きくすることで、絶縁ゲート制御型ダイオード２６のゲート電極に正電圧が印加された後に、ＩＧＢＴ２３をターンオンすること、すなわちリカバリー直前に絶縁ゲート制御型ダイオードのゲートに正電圧を印加することが可能になる。同様に、下アームのIGBT２４のゲート抵抗３２を上アームの絶縁ゲート制御型ダイオード２５のゲート抵抗３３より大きくすることで、ダイオード２５のゲート電極に正電圧が印加された後に、ＩＧＢＴ２４をターンオンすること、すなわちリカバリー直前に絶縁ゲート制御型ダイオードのゲートに正電圧を印加することが可能になる。
　本実施例によれば、他の実施例と同様の効果に加え、駆動装置を小型化できるので、電力変換装置を小形化できる。
（実施例８）
　図１７は、本発明の第８の実施例である半導体回路の駆動装置を示す。本実施例が、第７の実施例と異なる点は、図１６におけるゲート抵抗３１～３４に代えて、上アームのＩＧＢＴ２３と下アームのＩＧＢＴ２４のそれぞれの駆動回路に遅延回路２７を設けたことである。すなわち、上アームのＩＧＢＴ２３および下アームの絶縁ゲート制御型２６を駆動する駆動回路と上アームのＩＧＢＴ２３のゲートとの間、並びに、下アームのＩＧＢＴ２４および上アームの絶縁ゲート制御型２５を駆動する駆動回路と下アームのＩＧＢＴ２４のゲートとの間に、それぞれ遅延回路２７を接続する。これにより、第７の実施例と同様に、絶縁ゲート制御型ダイオードのゲートに正電圧が印加された後に、ＩＧＢＴをターンオンすること、すなわちリカバリー直前に絶縁ゲート制御型ダイオードのゲートに正電圧を印加することが可能となる。
　本実施例によれば、他の実施例と同様の効果に加え、駆動回路を小型化できるので、電力変換装置を小形化できる。
（実施例９）
　本発明の第９の実施例である電力変換装置について、図１４を用いて説明する。
　本実施例は、３相インバータ装置であり、ダイオード６００およびゲート駆動回路として、それぞれ上述した実施例の絶縁ゲート制御型ダイオードおよび駆動回路が適用される。なお、図１４中では、絶縁ゲート制御型ダイオードの回路記号として、便宜上、通常のダイオードの回路記号を用いている。また、ゲート駆動回路８００については、図１５～１７のような詳細な回路構成は記載せず、単純なブロック図で表記している。
　本実施例は、一対の直流端子９００，９０１と交流の相数と同数すなわち３個の交流端子９１０，９１１，９１２を備えている。各直流端子と各交流端子との間には、それぞれ１個の半導体スイッチング素子としてＩＧＢＴ７００が接続され、３相インバータ装置全体としては６個のＩＧＢＴを備えている。また、各ＩＧＢＴにはダイオード６００が逆並列に接続される。なお、ＩＧＢＴ７００およびダイオード６００の個数は、交流の相数や電力変換装置の電力容量、および半導体スイッチング素子７００単体の耐圧や電流容量に応じた複数個数に適宜設定される。
　各ＩＧＢＴ７００および各ダイオード６００がゲート駆動回路８００によって駆動されることにより、直流電源９６０から直流端子９００，９０１に受電する直流電力が交流電力に変換され、交流電力が交流端子９１０，９１１，９１２から出力される。各交流出力端子は誘導機や同期機などのモータ９５０と接続され、各交流端子から出力される交流電力によってモータ９５０が回転駆動される。
　本実施例によれば、ダイオード６００として、第１～５の実施例の絶縁ゲート制御型ダイオードを適用し、かつ第６～８の実施例の駆動回路を適用することにより、ダイオードの電力損失が低減され、インバータ装置の低損失化や小形化が可能となる。
　本実施例はインバータ装置であるが、コンバータやチョッパ等の他の電力変換装置についても、本発明による半導体装置および駆動回路を適用でき、同様の効果が得られる。
　なお、前記の実施例に限らず、本発明の技術的思想の範囲内で、種々の変形例が可能であることはいうまでもない。例えば、上述した実施例において各半導体層の導電型を反対にしても良い。また、半導体装置を構成する半導体材料は、上述した実施例におけるシリコンに限らず、ワイドギャップのＳｉＣ（炭化シリコン）、ＧａＮ（窒化ガリウム）などでも良い。
１…ｎ－型ドリフト層、３…ｐ－型チャネル層、４…ｐ＋型アノード層、６…ｎ型バッファ層、７…ｎ＋型カソード層、８…ゲート電極、９…ゲート絶縁膜、１０…アノード電極、１１…カソード電極、１２…絶縁膜、１３…凹部、２０…制御回路、２１…ＩＧＢＴの駆動回路、２２…ダイオードの駆動回路、２３…上アームＩＧＢＴ、２４…下アームＩＧＢＴ、２５…上アームのダイオード、２６…下アームのダイオード、２７…遅延回路、３０，３１，３２，３３…ゲート抵抗、６００…フライホイールダイオード、７００…ＩＧＢＴ、８００…ゲート回路、９００，９０１…直流端子、９１０，９１１，９１２…交流、９５０…モータ、９６０…直流電源

Claims (14)

  1. 　第１導電型の第１半導体層（７）と、
    　前記第１半導体層と隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層（１）と、
    　前記第２半導体層に隣接する第２導電型の第３半導体層（３）と、
    　前記第２半導体層と電気的に接続される第１電極（１０）と、
    　前記第１半導体層に接する第２電極（１１）と、
    　前記３半導体層の表面上に設けられる絶縁ゲートと、
    を備え、
    　前記絶縁ゲートの端部は、前記第３半導体層（３）の表面上内において、前記第２半導体層（１）と前記第３半導体層（３）の接合部から離れた位置に在ることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、前記絶縁ゲートがトレンチゲートであって、前記第３半導体層の上表面から、前記第３半導体層と前記第２半導体層との接合までの深さが、前記トレンチゲートの下部において、前記トレンチゲートの下部の横方向両側ける前記深さよりも深くなっていることを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、前記第３半導体層の表面に、前記第３半導体層より不純物濃度が高い第２導電型の第４半導体層（４）が設けられ、前記第１電極が前記第４半導体層と接触することを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、前記絶縁ゲートがトレンチゲートであって、トレンチ溝の深さ方向に沿って、ゲート電極が、前記第３半導体層，前記第１電極と前記第３半導体層の接触部および前記第１電極の各表面上に跨って設けられていることを特徴とする半導体装置。
  5. 　請求項１ないし４のいずれか１項に記載の半導体装置において、前記第３半導体層の不純物濃度のピーク値が、１．５×１０15ｃｍ-3以上かつ１．５×１０17ｃｍ-3以下であることを特徴とする半導体装置。
  6. 　請求項１ないし４のいずれか１項に記載の半導体装置において、前記第３半導体層の深さが０．１μｍ以上かつ１０μｍ以下であることを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、前記第１電極と、前記第２電極と、前記絶縁ゲートとが、前記第２半導体層における同じ表面に位置することを特徴とする半導体装置。
  8. 　請求項１から請求項７に記載の半導体装置において、導通状態において、前記絶縁ゲートに負電圧を印加することを特徴とする半導体装置。
  9. 　請求項１から請求項７に記載の半導体装置において、導通状態から非導通状態に移行する前に、前記絶縁ゲートに正電圧を印加することを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、前記半導体装置の電流が減少する時点と、前記絶縁ゲートに正電圧を印加する時点の差が２μｓ以上であることを特徴とする半導体装置。
  11. 　それぞれ半導体スイッチング素子とダイオードの並列回路を含む上アームおよび下アームを有し、前記ダイオードとして請求項１乃至１０のいずれか１項に記載の半導体装置が用いられる半導体回路の駆動装置であって、
    　前記各半導体スイッチング素子および前記各ダイオードのそれぞれのゲートに接続される複数の駆動回路と、前記複数の駆動回路に与える指令信号を作成する制御回路と、を備えることを特徴とする半導体回路の駆動装置。
  12. 　それぞれ半導体スイッチング素子とダイオードの並列回路を含む上アームおよび下アームを有し、前記ダイオードとして請求項１乃至１０のいずれか１項に記載の半導体装置が用いられる半導体回路の駆動装置であって、
    　前記上アームの前記半導体スイッチング素子と前記下アームのダイオードを駆動する第１駆動回路と、前記下アームの前記半導体スイッチング素子と前記上アームのダイオードを駆動する第２駆動回路と、前記第１および第２駆動回路に与える指令信号を作成する制御回路と、
    を備え、
    　前記上アームの前記半導体スイッチング素子のゲートと前記第１駆動回路との間に接続される第１ゲート抵抗の抵抗値が、前記下アームの前記ダイオードのゲートと前記第１駆動回路との間に接続される第２ゲート抵抗の抵抗値よりも大きく、
    　前記下アームの前記半導体スイッチング素子のゲートと前記第２駆動回路との間に接続される第３ゲート抵抗の抵抗値が、前記上アームの前記ダイオードのゲートと前記第２駆動回路との間に接続される第４ゲート抵抗の抵抗値よりも大きいことを特徴とする半導体回路の駆動装置。
  13. 　それぞれ半導体スイッチング素子とダイオードの並列回路を含む上アームおよび下アームを有し、前記ダイオードとして請求項１乃至１０のいずれか１項に記載の半導体装置が用いられる半導体回路の駆動装置であって、
    　前記上アームの前記半導体スイッチング素子と前記下アームのダイオードを駆動する第１駆動回路と、前記下アームの前記半導体スイッチング素子と前記上アームのダイオードを駆動する第２駆動回路と、前記第１および第２駆動回路に与える指令信号を作成する制御回路と、
    を備え、
    　前記上アームの前記半導体スイッチング素子のゲートと前記第１駆動回路との間に接続される第１遅延回路と、
    　前記下アームの前記半導体スイッチング素子のゲートと前記第２駆動回路との間に接続される第２遅延回路と、
    を備えることを特徴とする半導体回路の駆動装置。
  14. 　一対の直流端子と、
    　交流の相数と同数の交流端子と、
    　前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、
    　前記複数の半導体スイッチング素子に逆並列に接続される複数のダイオードと、
    を備える電力変換装置において、
    　前記ダイオードが、請求項１から１０のいずれかに記載の半導体装置であることを特徴とする電力変換装置。
PCT/JP2013/054660 2013-02-25 2013-02-25 半導体装置および半導体回路の駆動装置並びに電力変換装置 WO2014128953A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2013/054660 WO2014128953A1 (ja) 2013-02-25 2013-02-25 半導体装置および半導体回路の駆動装置並びに電力変換装置
DE112013006639.4T DE112013006639T5 (de) 2013-02-25 2013-02-25 Halbleitervorrichtung, Treibervorrichtung für eine Halbleiterschaltung und Leistungswandlungsvorrichtung
US14/770,443 US20160013299A1 (en) 2013-02-25 2013-02-25 Semiconductor device, drive device for semiconductor circuit, and power conversion device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/054660 WO2014128953A1 (ja) 2013-02-25 2013-02-25 半導体装置および半導体回路の駆動装置並びに電力変換装置

Publications (1)

Publication Number Publication Date
WO2014128953A1 true WO2014128953A1 (ja) 2014-08-28

Family

ID=51390776

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/054660 WO2014128953A1 (ja) 2013-02-25 2013-02-25 半導体装置および半導体回路の駆動装置並びに電力変換装置

Country Status (3)

Country Link
US (1) US20160013299A1 (ja)
DE (1) DE112013006639T5 (ja)
WO (1) WO2014128953A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015114787A1 (ja) * 2014-01-31 2017-03-23 株式会社日立製作所 半導体素子の駆動装置およびそれを用いた電力変換装置
WO2017135037A1 (ja) * 2016-02-05 2017-08-10 株式会社日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102519592B1 (ko) * 2016-09-02 2023-04-10 삼성전자주식회사 디스플레이 장치 및 이의 제어 방법
JP7315443B2 (ja) * 2019-12-06 2023-07-26 株式会社日立製作所 半導体回路制御方法、及びそれを適用した電力変換器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167277A (ja) * 1984-09-10 1986-04-07 Matsushita Electronics Corp 半導体装置
JPH05251699A (ja) * 1992-03-05 1993-09-28 Hitachi Ltd 絶縁ゲート形半導体装置
JPH0697468A (ja) * 1992-09-14 1994-04-08 Toshiba Corp 半導体装置
JPH0766395A (ja) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd 絶縁ゲート制御半導体装置とその製造方法
JPH10163469A (ja) * 1996-11-29 1998-06-19 Toshiba Corp ダイオードおよびその駆動方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4256982A (en) * 1979-05-02 1981-03-17 General Electric Company Electric pulse shaping circuit
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
DE102005035590A1 (de) * 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Elektronisches Bauelement
US7638839B2 (en) * 2007-03-09 2009-12-29 Hitachi, Ltd. Power semiconductor device and power conversion device using the same
US20100001709A1 (en) * 2008-07-06 2010-01-07 Barth Jr John E System to generate a reference for a charge pump and associated methods
JP2010056402A (ja) * 2008-08-29 2010-03-11 Panasonic Corp 固体撮像素子
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167277A (ja) * 1984-09-10 1986-04-07 Matsushita Electronics Corp 半導体装置
JPH05251699A (ja) * 1992-03-05 1993-09-28 Hitachi Ltd 絶縁ゲート形半導体装置
JPH0697468A (ja) * 1992-09-14 1994-04-08 Toshiba Corp 半導体装置
JPH0766395A (ja) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd 絶縁ゲート制御半導体装置とその製造方法
JPH10163469A (ja) * 1996-11-29 1998-06-19 Toshiba Corp ダイオードおよびその駆動方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015114787A1 (ja) * 2014-01-31 2017-03-23 株式会社日立製作所 半導体素子の駆動装置およびそれを用いた電力変換装置
WO2017135037A1 (ja) * 2016-02-05 2017-08-10 株式会社日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置
JP2017139393A (ja) * 2016-02-05 2017-08-10 株式会社 日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置

Also Published As

Publication number Publication date
US20160013299A1 (en) 2016-01-14
DE112013006639T5 (de) 2015-10-29

Similar Documents

Publication Publication Date Title
US9595602B2 (en) Switching device for power conversion and power conversion device
JP4644730B2 (ja) 半導体装置及びそれを用いた電力変換装置
US8809903B2 (en) Semiconductor device and power conversion apparatus using the same
CN111418071B (zh) 半导体装置以及功率变换装置
CN102714217B (zh) 半导体装置及使用半导体装置的电力转换装置
CN110678988B (zh) 半导体装置
US8653606B2 (en) Semiconductor device and power conversion device using same
JP6227677B2 (ja) 半導体素子の駆動装置およびそれを用いた電力変換装置
JP5932623B2 (ja) 半導体装置およびそれを用いた電力変換装置
US10224425B2 (en) Electric power converter
WO2017135037A1 (ja) 半導体装置、その製造方法、及びそれを用いた電力変換装置
KR20140143826A (ko) 절연 게이트형 바이폴라 트랜지스터
WO2014128953A1 (ja) 半導体装置および半導体回路の駆動装置並びに電力変換装置
JP2017147468A (ja) 電力変換用スイッチング素子
CN104067394A (zh) 半导体装置以及使用了该半导体装置的电力变换装置
US9306047B2 (en) Semiconductor device and electric power converter in which same is used
WO2014128950A1 (ja) 半導体装置および半導体回路の駆動装置ならびに電力変換装置
US20230246095A1 (en) Semiconductor device and three-phase inverter comprising the same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13875384

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 112013006639

Country of ref document: DE

Ref document number: 1120130066394

Country of ref document: DE

WWE Wipo information: entry into national phase

Ref document number: 14770443

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 13875384

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP