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WO2013108300A1 - 薄膜トランジスタ - Google Patents

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WO2013108300A1
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WO
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thin film
film transistor
oxide semiconductor
semiconductor layer
electrode
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PCT/JP2012/003977
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Inventor
佐藤　栄一
俊之 青山
Original Assignee
パナソニック株式会社
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the present invention relates to a thin film transistor used in a liquid crystal display device or an organic EL display device.
  • a thin film transistor including an oxide semiconductor film has a channel etching stopper structure in order to suppress damage to the oxide semiconductor when a source electrode and a drain electrode are formed.
  • a SiO 2 thin film is used for the channel etching stopper in order to prevent the oxide semiconductor from changing characteristics due to the reducing gas when the channel etching stopper is formed.
  • An etching stopper film formed in a formation portion, and a source electrode and a drain electrode formed so as to cover end portions of the oxide semiconductor layer and the etching stopper film are included.
  • the etching stopper film is made of an insulating film material that can attenuate light having a wavelength of 450 nm or less.
  • FIG. 1 is a perspective view of an EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of an EL display device according to an embodiment.
  • FIG. 3 is an electric circuit diagram showing a circuit configuration of a pixel circuit of a thin film transistor in one embodiment.
  • FIG. 4 is a schematic cross-sectional view showing a thin film transistor in one embodiment.
  • FIG. 5A is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5B is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5C is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5A is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5B is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5D is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5E is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5F is a schematic cross-sectional view for illustrating the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5G is a schematic cross-sectional view for explaining the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 5H is a schematic cross-sectional view for illustrating the method for manufacturing the thin film transistor in one embodiment.
  • FIG. 1 is a perspective view of an EL display device according to an embodiment
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the EL display device according to the embodiment
  • FIG. 3 is a circuit of a pixel circuit of a thin film transistor according to the embodiment. It is a figure which shows a structure.
  • the EL display device is a thin film transistor array device 1 in which a plurality of thin film transistors 10 or thin film transistors 11 are arranged from the lower layer, an anode 2 as a lower electrode, and a light emitting layer made of an organic material. It is constituted by a laminated structure of a light emitting part composed of an EL layer 3 and a cathode 4 which is a transparent upper electrode. The light emission part is controlled to emit light by the thin film transistor array device 1.
  • the light emitting portion has a configuration in which an EL layer 3 is disposed between a pair of electrodes, an anode 2 and a cathode 4, and a hole transport layer is laminated between the anode 2 and the EL layer 3. An electron transport layer is laminated between the layer 3 and the transparent cathode 4.
  • the thin film transistor array device 1 has a plurality of pixels 5 arranged in a matrix.
  • the thin film transistor array device 1 includes a plurality of gate wirings 7 arranged in a row, a plurality of signal wirings arranged in a row so as to intersect the gate wirings 7, and a parallel to the source wiring 8. And a plurality of power supply wires 9 (not shown in FIG. 1).
  • the gate wiring 7 connects the gate electrode 10g of the thin film transistor 10 operating as a switching element included in each pixel circuit 6 for each row.
  • the source wiring 8 connects the source electrodes 10 s of the thin film transistors 10 that operate as switching elements included in each of the pixel circuits 6 for each column.
  • the power supply wiring 9 connects the drain electrode 11d of the thin film transistor 11 operating as a driving element included in each of the pixel circuits 6 for each column.
  • each pixel 5 of the EL display device includes sub-pixels 5R, 5G, and 5B of three colors (red, green, and blue). These sub-pixels 5R, 5G, and 5B are formed so as to be arranged in a matrix on the display surface (hereinafter referred to as a sub-pixel column).
  • the sub-pixels 5R, 5G, and 5B are separated from each other by the bank 5a.
  • the bank 5a is formed such that a ridge extending in parallel with the gate wiring 7 and a ridge extending in parallel with the source wiring 8 intersect each other.
  • subpixels 5R, 5G, and 5B are formed in a portion surrounded by the protrusions (that is, an opening of the bank 5a).
  • the anode 2 is formed for each of the sub-pixels 5R, 5G, and 5B on the interlayer insulating film on the thin film transistor array device 1 and in the opening of the bank 5a.
  • the EL layer 3 is formed for each of the sub-pixels 5R, 5G, and 5B on the anode 2 and in the opening of the bank 5a.
  • the transparent cathode 4 is continuously formed on the plurality of EL layers 3 and the banks 5a so as to cover all the subpixels 5R, 5G, and 5B.
  • a pixel circuit 6 is formed for each of the sub-pixels 5R, 5G, and 5B.
  • Each of the sub-pixels 5R, 5G, and 5B and the corresponding pixel circuit 6 are electrically connected by a contact hole and a relay electrode that will be described later.
  • the subpixels 5R, 5G, and 5B have the same configuration except that the emission color of the EL layer 3 is different. Therefore, in the following description, the sub-pixels 5R, 5G, and 5B are all referred to as pixels 5 without being distinguished.
  • the pixel circuit 6 includes a thin film transistor 10 that operates as a switch element, a thin film transistor 11 that operates as a drive element, and a capacitor 12 that stores data to be displayed in the corresponding pixel.
  • the thin film transistor 10 includes a gate electrode 10g connected to the gate wiring 7, a source electrode 10s connected to the source wiring 8, a drain electrode 10d connected to the gate electrode 11g of the capacitor 12 and the thin film transistor 11, and a semiconductor film (FIG. Not shown).
  • the thin film transistor 10 stores the voltage value applied to the source wiring 8 in the capacitor 12 as display data.
  • the thin film transistor 11 includes a gate electrode 11g connected to the drain electrode 10d of the thin film transistor 10, a drain electrode 11d connected to the power supply wiring 9 and the capacitor 12, a source electrode 11s connected to the anode 2, and a semiconductor film (not shown). Z).
  • the thin film transistor 11 supplies a current corresponding to the voltage value held by the capacitor 12 from the power supply wiring 9 to the anode 2 through the source electrode 11s. That is, the EL display device having the above configuration employs an active matrix system in which display control is performed for each pixel 5 located at the intersection of the gate line 7 and the source line 8.
  • FIG. 4 is a schematic cross-sectional view showing a thin film transistor according to an embodiment.
  • a gate electrode 22 is formed on a substrate 21, and a gate insulating film 23 is formed so as to cover the gate electrode 22.
  • An oxide semiconductor layer 24 is formed in an island shape over the gate insulating film 23.
  • An etching stopper film 25 is formed on the channel formation portion of the oxide semiconductor layer 24, and a source electrode 26s and a drain electrode 26d are formed so as to cover the ends of the oxide semiconductor layer 24 and the etching stopper film 25.
  • the thin film transistor 10 or the thin film transistor 11 is formed.
  • a passivation film 27 is formed on the source electrode 26s and the drain electrode 26d of the thin film transistor 10 or the thin film transistor 11 so as to insulate them from the electrode of the light emitting layer formed on the upper layer.
  • a contact hole is formed in the passivation film 27 and is electrically connected to the electrode of the upper light emitting layer through the contact hole.
  • a glass substrate is used as the substrate 21.
  • a resin substrate for example, a metal such as Ti, Mo, W, Al, or Au, or a conductive oxide such as ITO (indium tin oxide) can be used.
  • a metal such as Ti, Mo, W, Al, or Au
  • a conductive oxide such as ITO (indium tin oxide)
  • an alloy such as MoW can also be used.
  • a metal laminate having good adhesion to the oxide for example, a metal sandwiching Ti, Al, Au, or the like can be used as the electrode.
  • an oxide thin film such as a silicon oxide film or a hafnium oxide film, a nitride film such as a silicon nitride film, a single layer film or a laminated film of a silicon oxynitride film, or the like is used.
  • an oxide semiconductor containing In, Zn, and Ga is used for the oxide semiconductor layer 24, but it is more preferable if it is amorphous.
  • a method for forming the oxide semiconductor layer 24 a DC sputtering method, a high frequency sputtering method, a plasma CVD method, a pulse laser deposition method, an ink jet printing method, or the like can be used.
  • the film thickness is preferably 10 nm to 150 nm. When the film thickness is less than 10 nm, pinholes are likely to occur, and when the film thickness is more than 150 nm, there is a problem that the leakage current at the time of turning off the transistor characteristics and the subthreshold swing value (S value) increase. .
  • a resin-coated photosensitive insulating film material containing silsesioxene, acrylic, and siloxane that can attenuate light having a wavelength of 450 nm or less is used as the etching stopper film 25 . Accordingly, a structure in which light having a wavelength of 450 nm or less is not irradiated on the channel portion of the oxide semiconductor layer 24 can be formed, and the thin film transistor 10 or the thin film transistor 11 using an oxide semiconductor that does not generate photoconduction can be formed. Become. It was confirmed by experiments that the photosensitive insulating material should have a light transmittance of 20% or less for light having a wavelength of 450 nm or less.
  • a metal such as Ti, Mo, W, Al, Au, or a conductive oxide such as ITO can be used.
  • a metal laminate having good adhesion to the oxide for example, a metal sandwiching Ti, Al, Au, or the like can be used as the electrode.
  • a resin-coated photosensitive insulating film material including silsesioxene, acrylic, and siloxane that can attenuate light having a wavelength of 450 nm or less is used. Accordingly, a structure in which light having a wavelength of 450 nm or less is not irradiated on the channel portion of the oxide semiconductor layer 24 can be obtained.
  • the photosensitive insulating film material desirably has a light transmittance of 20% or less for light having a wavelength of 450 nm or less.
  • the passivation film 27 can be processed by photolithography, and a processing process such as a dry etching method or a wet etching method is not necessary, so that the cost can be reduced. It becomes.
  • the passivation film 27 may be a laminated film of a photosensitive insulating material and an inorganic insulating material. For example, silicon oxide, aluminum oxide, titanium oxide, or the like is used as the inorganic insulating material. In addition, CVD, sputtering, ALD, or the like is used for film formation.
  • a gate electrode 22 is processed into a desired gate shape on a substrate 21, and then a gate insulating film 23 is formed so as to cover the gate electrode 22. After that, the oxide semiconductor layer 24 is formed over the gate insulating film 23.
  • a resist mask 28 is formed on the oxide semiconductor layer 24, and using this resist mask 28, the oxide semiconductor layer 24 is patterned as shown in FIG. 5C.
  • a wet etching method is used for processing the oxide semiconductor layer 24.
  • an acid mixed solution such as phosphoric acid, nitric acid, and acetic acid, oxalic acid, hydrochloric acid, and the like are used.
  • the resist mask 28 is removed.
  • a wet etching process using a resist stripping solution, a dry etching process using O 2 plasma, or the like is used.
  • an etching stopper film 25 is formed.
  • the etching stopper film 25 is made of a photosensitive material and is processed using a photolithography method. As a result, the etching stopper film 25 can be formed without damaging the oxide semiconductor layer 24.
  • a resist mask 29 is formed.
  • the electrode layer 26 is patterned using the resist mask 29 to process the source electrode 26s and the drain electrode 26d, and then the resist mask 29 is removed.
  • a wet etching method is used for processing the source electrode 26s and the drain electrode 26d.
  • the oxide semiconductor layer 24 is heat-treated at 150 to 450 ° C. for 0.5 to 1200 minutes. By performing the heat treatment, the contact resistance value with the source electrode 26s and the drain electrode 26d can be reduced, and the characteristics of the oxide semiconductor layer 24 can be stabilized.
  • a passivation film 27 is formed. As described above, contact holes are formed in the passivation film 27 in order to form an electrical contact with the source electrode 26s and the drain electrode 26d and an electrical contact with the gate electrode 22.
  • the contact hole can be formed by photolithography using a photosensitive material for the passivation film 27.
  • the EL display measure in this embodiment uses a resin-coated photosensitive insulating film material that can attenuate light having a wavelength of 450 nm or less as an etching stopper film 25 on the oxide semiconductor layer 24. Used. Accordingly, a structure in which light having a wavelength of 450 nm or less is not irradiated onto the channel portion of the oxide semiconductor layer 24 can be formed, so that the thin film transistor 10 or the thin film transistor 11 using an oxide semiconductor that does not generate photoconduction can be formed. It becomes.
  • the present invention is useful for stabilizing characteristics of a thin film transistor using an oxide semiconductor.

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Abstract

本発明は、基板（２１）上に形成したゲート電極（２２）と、このゲート電極（２２）を覆うように形成したゲート絶縁膜（２３）と、このゲート絶縁膜（２３）上に形成した酸化物半導体層（２４）と、この酸化物半導体層（２４）のチャネル形成部分に形成したエッチングストッパー膜（２５）と、酸化物半導体層（２４）とエッチングストッパー膜（２５）の端部を覆うように形成したソース電極（２６ｓ）及びドレイン電極（２６ｄ）を有する。また、エッチングストッパー膜（２５）は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成している。

Description

薄膜トランジスタ
　本発明は、液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタに関する。
　液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタにおいて、酸化物半導体膜を含む薄膜トランジスタには、ソース電極、ドレイン電極を形成する際の酸化物半導体へのダメージを抑制するため、チャネルエッチングストッパー構造が用いられる。また、チャネルエッチングストッパー形成時、酸化物半導体が還元性ガスにより特性変動を起こすのを防止するため、特許文献１に示すようにチャネルエッチングストッパーにはＳｉＯ2薄膜が用いられる。
特開２０１０－１６１２２７号公報
　本発明の薄膜トランジスタでは、基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した酸化物半導体層と、この酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する。エッチングストッパー膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成している。
　この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
図１は一実施の形態におけるＥＬ表示装置の斜視図である。 図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図である。 図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す電気回路図である。 図４は一実施の形態における薄膜トランジスタを示す概略断面図である。 図５Ａは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｂは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｃは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｄは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｅは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｆは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｇは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。 図５Ｈは一実施の形態における薄膜トランジスタの製造方法を説明するための概略断面図である。
　以下、本発明の一実施の形態による薄膜トランジスタについて、図面を用いて説明する。
　図１は一実施の形態におけるＥＬ表示装置の斜視図、図２は一実施の形態におけるＥＬ表示装置のピクセルバンクの例を示す斜視図、図３は一実施の形態における薄膜トランジスタの画素回路の回路構成を示す図である。
　図１～図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタ１０または薄膜トランジスタ１１を配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２と有機材料からなる発光層であるＥＬ層３と透明な上部電極である陰極４とからなる発光部との積層構造により構成されている。この発光部は薄膜トランジスタアレイ装置１により発光制御される。
　また、発光部は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。薄膜トランジスタアレイ装置１には、複数の画素５がマトリックス状に配置されている。
　各画素５は、それぞれに設けられた画素回路６によって駆動される。また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線９（図１では省略）とを備える。
　ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇを行毎に接続する。ソース配線８は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のソース電極１０ｓを列毎に接続する。電源配線９は、画素回路６のそれぞれに含まれる駆動素子として動作する薄膜トランジスタ１１のドレイン電極１１ｄを列毎に接続する。
　図２に示すように、ＥＬ表示装置の各画素５は、３色（赤色、緑色、青色）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成されている。これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
　陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
　さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
　図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成される。
　薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
　薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９からソース電極１１ｓを通じて陽極２に供給する。すなわち、上記構成のＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式を採用している。
　図４は一実施の形態における薄膜トランジスタを示す概略断面図である。
　図４に示すように、基板２１上にゲート電極２２を形成し、このゲート電極２２を覆うようにゲート絶縁膜２３が形成されている。ゲート絶縁膜２３上には、酸化物半導体層２４が島状に形成されている。酸化物半導体層２４のチャネル形成部分には、エッチングストッパー膜２５が形成され、さらに酸化物半導体層２４とエッチングストッパー膜２５の端部を覆うようにソース電極２６ｓ、ドレイン電極２６ｄが形成され、これにより薄膜トランジスタ１０または薄膜トランジスタ１１が構成されている。
　また、薄膜トランジスタ１０または薄膜トランジスタ１１のソース電極２６ｓ、ドレイン電極２６ｄ上には、これらを覆うように上層に形成する発光層の電極との絶縁のためのパッシベーション膜２７が形成されている。なお、図示していないが、このパッシベーション膜２７にはコンタクトホールが形成され、このコンタクトホールを通して上層の発光層の電極と電気的に接続される。
　ここで、基板２１としては、例えば、ガラス基板が用いられる。また、フレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。また、ゲート電極２２には、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電酸化物を使用することができる。また、金属に関しては、例えばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
　また、ゲート絶縁膜２３には、例えば酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜、窒化シリコン膜などの窒化膜、シリコン酸窒化膜の単層膜もしくは積層膜などが用いられる。
　さらに、酸化物半導体層２４には、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体が用いられるが、アモルファスであれば、より好ましい。酸化物半導体層２４の形成方法としては、ＤＣスパッタリング法、高周波スパッタリング法、プラズマＣＶＤ法、パルスレーザー堆積法、またはインクジェットプリンティング法等を用いることができる。膜厚は、１０ｎｍ～１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、ピンホールが発生しやすくなり、膜厚が１５０ｎｍより厚い場合、トランジスタ特性のオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。
　エッチングストッパー膜２５としては、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができ、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。なお、感光性絶縁材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であればよいことが実験により確認した。
　また、ソース電極２６ｓ、ドレイン電極２６ｄには、前記ゲート電極２２と同様に、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ等の導電酸化物を使用することができる。また、金属に関しては、たとえばＭｏＷのような合金も使用することができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属、例えばＴｉ、ＡｌやＡｕ等を挟んだ金属の積層体を電極として使用することができる。
　パッシベーション膜２７としては、エッチングストッパー膜２５と同様、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁膜材料が用いられる。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができる。感光性絶縁膜材料は、４５０ｎｍ以下の波長の光の透過率は２０％以下であることが望ましい。また、感光性絶縁膜材料を用いることにより、パッシベーション膜２７の加工をフォトリソグラフィーにて行うことが可能となり、ドライエッチング法やウエットエッチング法などによる加工工程が必要でなくなるため、低コスト化が可能となる。また、パッシベーション膜２７は感光性絶縁材料と、無機絶縁材料との積層膜であってもよい。無機絶縁材料としては、例えば酸化シリコン、酸化アルミニウム、酸化チタンなどが用いられる。また成膜にはＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
　次に、図５Ａ～図５Ｈを用いて、本実施の形態における薄膜トランジスタの製造方法について説明する。
　まず、図５Ａに示すように、基板２１上にゲート電極２２を所望のゲート形状に加工を行い、次にゲート電極２２を覆うようにゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上に酸化物半導体層２４を形成する。
　次に、図５Ｂに示すように、酸化物半導体層２４上にレジストマスク２８を形成し、このレジストマスク２８を用いて、図５Ｃに示すように、酸化物半導体層２４のパターニングを行う。酸化物半導体層２４の加工には、例えばウエットエッチング法を用いる。ウエットエッチング法には、燐酸、硝酸、酢酸などの酸混合液、シュウ酸、塩酸などが用いられる。
　次に、図５Ｄに示すように、レジストマスク２８を除去する。レジストマスク２８の除去にはレジスト剥離液を用いたウエットエッチング処理や、Ｏ2プラズマを用いたドライエッチング処理などが用いられる。
　次に、図５Ｅに示すように、エッチングストッパー膜２５を形成する。エッチングストッパー膜２５は感光性の材料を用い、フォトリソグラフィー法を用いて加工を行う。これにより、酸化物半導体層２４にダメージを与えずエッチングストッパー膜２５を形成することが可能となる。
　次に、図５Ｆに示すように、ソース電極２６ｓ、ドレイン電極２６ｄとなる電極層２６を形成した後、レジストマスク２９を形成する。
　次に、図５Ｇに示すように、レジストマスク２９を用いて電極層２６のパターニングを行って、ソース電極２６ｓ、ドレイン電極２６ｄを加工した後、レジストマスク２９を除去する。ソース電極２６ｓ、ドレイン電極２６ｄの加工には、ウエットエッチング法が用いられる。ソース電極２６ｓ、ドレイン電極２６ｄを形成した後、酸化物半導体層２４を１５０～４５０℃で０．５～１２００分間熱処理する。熱処理を行うことにより、ソース電極２６ｓ、ドレイン電極２６ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化することができる。
　次に、図５Ｈに示すように、パッシベーション膜２７を形成する。上述したように、パッシベーション膜２７には、ソース電極２６ｓ、ドレイン電極２６ｄとの電気的コンタクト及びゲート電極２２との電気的コンタクトを形成するためにコンタクトホールが形成される。コンタクトホールの形成はパッシベーション膜２７に感光性材料を用いることにより、フォトリソグラフィー法により形成することができる。
　以上のように本実施の形態におけるＥＬ表示措置は、酸化物半導体層２４上にエッチングストッパー膜２５として、４５０ｎｍ以下の波長の光を減衰させることが可能な樹脂塗布型の感光性絶縁膜材料を用いている。これにより、酸化物半導体層２４のチャネル部分に４５０ｎｍ以下の波長の光が照射されない構造とすることができので、光伝導の発生がない酸化物半導体を用いた薄膜トランジスタ１０または薄膜トランジスタ１１の形成が可能となる。
　この構成により、特性の変動を抑制し、所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
　以上のように本発明は、酸化物半導体を用いた薄膜トランジスタの特性の安定化に有用である。
　１０　　薄膜トランジスタ
　１０ｄ　　ドレイン電極
　１０ｇ　　ゲート電極
　１０ｓ　　ソース電極
　１１　　薄膜トランジスタ
　１１ｄ　　ドレイン電極
　１１ｇ　　ゲート電極
　１１ｓ　　ソース電極
　２１　　基板
　２２　　ゲート電極
　２３　　ゲート絶縁膜
　２４　　酸化物半導体層
　２５　　エッチングストッパー膜
　２６ｓ　　ソース電極
　２６ｄ　　ドレイン電極
　２７　　パッシベーション膜

Claims (3)

  1. 基板上に形成したゲート電極と、このゲート電極を覆うように形成したゲート絶縁膜と、このゲート絶縁膜上に形成した酸化物半導体層と、この酸化物半導体層のチャネル形成部分に形成したエッチングストッパー膜と、前記酸化物半導体層とエッチングストッパー膜の端部を覆うように形成したソース電極及びドレイン電極を有する薄膜トランジスタであって、前記エッチングストッパー膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成した薄膜トランジスタ。
  2. 前記ソース電極及びドレイン電極上にこれらを覆うようにパッシベーション膜をさらに有し、前記パッシベーション膜は、４５０ｎｍ以下の波長の光を減衰させることが可能な絶縁膜材料により構成した請求項１に記載の薄膜トランジスタ。
  3. 前記酸化物半導体層は、Ｉｎ、Ｚｎ及びＧａを含む酸化物半導体により構成した請求項１に記載の薄膜トランジスタ。
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