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WO2013171946A1 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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WO2013171946A1
WO2013171946A1 PCT/JP2013/001373 JP2013001373W WO2013171946A1 WO 2013171946 A1 WO2013171946 A1 WO 2013171946A1 JP 2013001373 W JP2013001373 W JP 2013001373W WO 2013171946 A1 WO2013171946 A1 WO 2013171946A1
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WO
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terminal
case
package
semiconductor device
power semiconductor
Prior art date
Application number
PCT/JP2013/001373
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English (en)
French (fr)
Inventor
淳也 田中
南尾 匡紀
Original Assignee
パナソニック株式会社
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Publication date
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Priority to CN201380025448.2A priority patent/CN104303299B/zh
Priority to JP2014515463A priority patent/JP5895220B2/ja
Priority to US14/381,133 priority patent/US9437508B2/en
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    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance

Definitions

  • the present invention relates to a semiconductor device including a power device such as a switching element and used for power conversion applications such as an inverter.
  • Power conditioners for solar power generation systems and power devices used for motor rotation control are designed to reduce the mounting area, improve the performance by shortening the distance between semiconductor elements, and reduce the design load on the user side.
  • the number of modularized products in a single package is increasing.
  • a product in one package is called a power module.
  • a power module a plurality of power semiconductor elements such as IGBT (insulated gate bipolar transistor) and MOSFET (Metal-Oxide-Semiconductor field effector transistor) for switching are mounted.
  • IGBT insulated gate bipolar transistor
  • MOSFET Metal-Oxide-Semiconductor field effector transistor
  • This power module is that a power semiconductor element bonded on a ceramic substrate is placed on a resin-molded frame called an insert case, and the terminal of the case and the surface of the power semiconductor element are connected with a metal wire such as Al. Then, a manufacturing method in which they are potted with silicone gel and collectively sealed is generally used.
  • the heat sink attached to the back surface of the insert case may be warped, making it difficult to ensure flatness of the back surface.
  • the power module is attached to the heat sink via the heat dissipation grease, the thickness of the heat dissipation grease varies depending on the location, and the heat dissipation efficiency decreases significantly in the thick part, so the power module can be thermally destroyed. There is sex.
  • FIG. 10A and FIG. 10B are plan views of the semiconductor device 100 described in Patent Document 1.
  • FIG. FIG. 10B is a cross-sectional view of FIG.
  • the semiconductor device 100 includes a case 101 and at least two or more packages 102.
  • Case 101 is formed of a resin-molded frame, and is provided with external terminals 103 and output terminals 104. Screw holes 105 are provided at the four corners of the case 101 for connection to a heat sink (not shown).
  • the package 102 includes a metal block 106 made of, for example, Cu.
  • An insulating substrate 114 made of ceramic or the like is fixed to the back surface of the metal block 106.
  • a power semiconductor element 108 is fixed on the metal block 106 via a metal lead frame 107.
  • MOSFET or IGBT is used for the power semiconductor element 108.
  • the surface electrode of the power semiconductor element 108 is connected to the inner lead 110 by a bonding wire 109 made of Al or the like and having a diameter of about 300 ⁇ m.
  • the metal block 106 and the power semiconductor element 108 are sealed with a mold resin 111 such as an epoxy resin so that the lead frame 107 is partially exposed.
  • the power terminal 112 and the control terminal 113 are drawn out and exposed.
  • the power terminal 112 is connected to the external terminal 103 and the output terminal 104 of the case 101.
  • the control terminal 113 is drawn from a side different from the side from which the power terminal 112 is drawn from the mold resin 111.
  • resin molding is performed using a transfer molding apparatus. That is, after the lead frame 107 to which the metal block 106 or the like is fixed is placed in the mold, an epoxy resin is poured into the mold to form the mold resin 111.
  • the back surface of the metal block 106 is exposed from the mold.
  • the metal block 106 is taken out of the mold, and the insulating substrate 114 is bonded to the back surface of the metal block 106 using solder or the like.
  • the package 102 is put in the case 101, and the external terminal 103, the output terminal 104, and the power terminal 112 are connected.
  • the package 102 is fixed in the case 101 by connecting the power terminal 112 to the external terminal 103 and the output terminal 104.
  • control board for controlling the power semiconductor element 108 is mounted on the control terminal 113 provided in the package 102.
  • this control board drives and protects the power semiconductor element 108, and a shorter wiring distance leads to an electrical advantage such as reduced inductance.
  • the form of incorporating the control board is becoming mainstream.
  • the control board is mounted on the control terminal 113 of each package 102, and the semiconductor device 100 is screwed and fixed from the screw hole 105 to the heat sink.
  • the prior art does not consider variations in the heights of the packages 102, and therefore, if the bottom surface height of the package 102 varies when the semiconductor device 100 is screwed to the heat sink, the package 102 is in close contact with the heat sink. There is a difference in the reaction force applied.
  • heat dissipation grease is applied to the back surface of each package 102.
  • the back surface of the package 102 protrudes from the back surface of the case 101, a relatively large force is generated during mounting.
  • the reaction force received through the heat radiation grease is weakened.
  • the control board since the control board is already mounted with solder and its height is fixed, an excessive stress is generated in the joint portion of the control terminal 113 of the package 102 protruding from the back surface of the case 101, and the solder There is a risk of causing a conduction failure by breaking.
  • each package 102 with respect to the case 101 varies, the package 102 that protrudes most toward the mounting surface side to the heat sink than the bottom surface of the case 101 receives the most reaction force, and when the semiconductor device 100 is mounted. Since the displacement amount of the package 102 is also the largest, the stress is most generated in the joint portion of the control terminal 113.
  • the heat radiation grease is applied to the bottom surface to improve the contact property.
  • a thick heat dissipation grease is applied in advance, and a desired thickness is achieved by pressing force and torque management during screwing.
  • the thermal conductivity of the heat dissipating grease is 1 W / m ⁇ ° C. or less, and is used with a thickness of 100 ⁇ m or less.
  • the thermal resistance from the power semiconductor element 108 to the heat sink may increase more than twice, and the temperature exceeds the rating. As a result, the power semiconductor element 108 may be thermally destroyed, resulting in malfunction.
  • the ratio of the heat dissipation grease to the thermal resistance of the entire structure including the semiconductor device 100 is increased, so that the influence due to the height variation is also increased.
  • the thickness management of heat dissipation grease is expected to increase in importance.
  • the present invention has been made in view of such a problem, and can reduce variation in thermal resistance of each package mounted on a case, and can further suppress excessive stress on a joint between a control board and a control terminal.
  • An object of the present invention is to provide a device manufacturing method and a semiconductor device.
  • a method of manufacturing a semiconductor device in which a semiconductor device in which a plurality of packages each having a power semiconductor element mounted therein is disposed inside a resin-molded case has one end extending along the inner bottom.
  • the case having the first terminal that is pulled out and connected to the power semiconductor element is placed on the work table with the opening at the bottom thereof facing down, and the second terminal connected to the power semiconductor element is The package is placed on the work table through the opening of the case to form a gap between the first terminal of the case and the second terminal of the package, and joined to the gap
  • the first terminal and the second terminal are electrically connected via a material.
  • the power semiconductor element includes a plurality of packages each having a plurality of power semiconductor elements mounted inside a resin-molded case.
  • the package having the second terminal connected to the work table is placed on the work table so that the second terminal extends along the work table, and one end is pulled out along the intermediate position in the depth direction inside.
  • the case having the first terminal connected to the power semiconductor element is placed on the work table with the opening at the bottom of the case facing down, and the first terminal of the case is placed on the work table.
  • the first terminal and the second terminal are electrically connected with a bonding material interposed between the first terminal and the second terminal of the package.
  • a method of manufacturing a semiconductor device comprising: a plurality of packages each having a power semiconductor element mounted therein;
  • the case having a first terminal that is pulled out in the depth direction and connected to the power semiconductor element is placed on a work table with an opening at the bottom thereof facing down, and connected to the power semiconductor element and connected to the power semiconductor element.
  • the package having the second terminal drawn in the depth direction is placed on the work table through the opening of the case, and the first terminal of the case and the second terminal of the package And is electrically connected.
  • a semiconductor device is a semiconductor device in which a plurality of packages having power semiconductor elements mounted therein are arranged inside a resin-molded case and connected to the power semiconductor elements mounted therein.
  • a first terminal connected to the second terminal, the first terminal connected to the second terminal is formed along the bottom of the inside, and an opening is formed on the bottom to expose a part of the package.
  • a bonding material for electrically connecting the second terminal is provided.
  • a semiconductor device is a semiconductor device in which a plurality of packages each having a power semiconductor element mounted therein are disposed inside a resin-molded case, and the power semiconductor element mounted therein.
  • a package having a second terminal connected to the bottom, and an opening in which a part of the package is exposed is formed at the bottom, and one end is pulled out along an intermediate position in the depth direction on the inside and the second terminal
  • a bonding material for electrically connecting the second terminal of the package.
  • a semiconductor device is a semiconductor device in which a plurality of packages each having a power semiconductor element mounted therein are disposed inside a resin-molded case, and the power semiconductor element mounted therein.
  • a first terminal connected to the power semiconductor element and having a second terminal connected to the base, an opening in which a part of the package is exposed is formed at the bottom, and one end is drawn inward in the depth direction.
  • a case having a terminal, and the second terminal of the package extends in the depth direction along the first terminal of the case to contact the first terminal, and is caulked.
  • the first terminal and the second terminal are electrically connected by ultrasonic bonding.
  • a gap is formed between the first terminal of the case placed on the work table and the second terminal of the package placed on the work table, and the work table
  • the first terminal drawn from the case in the depth direction and the second terminal drawn from the package in the depth direction are placed on the work table so as to come into contact with each other.
  • the case and the package are mounted, and the first terminal and the second terminal that are in contact with each other are electrically connected to each other by caulking or ultrasonic bonding, thereby aligning the bottom surface height of the package mounted on the case. It is possible to reduce variations in the thermal resistance of each package. Furthermore, excessive stress applied to the control board mounting portion can be suppressed.
  • FIG. 1A is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention
  • FIG. 2A to 2D are manufacturing process diagrams of the semiconductor device according to the embodiment.
  • FIG. 3 is a circuit diagram of the package according to the embodiment.
  • 4A is a schematic diagram showing the internal structure of the package in the embodiment, and
  • FIG. 4B is a plan view of the power semiconductor element.
  • FIG. 5 is a sectional view of the package according to the embodiment.
  • FIG. 6 is a sectional view of the semiconductor device according to the second embodiment of the present invention.
  • FIGS. 7A to 7D are manufacturing process diagrams of the semiconductor device according to the embodiment.
  • FIG. 8 is a sectional view of the semiconductor device according to the third embodiment of the present invention.
  • FIGS. 9A to 9C are manufacturing process diagrams of the semiconductor device according to the embodiment.
  • 10A is a cross-sectional view showing a semiconductor device according to a conventional embodiment
  • FIG. 10B is
  • FIGS. 1A and 1B are a cross-sectional view and a plan view of the semiconductor device 100 according to the first embodiment.
  • a plurality of packages 6 are arranged in the case 2 formed as a frame.
  • the case 2 is a resin-molded frame, and is provided with a positive terminal 17, a negative terminal 18, and an output terminal 19.
  • the positive electrode terminal 17 is not shown in FIGS.
  • the negative electrode terminal 18 has a shape branched inside the case 2.
  • the terminal is embedded by molding a terminal which has been processed into a desired shape in advance into a desired shape at the same time as the resin.
  • the package 6 has a third terminal 5 bent from the bottom of the case 2 in the depth direction in addition to the second terminal 4 extending along the bottom of the case 2.
  • Threaded holes 20 are provided at the four corners of the case 2 to connect to the heat sink.
  • the case 2 has a structure in which three packages 6 are arranged.
  • the present invention can be applied to a semiconductor device having two or more packages 6. Further, the positional relationship among the positive terminal 17, the negative terminal 18, and the output terminal 19 is not limited in the form as in the present embodiment.
  • the case 2 is placed on the work stage 3 having a flat surface.
  • the case 2 has a rectangular frame shape in which an opening 30 is formed at the bottom.
  • the case 2 is provided with a first terminal 1 having one end exposed at the bottom of the case 2 and the other end drawn out of the case 2.
  • the first terminal 1 can be formed of Cu or an alloy containing Cu as a main material, and the surface thereof may be subjected to metal plating. In the power module field, in order to handle a large current, it is desirable to use a material having a low electrical resistance and a high proportion of Cu having good heat conduction.
  • the case 2 can be insert-molded with resin together with the first terminal 1.
  • PPS Poly Phenylene Sulfide Resin
  • the work stage 3 can be formed by, for example, a machined metal stage. Although not shown, it is desirable in terms of workability to provide a positioning mechanism for the case 2 in the work stage 3.
  • the bottom surface of the case 2 and the work stage 3 are in a substantially parallel state, and the gap existing between the case 2 and the work stage 3 is adjusted to be 50 ⁇ m or less. This is to suppress the occurrence of cracks in the resin that is the material of the case 2 when the case 2 is fixed with screws.
  • the package 6 is placed on the work stage 3 exposed inside the case 2. More specifically, the case 2 has such a size that a plurality of three packages 6 can be arranged side by side, as in FIG.
  • the bottom surfaces of the three packages 6 set inside the case 2 and the work stage 3 are in a substantially parallel state, and there is a problem even if a gap of 50 ⁇ m or less exists between each package 6 and the work stage 3. No. This is because the flatness of the heat sink to which the power module is attached is controlled to about 50 ⁇ m, and the flatness is controlled. If the flatness of the work stage 3 is matched to the flatness of the heat sink, Can be reproduced.
  • the second terminal 4 and the third terminal 5 can be formed of Cu or an alloy containing Cu as a main material, and the surface thereof may be subjected to metal plating. Since the third terminal 5 is mounted on the control board in a later step, the outer plating of the package 6 is preferably Sn-based alloy plating, for example, Sn—Bi plating, from the viewpoint of solder wettability. There is no problem if the film thickness is 5 ⁇ m or more.
  • the first terminal 1 of the case 2 and the second terminal of each package 6 are in a state where the bottom surfaces of the case 2 and each package 6 are grounded to the work stage 3.
  • a gap 31 is formed between the two. This is to ensure that the bottom surface of each package 6 is in contact with the work stage 3 by taking a distance between the bonding surface of the first terminal 1 and the bonding surface of the second terminal 4. With this configuration, the bottom surface of the case 2 and the bottom surface of each package 6 can be aligned with high accuracy.
  • the first terminal 1 and the second terminal 4 are electrically joined using the joining material 7.
  • the bonding material 7 for example, solder or Ag paste can be used.
  • solder for example, solder or Ag paste can be used.
  • the bonding material 7 can be disposed in the gap 31.
  • solder is used as the bonding material 7, the solder is melted by local heating with hot air or laser at the time of bonding.
  • the bonding material 7 is uniformly applied to the bonding portion by using a capillary phenomenon. It has the advantage that it can be distributed.
  • the joining quality is improved and the workability is improved. Bonding is possible if the distance is 10 ⁇ m or more. From the viewpoint of bonding reliability, it is desirable to have a thickness of about 100 ⁇ m.
  • the control board 8 provided with a through hole in advance is inserted into the third terminal 5 and electrically joined.
  • the third terminal 5 and the control board 8 can be joined with solder, but generally Sn—Ag—Cu solder can be used for mounting.
  • solder but generally Sn—Ag—Cu solder can be used for mounting.
  • the mounting surface of the control board 8 can be mounted at almost the same height.
  • the reaction force applied to the bottom surface of the package 6 when it is attached to the heat sink is the same. It is possible to suppress the stress applied to the joint between the third terminal 5 taken out from each package 6 and the control board 8, and to improve the reliability.
  • the thickness of the heat dissipating grease can be made uniform between the packages 6, the thermal resistance is also uniform, and the thermal destruction of the semiconductor device due to the heat dissipating grease variation can be suppressed.
  • the number of packages 6 incorporated in the case 2 in the embodiment of the present invention is two or more.
  • a supplementary explanation will be given in this regard.
  • FIG. 3 is a circuit diagram in the package 6.
  • the internal structure of the package 6 is not limited to this form.
  • 4 (a) and 4 (b) are schematic views showing the internal planar structure of the package 6 in the embodiment of the present invention.
  • the package 6 has a configuration in which two power semiconductor elements 9 are connected in series as shown in FIG. 3, and is a one-phase inverter having a positive terminal, a negative terminal, and an output terminal. As shown in FIG. 4A, the power semiconductor elements 9 are mounted at two locations on the lead frame 10, one being a positive side circuit and the other being a negative side circuit. In addition, a gate for switching each on / off is arranged. For example, an inverter circuit for a three-phase AC can be formed by combining three packages 6 having such a circuit configuration, and the circuit controls the rotation of the motor. As described above, a power module for power conversion uses this configuration as a unit, and two or more packages 6 are combined to serve as a module.
  • a power semiconductor element 9 is mounted on the lead frame 10.
  • the power semiconductor element 9 is, for example, an IGBT.
  • the diode 9b is also mounted at the same time.
  • the power semiconductor element 9 is bonded to the lead frame 10 with a bonding material (not shown).
  • a bonding material it is desirable from the viewpoint of heat dissipation to use a metal-based material having good thermal conductivity such as Sn—Ag—Cu-based solder.
  • the power semiconductor element 9 has a source electrode 11 and a gate electrode 12 on its surface, and is joined to a terminal of the lead frame 10 with an Al wire 13.
  • the drain electrode of the power semiconductor element 9 hits the back surface of the element.
  • the Al wire 13 does not have to be a wire shape, and may be a foil-like Al ribbon.
  • the gate electrode 12 flows only a small current for control as compared with the source electrode 11, the electrode area is small, and the Al line 13 may be thinner than that for the source electrode 11.
  • the Al wire 13 having a diameter of 150 microns can be used.
  • they are sealed with a mold resin 14 leaving the second terminal 4 and the third terminal 5 drawn out to the outside.
  • the mold resin 14 for example, a thermosetting epoxy resin for transfer molding can be used.
  • FIG. 5 shows a cross-sectional view of the package 6.
  • a heat sink 16 is disposed on the lower surface of the lead frame 10 with an insulating layer 15 interposed therebetween. Heat generated from the power semiconductor element 9 is radiated to the outside through the heat radiating plate 16.
  • the heat sink 16 and the lead frame 10 are required to be electrically insulated, so the insulating layer 15 is used as an intermediate layer. use.
  • the insulating layer 15 it is desirable to use a resin having both heat dissipation and insulating properties.
  • a high thermal conductive filler such as alumina or boron nitride can be used.
  • control board 8 is attached to the third terminal 5 in the step shown in FIG. 2D, but the package 6 is placed on the work stage 3 as shown in FIG. In the process, the package 6 having the control board 8 already attached to the third terminal 5 can be mounted on the work stage 3 for manufacturing.
  • the second terminal 4 of the package 6 is connected to the upper surface of the first terminal 1 on the case 2 side by the bonding material 7.
  • the case The second embodiment is different from the first embodiment in that it is connected to the lower surface of the first terminal 1 on the second side by the bonding material 7. The rest is the same as in the first embodiment.
  • the case 2 in the second embodiment has a partition wall 32 formed in the middle of the depth direction inside the case.
  • An opening 33 is formed at the center of the partition wall 32.
  • One end of the first terminal 1 is exposed on the lower surface of the partition wall 32 of the case 2.
  • the second terminal 4 is closer to the mounting surface of the heat sink than the first terminal 1, that is, the second terminal 4 is positioned below the first terminal 1.
  • the package 6 is placed on the work stage 3 and a solder paste or the like as the bonding material 7 is applied to the upper surface of the second terminal 4.
  • the case 2 is placed on the work stage 3 and the case 2 is placed on the package 6.
  • the first terminal 1 of the case 2 comes into contact with the second terminal 4 of the package 6 through the bonding material 7.
  • the control board 8 provided with a through hole in advance is inserted into the third terminal 5 of the package 6 and electrically joined.
  • the third terminal 5 and the control board 8 can be joined with solder, but generally Sn—Ag—Cu solder can be used for mounting.
  • the semiconductor device 100 is completed by heating and cooling and soldering the first terminal 1 and the second terminal 4 via the bonding material 7.
  • the bottom surfaces of the case 2 and the package 6 can be aligned.
  • the mounting surface of the control board 8 can be mounted at substantially the same height. Therefore, an excessive stress is not applied to the connection portion between the control substrate 8 and the package 6, and variation in the thermal resistance of each package 6 is reduced, which is effective for improving the reliability of the semiconductor device.
  • control board 8 is attached to the third terminal 5 in the step shown in FIG. 7C, but from the width W1 of the opening 33 formed in the partition wall 32 of the case 2.
  • width W2 of the control board 8 is narrow, the package 6 in which the control board 8 is already attached to the third terminal 5 is mounted on the work stage 3 in the process of FIG. You can also.
  • the first terminal 1 extending parallel to the bottom surface of the case 2 and the second terminal 4 extending parallel to the bottom surface of the package 6 are not contacted during the manufacturing process.
  • the gap 31 is formed between the first terminal 1 and the second terminal 4 so as to be separated from each other.
  • the directions of the first terminal 1 and the second terminal 4 are changed to the bottom surfaces of the first terminal 1 and the second terminal 4, respectively. Is to change the orientation of the first terminal 1 and the second terminal 4 in the vertical direction, so that the bottom surfaces of the case 2 and the package 6 can be moved even if the first terminal 1 and the second terminal 4 are in direct contact with each other. It becomes possible to align.
  • the rest is the same as in the first and second embodiments.
  • one end of the first terminal 1 is exposed inside the case 2 and is bent upward along the depth direction of the case 2.
  • the other end of the first terminal 1 is drawn out through the case 2.
  • the tip of the second terminal 4 drawn horizontally from the package 6 is bent upward along the depth direction of the case 2 and is in surface contact with the first terminal 1.
  • the first terminal 1 and the second terminal 4 that are in surface contact with each other are electrically connected by, for example, direct caulking or ultrasonic bonding.
  • the control board 8 provided with a through hole in advance is drawn out from the package 6, inserted into the third terminal 5 bent upward along the depth direction of the case 2, and joined by solder.
  • FIGS. 9A to 9C show the manufacturing process.
  • the package 6 is placed on the work stage 3 inside the case 2.
  • the first terminal 1 and the second terminal 4 that are in surface contact with each other are electrically connected by, for example, direct caulking or ultrasonic bonding.
  • the first terminal 1, the second terminal 4, and the third terminal 5 are all taken out in the same direction. That is, these terminals are arranged in a direction perpendicular to the bottom surface of the case 2 and the back surface of the package 6.
  • control board 8 is inserted into the third terminal 5 and soldered.
  • the first terminals 1 and the second terminals 4 are separated from each other so as not to contact each other.
  • the case 2 and the package 6 are changed even if the first terminal 1 and the second terminal 4 are in contact with each other by changing the direction of each terminal in the direction perpendicular to the bottom surface. It is possible to align the bottom of the.
  • the package 6 is inserted inside the case 2, it can be manufactured by placing the package 6 on the work table 3 first and then covering the case 2 outside the package 6.
  • the first terminal 1 is pulled out upward of the case 2, and the second terminal 4 of the package 6 is also bent along the first terminal 1 upward of the case 2.
  • the first terminal 1 may be pulled out below the case 2
  • the second terminal 4 of the package 6 may be bent along the first terminal 1 toward the bottom of the case 2 to manufacture the semiconductor device. it can.
  • the operation of joining the first terminal 1 and the second terminal 4 to each other by caulking or ultrasonic bonding is performed by bending the first terminal 1 and the second terminal 4 upward of the case 2 as shown in FIG. The workability is better when it is used.
  • the first to third embodiments can be performed simultaneously in terms of no contradiction. Even in such a case, since the case and the package are placed using the same plane of the work table, excessive stress applied to the control board 8 is suppressed by aligning the bottom surface height of the package mounted on the case, and the heat sink. It is still possible to obtain the effect of aligning the thickness of the heat dissipating grease used in the mounting between the packages and suppressing variation in thermal resistance.
  • the present invention contributes to higher performance of semiconductor devices used for power conversion applications such as inverters.

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Abstract

 単一のケース(2)に複数のパッケージ(6,6)を収めた半導体装置の製造方法であって、第一の端子(1)を有するケース(2)を、その底部の開口部(30)を下にして作業テーブル(3)に戴置し、第二の端子(4)を有するパッケージ(6,6)を、ケース(2)の開口部(30)を通して作業テーブル(3)に戴置して、第一の端子(1)と第二の端子(4)の間に隙間(31)を形成し、隙間(31)に接合材料(7)を介装して第一の端子(1)と第二の端子(4)を電気接続する。

Description

半導体装置の製造方法および半導体装置
 本発明は、スイッチング素子などのパワーデバイスを含み、インバータ等電力変換用途で使用される半導体装置に関する。
 太陽光発電システムのパワーコンディショナーや、モーターの回転制御に使用されるパワーデバイスは、実装面積の削減、半導体素子間距離の短縮による性能向上、ユーザー側の設計負荷低減を目的として、複数のパワーデバイスを一つのパッケージに収めたモジュール化された製品が増加している。
 1パッケージ化された製品はパワーモジュールと呼ばれる。このパワーモジュールには、スイッチングを行うIGBT(insulated gate bipolar transistor)、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)のようなパワー半導体素子が複数個搭載されている。そのパワー半導体素子を駆動する複数のドライバ素子を搭載し、必要な場合にはさらに複数の受動素子を同時に内蔵して、パワー半導体の駆動・保護機能を持たせたモジュールは、特にIPM(Intelligent Power Module)と呼称され、市場を伸ばしている。
 このパワーモジュールの構造は、インサートケースと呼ばれる樹脂成型された枠体に、セラミック基板上に接合されたパワー半導体素子を配置し、Alなどの金属ワイヤーでケースの端子とパワー半導体素子の表面を接続した後、それらをシリコーンゲルでポッティングし、一括封止する製造方法が一般的である。
 しかしながら、モジュールサイズや構造によっては、インサートケース裏面に取り付けられた放熱板が反ってしまい、裏面の平坦性を確保することが困難になる場合がある。この場合、放熱グリスを介してパワーモジュールをヒートシンクに取り付けると、放熱グリスの厚みが場所によってばらついてしまい、厚みが大きい部分は放熱効率が著しく低下してしまうため、パワーモジュールが熱破壊に至る可能性がある。
 この問題に対しての対策が特許文献1に開示されている。
 図10(a),図10(b)は、特許文献1に記載された半導体装置100の平面図である。図10(b)は図10(a)の断面図である。
 半導体装置100は、ケース101と、少なくとも2つ以上のパッケージ102を含む。ケース101は、樹脂成型された枠体で形成され、外部端子103、出力端子104が設けられている。ケース101の四隅には、ヒートシンク(図示せず)と接続するための、ねじ穴105が設けられている。パッケージ102は、例えばCuからなる金属ブロック106を含む。金属ブロック106の裏面には、セラミック等の絶縁基板114が固定されている。金属ブロック106の上には、金属のリードフレーム107を介してパワー半導体素子108が固定されている。パワー半導体素子108には、例えば、MOSFETやIGBTが用いられる。また、パワー半導体素子108の表面電極は、Al等からなる直径300μm程度のボンディングワイヤー109によりインナーリード110に接続されている。
 さらに、金属ブロック106やパワー半導体素子108は、リードフレーム107を一部露出させるようにエポキシ樹脂等のモールド樹脂111により封止されている。
  モールド樹脂111からは、パワー端子112と制御端子113が引き出されて露出している。パワー端子112は、ケース101の外部端子103や出力端子104と接続されている。制御端子113はモールド樹脂111からパワー端子112が引き出されている辺とは別の辺から引き出されている。
 この半導体装置の製造方法について、簡単に説明する。
 まず、金属ブロック106の上にリードフレーム107を固定し、さらにその上にパワー半導体素子108を配置した後に、トランスファーモールド装置を用いて樹脂成型する。つまり、金属ブロック106等が固定されたリードフレーム107を金型内に配置した後、エポキシ樹脂を金型に流し込んで、モールド樹脂111を形成する。
 この場合、金属ブロック106の裏面は、前記金型から露出させておく。モールド樹脂111を形成した後に、金属ブロック106を前記金型から取り出し、はんだ等を用いて、金属ブロック106の裏面に絶縁基板114を接合する。
 最後に、リードフレーム107の不要な部分を除去し、リードフレーム107を所望の形状に加工してパワー端子112と制御端子113を形成する。これで、パッケージ102の組み立てが終了する。
 次に、図10(a)と図10(b)に示すように、ケース101の中にパッケージ102を入れて、外部端子103、出力端子104とパワー端子112とを接続する。この接続には、例えば半田などが用いられる。パワー端子112と外部端子103、出力端子104とを接続することにより、パッケージ102がケース101の中に固定される。
特許第4177571号公報
 従来の半導体装置では、以下のような観点から課題を有している。
 先行文献には記載されていないが、半導体装置100の実使用時には、パッケージ102に具備されている制御端子113へ、パワー半導体素子108を制御するための制御基板が実装される。また、前述のようにこの制御基板はパワー半導体素子108の駆動・保護を行うこと、これらの配線距離が短い方がインダクタンスの低減に繋がるなど電気的に有利になることから、パワーモジュールの内部へ制御基板を取り込んだ形態が主流となりつつある。
 この場合、パッケージ102をケース101に組み込んだ後、制御基板を各パッケージ102の制御端子113へ実装し、ねじ穴105からヒートシンクへ半導体装置100をねじ留めして固定することになる。先行文献では、パッケージ102のそれぞれの高さばらつきは考慮していないので、半導体装置100をヒートシンクへねじ止めした際にパッケージ102の底面高さがばらついていると、ヒートシンクへ密着させた時にパッケージ102へかかる反力に差が発生する。
 従来技術においても、各パッケージ102の裏面には放熱グリスを塗布するが、例えばケース101の裏面よりパッケージ102の裏面が突出していれば、取り付けの際に浮き上がる力が相対的に大きく発生するが、ケース101の裏面より引っ込んでいると、ヒートシンクとパッケージ102の間に隙間が存在するため、放熱グリスを介しても受ける反力は弱まる。その場合、制御基板はすでにはんだで実装されており、その高さが固定されているため、ケース101の裏面より突出しているパッケージ102の制御端子113の接合部へ過大な応力が発生し、はんだが破断することにより導通不良を引き起こす危険性がある。
 つまり、各パッケージ102のケース101に対する高さがばらついていると、ケース101の底面よりも、最もヒートシンクへの取り付け面側に突出しているパッケージ102は最も反力を受け、半導体装置100の取り付け時にパッケージ102の変位量も最も大きくなるため、制御端子113の接合部に最も応力が接合部に発生する。
 更に、以下のような課題を有している。
 前述のように、通常半導体装置100をヒートシンクへ固定する際には、放熱グリスを底面に塗布し、接触性を向上させる。あらかじめ放熱グリスを厚めに塗布しておき、ねじ止めの際の押圧力とトルク管理によって所望の厚みを達成する。しかし、パッケージ102の高さがばらつくと、前述のようにパッケージ102が受ける応力も変化するため、各パッケージ102底面に存在する放熱グリス厚みもばらついてしまい、放熱性に大きな影響を及ぼす。例えば放熱グリスの熱伝導率は1W/m・℃以下であり、100μm以下の厚みで使用される。しかし高さばらつきが発生しパッケージ102の放熱グリス厚みが200μmになってしまうと、パワー半導体素子108からヒートシンクまでの熱抵抗が2倍以上に上がってしまう可能性があり、定格以上の温度に達するとパワー半導体素子108は熱破壊を起こし、動作不良となってしまう恐れがある。
 近年ではパワー半導体素子の材料として従来のSi(シリコン)からSiC(シリコンカーバイド)やGaN(ガリウムナイトライド)という新規材料を用いたパワー半導体素子が実用化されつつある。これらの新規デバイスは従来の動作温度150℃から200℃を越えた動作が可能となるため、放熱機構を簡略化した構造により小型化が期待されている。つまり、ヒートシンクを従来よりも小型化して、セット全体の小型化に貢献できる。
 しかしながら、ヒートシンクが小さくなると半導体装置100を含む構造体全体として、熱抵抗に対する放熱グリスの占める割合が大きくなるため、高さばらつきによる影響度もまた大きくなる。今後、放熱グリスの厚み管理は重要度を増すものと見られている。
 本発明はこのような課題を鑑みてなされたものであり、ケースに搭載される各パッケージの熱抵抗ばらつきを低減でき、さらには制御基板と制御端子の接合部への過剰な応力を抑制できる半導体装置の製造方法と半導体装置を提供することを目的とする。
 本発明の請求項1記載の半導体装置の製造方法は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、一端が内側底部に沿って引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして作業テーブルに戴置し、前記パワー半導体素子に接続された第二の端子を有する前記パッケージを、前記ケースの前記開口部を通して前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子の間に隙間を形成し、前記隙間に接合材料を介装して前記第一の端子と前記第二の端子を電気接続することを特徴とする。
 また、本発明の請求項2記載の半導体装置の製造方法は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、前記パワー半導体素子に接続された第二の端子を有する前記パッケージを、前記第二の端子が作業テーブルに沿って伸びるように前記作業テーブルに戴置し、一端が内側で深さ方向の中間位置に沿って引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして前記パッケージに被せて前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子の間に接合材料を介装して前記第一の端子と前記第二の端子を電気接続することを特徴とする。
 また、本発明の請求項3記載の半導体装置の製造方法は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、一端が内側で深さ方向に引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして作業テーブルに戴置し、前記パワー半導体素子に接続され前記ケースの深さ方向に引き出された第二の端子を有する前記パッケージを、前記ケースの前記開口部を通して前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子を接触させるとともに電気的に接合することを特徴とする。
 本発明の請求項9記載の半導体装置は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、底部に前記パッケージの一部が露出する開口部が形成され、一端が内側底部に沿って引き出され前記第二の端子と接続される第一の端子を有するケースと、前記ケースの前記第一の端子と前記パッケージの前記第2の端子との間の前記ケースの底部に沿った方向の隙間に介装されて前記第一の端子と前記パッケージの前記第2の端子を電気接続する接合材料とを設けたことを特徴とする。
 また、本発明の請求項10記載の半導体装置は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、底部に前記パッケージの一部が露出する開口部が形成され、一端が内側で深さ方向の中間位置に沿って引き出され前記第二の端子と接続される第一の端子を有するケースと、前記ケースの第一の端子と前記パッケージの前記第2の端子との間の前記ケースの底部に沿った方向の隙間に介装されて前記第一の端子と前記パッケージの前記第2の端子を電気接続する接合材料とを設けたことを特徴とする。
 また、本発明の請求項11記載の半導体装置は、内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、底部に前記パッケージの一部が露出する開口部が形成され、一端が内側で深さ方向に引き出され前記パワー半導体素子と接続される第一の端子を有するケースとを設け、かつ前記パッケージの前記第二の端子が、前記ケースの前記第一の端子に沿って前記深さ方向に延設されて前記第一の端子に接触すると共に、かしめまたは超音波接合によって前記第一の端子と前記第二の端子が電気接続されていることを特徴とする。
 本発明によれば、作業テーブルの上に載置したケースの第一の端子と、前記作業テーブルの上に載置したパッケージの第二の端子との間に隙間を形成し、前記作業テーブルと平行に形成されている前記隙間に接合材料を介装して第一の端子と前記第二の端子を電気接続することにより、ケースに搭載されるパッケージの底面高さを揃えることができ、各パッケージの熱抵抗ばらつきを低減できる。さらに、制御基板実装部にかかる過大な応力を抑制することが出来る。
 また、本発明によれば、深さ方向にケースから引き出された第一の端子と、前記深さ方向にパッケージから引き出された第2の端子とを、接触させるように、作業テーブルの上に前記ケースと前記パッケージを載置し、接触している第一の端子と第2の端子を、互いにかしめまたは超音波接合によって電気接続することにより、ケースに搭載されるパッケージの底面高さを揃えることができ、各パッケージの熱抵抗ばらつきを低減できる。さらに、制御基板実装部にかかる過大な応力を抑制することが出来る。
図1は(a)本発明の実施の形態1における半導体装置を示す断面図と(b)その平面図 図2は(a)~(d)は同実施の形態における半導体装置の製造工程図 図3は同実施の形態におけるパッケージの回路図 図4は(a)同実施の形態におけるパッケージの内部構造を示す概略図と(b)パワー半導体素子の平面図 図5は同実施の形態におけるパッケージの断面図 図6は本発明の実施の形態2における半導体装置の断面図 図7(a)~(d)は同実施の形態における半導体装置の製造工程図 図8は本発明の実施の形態3における半導体装置の断面図 図9(a)~(c)は同実施の形態における半導体装置の製造工程図 図10(a)は従来の実施の形態における半導体装置を示す断面図と(b)その平面図
 以下、本発明の半導体装置の製造方法を各実施の形態に基づいて説明する。
  (実施の形態1)
 図1(a)(b)は実施の形態1における半導体装置100の断面図と平面図である。
 枠体として形成されているケース2の中に、パッケージ6が複数配置されている。ケース2は、樹脂成型された枠体であり、正極端子17、負極端子18、出力端子19が設けられている。
 なお、各パッケージ6の正極および負極にあたる第二の端子4と、ケース2の正極端子17,負極端子18とを接続するために、図1(a)(b)には図示しないが正極端子17と負極端子18は、ケース2の内部で分岐した形状となっている。
 つまり、あらかじめ所望の形状に板金加工した端子を樹脂と同時に成型することで端子を埋め込んだ構造としている。
 パッケージ6は、ケース2の底部に沿って伸びる第二の端子4の他に、ケース2の底部から深さ方向の上方に向かって折り曲げられた第三の端子5を有している。
 ケース2の四隅には、ヒートシンクと接続するための、ねじ穴20が設けられている。この実施の形態では、ケース2は、パッケージ6を3つ並べた構造をしているが、2つ以上のパッケージ6を有する半導体装置に対して本発明を適用することができる。また正極端子17、負極端子18、出力端子19の位置関係についても本実施例のような形態で限定するものではない。
 図2(a)~図2(d)は本発明の実施の形態1における半導体装置の製造工程を示している。
 まず、図2(a)に示すように、表面がフラットな作業ステージ3の上に、ケース2を載置する。ケース2は、底部に開口部30が形成されている矩形枠状である。ケース2には、一端がケース2の底部で露出し、他端がケース2の外部に引き出された第一の端子1が設けられている。第一の端子1は、CuまたはCuを主材料とする合金で形成することができ、その表面に金属めっきを施しておいても良い。パワーモジュール分野では大電流を扱うため、電気抵抗が小さく、また熱伝導の良いCuの割合が高い材料を用いることが望ましい。さらにケース2は第一の端子1とともに樹脂によってインサート成型されたものを用いることができる。この時、樹脂は例えばPPS(Poly PhenyleneSulfide Resin)を用いると耐熱性と剛性に優れるため望ましい。
 作業ステージ3は、例えば機械加工された金属製のステージによって形成できる。図示しないが、作業ステージ3にケース2の位置決め機構を設けておくと、作業性の面で望ましい。
 この時、ケース2の底面と、作業ステージ3とは、略平行な状態であり、ケース2と作業ステージ3の間に存在する隙間は50μm以下になるように調整しておくことが望ましい。これはケース2をねじで固定した際に、ケース2の材料である樹脂に割れが発生するのを抑制するためである。
 次ぎに、図2(b)に示すように、ケース2の内側で露出している作業ステージ3に、パッケージ6を載置する。更に、具体的には、ケース2には図10(a)と同様に、複数個のここでは3個のパッケージ6を並べて配置できる大きさである。
 この時、ケース2の内側にセットされた3個のパッケージ6の底面と作業ステージ3は略平行な状態であり、各パッケージ6と作業ステージ3の間に50μm以下のギャップが存在しても問題無い。これはパワーモジュールを取り付けるヒートシンクの平面度が50μm程度で平坦度が管理されるためで、作業ステージ3の平坦度をこのヒートシンクの平坦度にあわせておくと、実際の使用時にパッケージ6の底面との隙間を再現できる。
 第二の端子4および第三の端子5は、CuまたはCuを主材料とする合金で形成することが出来、その表面に金属めっきを施しておいても良い。第三の端子5は後の工程で制御基板に実装されるため、パッケージ6の外装めっきははんだ濡れ性の観点からSn系の合金めっき、例えばSn-Biめっきであることが望ましい。また膜厚は5μm以上あれば問題無い。
 この図2(b)に示した状態では、ケース2および各パッケージ6の底面がそれぞれ作業ステージ3に接地している状態で、ケース2の第一の端子1と各パッケージ6の第二の端子4との間には、隙間31が生じている。これは、第一の端子1の接合面と第二の端子4の接合面の間にあえて距離をとることで、各パッケージ6の底面が作業ステージ3に必ず接触するようにするためである。この構成により、精度良くケース2の底面と各パッケージ6の底面を揃えることができる。
 次ぎに、図2(c)に示した工程では、第一の端子1と第二の端子4を、接合材料7を用いて電気的に接合する。接合材料7には、例えば、はんだやAgペーストを用いることができる。図2(b)で説明したように、第一の端子1と第二の端子4には隙間31が存在していることから、接合材料7をその隙間31に配置させることが可能である。接合材料7としてはんだを用いた場合、接合時にはホットエアーやレーザーによる局所加熱によって、はんだを溶融させることになるが、液体となるため毛細管現象を利用して、接合部へ均一に接合材料7を行き渡らせることができるという利点を有する。
 つまり、あえて第一の端子1と第二の端子4を離間させて配置することによって、接合品質を高め作業性を向上させることに繋がる。この離間させる距離は10μm以上あれば接合可能であり、接合信頼性の観点からは100μm程度の厚みを持つことが望ましい。
 次ぎに図2(d)に示した工程では、あらかじめスルーホールが設けられた制御基板8を、第三の端子5へ挿入し、電気的に接合する。このとき第三の端子5と制御基板8ははんだで接合することができるが、一般的に実装用としてSn-Ag-Cuはんだを用いることができる。図2(b)に示した工程において、パッケージ6底面の高さをほぼ揃えることが出来ているため制御基板8の実装面もほぼ同一高さで実装できる。
 このように本発明の実施の形態では、同一の平面を使用してケース2と各パッケージ6の底面高さを揃えているので、ヒートシンクへ取り付けた際にパッケージ6の底面にかかる反力を同一にすることが可能となり、各パッケージ6から取り出されている第三の端子5と制御基板8の接合部にかかる応力を抑制し、その信頼性を向上させることができる。
 さらに、放熱グリスの厚みをパッケージ6の間で均一にできるため、熱抵抗も均一となり、放熱グリスばらつきによる半導体装置の熱破壊も抑制できる。
 また本発明の実施の形態におけるケース2に組み込むパッケージ6の数は上記のように、2つ以上であることが前提である。この点に関して補足説明を述べる。
 図3はパッケージ6内の回路図である。なお、パッケージ6の内部構造はこの形態に限定されない。
 図4(a)(b)は本発明の実施の形態におけるパッケージ6の内部平面構造を示す概略図である。
 パッケージ6は、図3に示すようにパワー半導体素子9を2つ直列につないだ構成であり、正極端子、負極端子、出力端子を有する1相分のインバータとなっている。図4(a)に図示しているように、パワー半導体素子9はリードフレーム10上で2箇所に搭載されているが、一方が正極側回路、他方が負極側回路となる。またそれぞれのオン・オフを切り替えるためのゲートが配置されている。例えばこのような回路構成をもつパッケージ6を3つ組み合わせることで三相交流用のインバータ回路を形成することができ、モーターの回転制御を司る回路になる。このように電力変換用途でのパワーモジュールはこの構成が1つの単位となって形成され、2つ以上のパッケージ6が組み合わさってモジュールとしての機能を果たすことになる。
 図4(a)に示すように、リードフレーム10上にはパワー半導体素子9が搭載されている。パワー半導体素子9は例えばIGBTであり、その場合、ダイオード9bも同時に搭載される。またパワー半導体素子9は接合材料(図示せず)でリードフレーム10に接合されている。接合材料には例えばSn-Ag-Cu系はんだなど金属系の熱伝導性の良い材料を用いるのが放熱性の観点から望ましい。
 図4(b)に示すように、パワー半導体素子9はその表面にソース電極11とゲート電極12を持ち、Al線13でリードフレーム10の端子と接合されている。この場合、パワー半導体素子9のドレイン電極は素子の裏面に当たる。またソース電極12には数A~数百Aの大電流が流れるため、溶断しない程度のAl線13を複数接合させる必要がある。Al線13はワイヤー形状である必要はなく、箔状のAlリボンであっても良い。
 一方、ゲート電極12はソース電極11と比較して制御用の小電流しか流れないため、電極面積も小さく、Al線13はソース電極11用のものよりも細い形状で構わない。例えば150ミクロン径のAl線13を用いることができる。さらにこれらは、外部に引き出される第二の端子4と第三の端子5を残してモールド樹脂14で封止されている。モールド樹脂14には例えばトランスファーモールド用の熱硬化性のエポキシ樹脂を使用することができる。
 図5はパッケージ6の断面図を示す。
 リードフレーム10の下面には絶縁層15を挟んで、放熱板16が配置されている。パワー半導体素子9から発生する熱はこの放熱板16を通して外部へ放熱される。またパワー半導体素子9を含む回路は最大数百Vから1000Vを超える電圧が発生するが、放熱板16とリードフレーム10は電気的に絶縁することが安全上求められるため絶縁層15を中間層として使用する。絶縁層15には放熱性と絶縁性を両立する樹脂を使用することが望ましい。放熱性を上げるために、アルミナや窒化ホウ素などの高熱伝導フィラーを用いることができる。
 このように、制御基板8とパッケージ6の接続部に過大な応力をかけることなく、また各パッケージ6の熱抵抗のばらつきを低減し、半導体装置の信頼性向上に対して有効である。
 この実施の形態1では、図2(d)に示した工程において、制御基板8を第三の端子5に取り付けたが、パッケージ6を作業ステージ3に載置する図2(b)に示した工程において、制御基板8を第三の端子5に既に取り付け済みのパッケージ6を作業ステージ3に載置して製造することもできる。
  (実施の形態2)
 図6と図7(a)~図7(d)は本発明の実施の形態2を示す。
 実施の形態1では、パッケージ6の第二の端子4が、ケース2の側の第一の端子1の上面に接合材料7によって接続されていたが、この実施の形態2の半導体装置では、ケース2の側の第一の端子1の下面に接合材料7によって接続されている点が、実施の形態1とは異なっている。その他は実施の形態1と同じである。
 図6に示すように、実施の形態2におけるケース2は、ケース内側で深さ方向の中間に仕切り壁32が形成されている。仕切り壁32の中央には開口部33が形成されている。第一の端子1の一端は、ケース2の仕切り壁32の下面に露出して設けられている。第二の端子4は第一の端子1よりもヒートシンクの取り付け面へ近い側、つまり第二の端子4は第一の端子1よりも下方へ位置している。
 図7(a)~図7(d)は製造工程を示している。
 先ず、図7(a)に示すように、パッケージ6を作業ステージ3に戴置するとともに、第二の端子4の上面に、接合材料7としてのはんだペーストなどを塗布する。
 次ぎに、図7(b)に示すように、ケース2を作業ステージ3に戴置してパッケージ6の上にケース2を配置する。これによって、パッケージ6の第二の端子4の上に、ケース2の第一の端子1が接合材料7を介して接触する。
 図7(c)では、あらかじめスルーホールが設けられた制御基板8を、パッケージ6の第三の端子5へ挿入し、電気的に接合する。このとき第三の端子5と制御基板8ははんだで接合することができるが、一般的に実装用としてSn-Ag-Cuはんだを用いることができる。
 図7(d)では、加熱冷却して接合材料7を介して第一の端子1と第二の端子4をはんだ接合して半導体装置100が完成する。
 このように、図7(b)に示した工程において、ケース2とパッケージ6の底面を揃えることができる。かつ、パッケージ6底面の高さをほぼ揃えることが出来ているため制御基板8の実装面もほぼ同一高さで実装できる。したがって、制御基板8とパッケージ6の接続部に過大な応力をかけることなく、また各パッケージ6の熱抵抗のばらつきを低減し、半導体装置の信頼性向上に対して有効である。
 この実施の形態2では、図7(c)に示した工程において、制御基板8を第三の端子5に取り付けたが、ケース2の仕切り壁32に形成されている開口部33の幅W1よりも、制御基板8の幅W2が狭い場合には、図7(a)の工程において、制御基板8を第三の端子5に既に取り付け済みのパッケージ6を作業ステージ3に載置して製造することもできる。
  (実施の形態3)
 図8と図9(a)~図9(c)は本発明の実施の形態3を示す。
 実施の形態1,2では、ケース2の底面と平行に伸びている第一の端子1とパッケージ6の底面と平行に伸びている第二の端子4が製造の途中では接触しないように、第一の端子1と第二の端子4の間に隙間31を形成して離間させていたが、この実施の形態3では、第一の端子1と第二の端子4の向きを、それぞれの底面とは垂直方向に第一の端子1と第二の端子4の向きを変更することで、第一の端子1と第二の端子4が直接に接触してもケース2とパッケージ6の底面を揃えることが可能になる。その他は実施の形態1,2と同じである。
 図8に示すように、第一の端子1の一端は、ケース2の内側に露出すると共にケース2の深さ方向に沿って上方に折り曲げられている。第一の端子1の他端は、ケース2を通って外部に引き出されている。パッケージ6から水平に引き出された第二の端子4は、その先端が、ケース2の深さ方向に沿って上方に折り曲げられて、第一の端子1に面接触している。この互いに面接触した第一の端子1と第二の端子4は、例えば、直接にかしめる、または超音波接合によって電気接続されている。
 あらかじめスルーホールが設けられた制御基板8は、パッケージ6から引き出されてケース2の深さ方向に沿って上方に折り曲げられている第三の端子5へ挿入し、はんだで接合されている。
 図9(a)~(c)は製造工程を示している。
 先ず、図9(a)に示すように、ケース2を作業ステージ3に戴置する。
 次ぎに、図9(b)に示すように、ケース2の内側の作業ステージ3にパッケージ6を載置する。互いに面接触した第一の端子1と第二の端子4は、例えば、直接にかしめる、または超音波接合によって電気接続する。
 第一の端子1および第二の端子4、第三の端子5はすべて同じ方向に取り出されている。すなわち、これらの端子は、ケース2の底面およびパッケージ6の裏面に対して垂直方向に配置されている。
 図9(c)では、第三の端子5へ制御基板8を挿入し、はんだ接合する。
 このような構造をとった場合、実施の形態1および2のように第一の端子1と第二の端子4を離間させる必要がなくなる。つまり、実施の形態1および2ではケース2とパッケージ6の底面を揃えることを目的として、それぞれの底面と平行に伸びている第一の端子1と第二の端子4が接触しないように離間させていたが、この実施の形態3では、底面とは垂直方向にそれぞれの端子の向きを変更することで、第一の端子1と第二の端子4が接触していてもケース2とパッケージ6の底面を揃えることが可能になる。
 なお、ケース2の内側にパッケージ6を差し込んだが、作業テーブル3にパッケージ6を先に載置し、その後にパッケージ6の外側にケース2を被せることによっても製造できる。
 この実施の形態3では、第1の端子1をケース2の上方に向かって引き出し、パッケージ6の第2の端子4も第1の端子1に沿ってケース2の上方に向かって折り曲げられていたが、第1の端子1をケース2の下方に向かって引き出し、パッケージ6の第2の端子4も第1の端子1に沿ってケース2の下方に向かって折り曲げて半導体装置を製造することもできる。第1の端子1と第2の端子4を互いにかしめまたは超音波接合によって接合する作業は、図8のように、第1の端子1,第2の端子4がケース2の上方に向かって折り曲げられている場合の方が、作業性が良好である。
 特に矛盾のない点において、本実施の形態1~3は同時に実施することが可能である。その場合も、作業テーブルの同一平面を使用してケースとパッケージを戴置するため、ケースに搭載されるパッケージの底面高さを揃えることで制御基板8にかかる過大な応力を抑制し、ヒートシンクへ取り付ける際に使用する放熱グリスの厚みをパッケージ間で揃え熱抵抗のばらつきを抑制するという効果を得ることができることには変わりない。
 本発明は、インバータ等電力変換用途で使用される半導体装置の高性能化に寄与する。
 1  第一の端子
 2  ケース
 3  作業テーブル
 4  第二の端子
 5  第三の端子
 6  パッケージ
 7  接合材料
 8  制御基板
 9  パワー半導体素子
10  リードフレーム
11  ソース電極
12  ゲート電極
13  Al線
14  モールド樹脂
15  絶縁層
16  放熱板
17  正極端子
18  負極端子
19  出力端子
20  ねじ穴
30  ケースの底部の開口部
31  ケースの第一の端子とパッケージの第二の端子の間の隙間
32  ケース内側で深さ方向の中間に形成された仕切り壁
33  仕切り壁の中央の開口部

Claims (12)

  1.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、
     一端が内側底部に沿って引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして作業テーブルに戴置し、
     前記パワー半導体素子に接続された第二の端子を有する前記パッケージを、前記ケースの前記開口部を通して前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子の間に隙間を形成し、
     前記隙間に接合材料を介装して前記第一の端子と前記第二の端子を電気接続する
    半導体装置の製造方法。
  2.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、
     前記パワー半導体素子に接続された第二の端子を有する前記パッケージを、前記第二の端子が作業テーブルに沿って伸びるように前記作業テーブルに戴置し、
     一端が内側で深さ方向の中間位置に沿って引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして前記パッケージに被せて前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子の間に接合材料を介装して前記第一の端子と前記第二の端子を電気接続する
    半導体装置の製造方法。
  3.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置を製造するに際し、
     一端が内側で深さ方向に引き出され前記パワー半導体素子と接続される第一の端子を有する前記ケースを、その底部の開口部を下にして作業テーブルに戴置し、
     前記パワー半導体素子に接続され前記ケースの深さ方向に引き出された第二の端子を有する前記パッケージを、前記ケースの前記開口部を通して前記作業テーブルに戴置して、前記ケースの前記第一の端子と前記パッケージの前記第二の端子を接触させるとともに電気的に接合する
    半導体装置の製造方法。
  4.  前記第一の端子と前記第二の端子を、接合材料としてSn系のはんだを加熱溶融させて接合することを特徴とする
    請求項1または請求項2に記載の半導体装置の製造方法。
  5.  前記第二の端子にはSnを主成分とするめっきが施されていることを特徴とする
    請求項1または請求項2に記載の半導体装置の製造方法。
  6.  前記第一の端子と前記第二の端子を、かしめまたは超音波接合によって接合することを特徴とする
    請求項3に記載の半導体装置の製造方法。
  7.  前記パッケージは、前記ケースの深さ方向に沿って前記作業テーブルから離間する方向に引き出された第三の端子が設けられており、前記パッケージを前記作業テーブルに載置する前あるいは後に、前記パワー半導体素子に駆動信号を出力する回路が構築されている制御基板を、第三の端子に電気接続する
    請求項1~請求項3の何れかに記載の半導体装置の製造方法。
  8.  前記第一の端子,前記第二の端子の何れかが、CuまたはCu合金からなることを特徴とする
    請求項1~請求項3の何れかに記載の半導体装置の製造方法。
  9.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、
     内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、
     底部に前記パッケージの一部が露出する開口部が形成され、一端が内側底部に沿って引き出され前記第二の端子と接続される第一の端子を有するケースと、
     前記ケースの前記第一の端子と前記パッケージの前記第2の端子との間の前記ケースの底部に沿った方向の隙間に介装されて前記第一の端子と前記パッケージの前記第2の端子を電気接続する接合材料と
    を設けた半導体装置。
  10.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、
     内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、
     底部に前記パッケージの一部が露出する開口部が形成され、一端が内側で深さ方向の中間位置に沿って引き出され前記第二の端子と接続される第一の端子を有するケースと、
     前記ケースの第一の端子と前記パッケージの前記第2の端子との間の前記ケースの底部に沿った方向の隙間に介装されて前記第一の端子と前記パッケージの前記第2の端子を電気接続する接合材料とを設けた
    半導体装置。
  11.  内部にパワー半導体素子を搭載した複数のパッケージを、樹脂成型されたケース内部に配置した半導体装置であって、
     内部に搭載した前記パワー半導体素子に接続された第二の端子を有するパッケージと、
     底部に前記パッケージの一部が露出する開口部が形成され、一端が内側で深さ方向に引き出され前記パワー半導体素子と接続される第一の端子を有するケースと
    を設け、かつ前記パッケージの前記第二の端子が、前記ケースの前記第一の端子に沿って前記深さ方向に延設されて前記第一の端子に接触すると共に、かしめまたは超音波接合によって前記第一の端子と前記第二の端子が電気接続されている
    半導体装置。
  12.  前記パッケージは、前記ケースの深さ方向に沿って前記作業テーブルから離間する方向に引き出された第三の端子が設けられており、前記パワー半導体素子に駆動信号を出力する回路が構築されている制御基板が、前記第三の端子に電気接続されている
    請求項9~請求項11の何れかに記載の半導体装置。
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JP2014515463A JP5895220B2 (ja) 2012-05-15 2013-03-06 半導体装置の製造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015207582A (ja) * 2014-04-17 2015-11-19 三菱電機株式会社 電力半導体装置およびその製造方法
JP6093455B2 (ja) * 2014-01-27 2017-03-08 株式会社日立製作所 半導体モジュール
JP2019057611A (ja) * 2017-09-21 2019-04-11 三菱電機株式会社 半導体装置および電力変換装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102153041B1 (ko) * 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
US10201152B2 (en) * 2015-09-15 2019-02-12 Once Innovations, Inc. Systems and methods for promoting biological responses in incubated eggs
CN110168721B (zh) * 2017-01-16 2022-12-27 三菱电机株式会社 半导体装置以及半导体装置的制造方法
JP6769556B2 (ja) * 2017-07-28 2020-10-14 三菱電機株式会社 半導体装置及び半導体モジュール
WO2021230294A1 (ja) * 2020-05-14 2021-11-18 ヌヴォトンテクノロジージャパン株式会社 光源モジュール

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54107257A (en) * 1978-02-09 1979-08-22 Fujitsu Ltd Semiconductor device mounting method
JPH06204400A (ja) * 1992-12-28 1994-07-22 Mitsubishi Electric Corp 半導体モジュール
JPH1084079A (ja) * 1996-09-09 1998-03-31 Matsushita Electric Ind Co Ltd 半導体装置
JP2002076258A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体装置
JP4177571B2 (ja) 2001-09-20 2008-11-05 三菱電機株式会社 半導体装置
JP2009099339A (ja) * 2007-10-16 2009-05-07 Mitsubishi Electric Corp 電子機器の配線接続構造及び方法
JP2011103367A (ja) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp 電力用半導体装置
JP2012004346A (ja) * 2010-06-17 2012-01-05 Mitsubishi Electric Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408453B (en) * 1997-12-08 2000-10-11 Toshiba Kk Package for semiconductor power device and method for assembling the same
JP3758383B2 (ja) * 1998-10-23 2006-03-22 富士電機デバイステクノロジー株式会社 パワー半導体装置およびその組立方法
JP2001189416A (ja) * 1999-12-28 2001-07-10 Mitsubishi Electric Corp パワーモジュール
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP5064107B2 (ja) 2007-05-09 2012-10-31 昭和シェル石油株式会社 電子部品モジュール又はcis系薄膜太陽電池モジュールのリボンワイヤの接続方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54107257A (en) * 1978-02-09 1979-08-22 Fujitsu Ltd Semiconductor device mounting method
JPH06204400A (ja) * 1992-12-28 1994-07-22 Mitsubishi Electric Corp 半導体モジュール
JPH1084079A (ja) * 1996-09-09 1998-03-31 Matsushita Electric Ind Co Ltd 半導体装置
JP2002076258A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体装置
JP4177571B2 (ja) 2001-09-20 2008-11-05 三菱電機株式会社 半導体装置
JP2009099339A (ja) * 2007-10-16 2009-05-07 Mitsubishi Electric Corp 電子機器の配線接続構造及び方法
JP2011103367A (ja) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp 電力用半導体装置
JP2012004346A (ja) * 2010-06-17 2012-01-05 Mitsubishi Electric Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2851951A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6093455B2 (ja) * 2014-01-27 2017-03-08 株式会社日立製作所 半導体モジュール
JPWO2015111202A1 (ja) * 2014-01-27 2017-03-23 株式会社日立製作所 半導体モジュール
JP2015207582A (ja) * 2014-04-17 2015-11-19 三菱電機株式会社 電力半導体装置およびその製造方法
JP2019057611A (ja) * 2017-09-21 2019-04-11 三菱電機株式会社 半導体装置および電力変換装置

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