WO2012111522A1

WO2012111522A1 - アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置

Info

Publication number: WO2012111522A1
Application number: PCT/JP2012/052955
Authority: WO
Inventors: 達朗黒田
Original assignee: シャープ株式会社
Priority date: 2011-02-16
Filing date: 2012-02-09
Publication date: 2012-08-23
Also published as: US8964152B2; US20130314617A1

Abstract

本発明の前記基板２０は、互いに交差する複数のゲート配線２６及びソース配線２７によって区画された領域に画素電極２５を形成してなり、ゲート配線２６に並列して配され、画素電極２５との間で容量を形成する容量配線１２６を備え、容量配線１２６は、隣り合う画素電極２５の外縁に重畳する形で配されるとともに、容量配線１２６上には、容量配線１２６を覆う第１絶縁膜と、第１絶縁膜上に形成される絶縁膜であって、容量配線１２６よりも線幅が狭く、容量配線１２６に沿うように配される凸条部１２９を備える第２絶縁膜２９と、が形成され、画素電極２５は、第２絶縁膜２９上であって隣り合う画素電極２５，２５の外縁１２５がそれぞれ凸条部上１２９に乗り上がる形で形成されている。

Description

アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置

　本発明は、アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置に関する。

　液晶表示装置に用いられる液晶パネル（表示パネルの一種）は、互いに向かい合うように配置される一対の基板と、これらの基板間で挟まれた液晶層等からなる。これらの基板のうち、一方の基板は、表面に複数個の薄膜トランジスタ及び画素電極がマトリクス状に配設されたアクティブマトリクス基板からなる。

　アクティブマトリクス基板上の薄膜トランジスタ及び画素電極は、液晶パネルの各画素に対応するように割り当てられる。各画素における薄膜トランジスタ及び画素電極は、互いに交差するようにアクティブマトリクス基板上に配設されている複数本のゲート配線及びソース配線等によって区画されている。　

　ところで、画素電極の一部は、アクティブマトリクス基板を平面視した際に、ゲート配線（又は容量配線）の一部と、絶縁膜（層間絶縁膜）等を介して重畳するような形になっている。このように画素電極の一部を配置することによって、画素電極とゲート配線との間で容量を形成している（例えば、特許文献１参照）。各画素の容量を確保する観点からは、画素電極が前記ゲート配線と多く重なることが好ましい。

特開平１１－１４２８７９号公報

（発明が解決しようとする課題）
　しかしながら、アクティブマトリクス基板における各画素電極の外縁を、前記ゲート配線と多く重ねようとすると、ゲート配線を挟んで隣り合った画素電極同士が近付き過ぎて、互いに電気的に接続し、所謂、リークが発生する虞がある。リークが発生すると、それらの画素は２個連続した表示不良（例えば、輝点）となり、問題となっている。

　本発明の目的は、容量配線を挟んで隣り合った画素電極同士の間隔を狭く設定することが可能なアクティブマトリクス基板、その基板を備えた表示パネル、その表示パネルを備えた表示装置、及びその表示装置を備えたテレビ受信装置を提供することである。

（課題を解決するための手段）
　本発明に係るアクティブマトリクス基板は、互いに交差する複数のゲート配線およびソース配線によって区画された領域に画素電極を形成してなるアクティブマトリクス基板であって、前記ゲート配線に並列して配され、前記画素電極との間で容量を形成する容量配線を備え、前記容量配線は、隣り合う前記画素電極の外縁に重畳する形で配されるとともに、前記容量配線上には、当該容量配線を覆う第１絶縁膜と、前記第１絶縁膜上に形成される絶縁膜であって、前記容量配線よりも線幅が狭く、前記容量配線に沿うように配される凸条部を備える第２絶縁膜と、が形成され、前記画素電極は、前記第２絶縁膜上であって隣り合う当該画素電極の外縁がそれぞれ前記凸条部上に乗り上がる形で形成されていることを特徴とする。

　前記アクティブマトリクス基板において、前記凸条部が、２つの端部と、それらで挟まれた中間部とからなり、前記端部における高さが、前記中間部の高さよりも低く設定されてもよい。

　前記アクティブマトリクス基板において、前記凸条部が、２つ端部と、それらで挟まれた中間部とからなり、前記端部における線幅が、前記中間部における線幅よりも狭く設定されてもよい。

　前記アクティブマトリクス基板において、前記画素電極の端部が、前記容量配線に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有することが好ましい。

　本発明に係る表示パネルは、前記アクティブマトリクス基板を備える。

　本発明に係る表示装置は、照明装置と、前記照明装置からの光を利用して表示を行う前記表示パネルとを備える。

　本発明に係るテレビ受信装置は、前記表示装置を備える。

（発明の効果）
　本発明によれば、容量配線を挟んで隣り合った画素電極同士の間隔を狭く設定することが可能なアクティブマトリクス基板、その基板を備えた表示パネル、その表示パネルを備えた表示装置、及びその表示装置を備えたテレビ受信装置を提供できる。

実施形態１に係るテレビ受信装置の概略構成を示す分解斜視図液晶表示装置の断面構成を概略的に示す断面図液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図図３に示されるアレイ基板のＡ－Ａ断面図透明基板上にゲート配線及び容量配線を形成する工程を示す図透明基板上に、第１絶縁膜、半導体膜及び導電膜を形成する工程を示す図第２導電膜上に、パターニングされたフォトレジスト層を形成する工程を示す図第２導電膜をウェットエッチングする工程を示す図第１導電膜及び半導体膜をドライエッチングする工程を示す図フォトレジスト層に対してアッシングを行う工程を示す図開口領域に対応する部分の第２導電膜をウェットエッチングする工程を示す図開口領域に対応する部分の第１導電膜及び半導体膜をドライエッチングする工程を示す図第２導電膜上のフォトレジスト層をアッシングする工程を示す図アレイ基板上に、第２絶縁膜を形成する工程を示す図第２絶縁膜上に形成されているフォトレジスト層を第３のフォトマスクを介して露光する工程を示す図露光後のフォトレジスト層を現像する工程を示す図エッチングされた第２絶縁膜を示す図第２絶縁膜上の透明導電膜をパターニングして画素電極を形成する工程を示す図実施形態２のアレイ基板の断面図実施形態２において、第３のフォトマスクを介して露光されたフォトレジスト層を現像する工程を示す図エッチングされた第２絶縁膜を示す図第２絶縁膜上の透明導電膜をパターニングして画素電極を形成する工程を示す図実施形態３のアレイ基板における画素電極の外縁を示す平面図実施形態４のアレイ基板における画素電極の外縁を示す平面図実施形態５のアレイ基板における画素電極の外縁を示す平面図実施形態６のアレイ基板における画素電極の外縁を示す平面図

＜実施形態１＞
　本発明の実施形態１を、図１ないし図１８によって説明する。本実施形態では、液晶表示装置１０を構成する液晶パネルに備えられるアクティブマトリクス基板について例示する。なお、図２に示される上側を表側とし、下側を裏側とする。

　図１は、実施形態１に係るテレビ受信装置の概略構成を示す分解斜視図である。図２は、液晶表示装置の断面構成を概略的に示す断面図である。図１に示されるように、テレビ受信装置ＴＶは、液晶表示装置（表示装置）１０と、この液晶表示装置１０を挟むようにして収容する表裏両キャビネットＣａ，Ｃｂと、電源Ｐと、チューナーＴと、スタンドＳとを備えている。液晶表示装置１０は、全体として横長の四角形をなし、図２に示されるように、表示パネルである液晶パネル１１と、外部光源であるバックライト装置（照明装置）１２とを備え、これらがベゼル１３等により一体的に保持されるように構成されている。

　バックライト装置１２は、液晶パネル１１の背面直下に光源が配置されるように構成されており、所謂、直下型である。バックライト装置１２は、表側（光出射側、液晶パネル１１側）に開口したシャーシ１４と、このシャーシ１４内に敷設される反射シート（反射部材）１５と、シャーシ１４の開口部分に取り付けられる光学部材１６と、光学部材１６を固定するためのフレーム１７と、シャーシ１４内に並列した状態で収容される複数本の冷陰極管（光源）１８と、冷陰極管１８の端部を遮光するとともに自身が光反射性を備えているランプホルダ（不図示）と、を有して構成されている。

　液晶パネル１１は、主として、透光性のアレイ基板（アクティブマトリクス基板）２０と、このアレイ基板２０と対向するように配置される透光性の対向基板（カラーフィルタ基板）２１と、これらの間に封入される液晶層とを備える。この液晶層には、電界印加に伴って光学特性が変化する物質である液晶材料が含まれている。アレイ基板２０は、液晶パネル１１の裏側（バックライト装置１２側）に配され、対向基板２１は、その裏側（光出射側）に配される。なお、両基板２０，２１の外面側には、表裏一対の偏光板２３，２３がそれぞれ貼り付けられている。

　ここで、アレイ基板２０について説明する。図３は、液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図である。アレイ基板２０は、透明なガラス基板（以下、透明基板）と、この内面側（液晶層側、対向基板との対向面側）にマトリクス状に配設されている複数個の薄膜トランジスタ（以下、ＴＦＴ）２４及び画素電極２５等を備えている。ＴＦＴ２４はスイッチング素子として利用され、このＴＦＴ２４に対して画素電極２５が電気的に接続されている。ＴＦＴ２４は、半導体素子からなり、アモルファスシリコン（ａ－Ｓｉ）等からなる半導体膜１２４を含む。画素電極２５は、例えば、ＩＴＯ（インジウム錫酸化物）等の透明導電膜からなる。

　ＴＦＴ２４及び画素電極２５は、１つの画素に対して、それぞれ１つずつ割り当てられている。そして各画素に割り当てられている画素電極２５は、透明基板の内面側に形成されているゲート配線２６、容量配線１２６及びソース配線２７によって区画されている。ゲート配線２６は、各画素のＴＦＴ２４に対して走査信号を供給し、容量配線２６は、各画素に対して容量を形成するための電気信号を供給し、ソース配線２７は、各画素に対して画像信号を供給する。これらの配線２６，１２６，２７は、いずれも導電材料からなる。

　ゲート配線２６は、互いに平行に並ぶように透明基板の内面側に複数本形成されている。そして、容量配線１２６は、隣り合ったゲート配線２６，２６の間に配されるように、透明基板の内面側に複数本形成されている。また、ソース配線２７は、ゲート配線２６及び容量配線１２６に対してそれぞれ交差するように、透明基板の内面側に複数本形成されている。

　各画素に割り当てられているＴＦＴ２４は、後述する第１絶縁膜を介してゲート配線２６と対向するように設けられている。また、ＴＦＴ２４はソース電極２４ａ及びドレイン電極２４ｂを備えており、ソース２４ａはソース配線２７と接続され、ドレイン電極２４ｂは、画素電極２５と接続されている。

　例えば、図３に示されている画素電極２５（２５Ａ）は、互いに平行に並んだゲート配線２６及び容量配線１２６と、これらと交差するように形成されている２本のソース配線２７，２７とで囲まれている。図３に示されるように、本実施形態の画素電極２５は、平面視した際の形状が、全体として矩形状であり、画素電極２５の外縁のうち、１つの辺に対応する部分１２５（１２５Ａ）が、後述する第１絶縁膜等を介して容量配線１２６と重なるように配置されている。

　また、上述した画素電極２５Ａに対して用配線１２６を挟んで隣接する他の画素電極２５Ｂについても、その外縁１２５（１２５Ｂ）が、容量配線１２６と重なるように配置されている。

　図４は、図３に示されるアレイ基板のＡ－Ａ断面図である。図４に示されるように、アレイ基板２０は、透明基板１２０上に容量配線１２６が形成されており、その容量配線１２６を覆うように透明基板１２０上に第１絶縁膜２８が形成されている。そして、この第１絶縁膜２８を覆うように、第２絶縁膜（層間絶縁膜）２９が形成されている。第２絶縁膜２９のうち、容量配線１２６を覆う部分に、凸条部１２９が設けられている。この凸条部１２９は、第２絶縁膜２９の一部であり、容量配線１２６の配線方向に沿って延びた線状の突起である。なお、本実施形態の凸条部１２９は、容量配線１２６の中央に配置されている。

　また、本実施形態の凸条部１２９は、２本の溝２２９（２２９Ａ，２２９Ｂ）で挟まれている。これらの溝２２９（２２９Ａ，２２９Ｂ）は、第２絶縁膜２９をその表面から掘り込んで形成される。

　図４に示されるように、第２絶縁膜２０を覆うように、画素電極２５（２５Ａ，２５Ｂ）が形成されている。そしてその外縁１２５（１２５Ａ，１２５Ｂ）は、凸条部１２９に乗り上がるような形状となっている。画素電極２５Ａの外縁１２５Ａと、それと隣接する画素電極２５Ｂの外縁１２５Ｂとが、凸条部１２９を挟んで間隔（隙間）Ｄを保ちつつ互いに向かい合っている。画素電極２５の外縁１２５は、第２絶縁膜２９等を介して容量配線１２６と対向するように設けられている。つまり、アレイ基板２０を平面視した際に、画素電極２５の外縁１２５は、容量配線１２６と重畳する形となっている。

　なお、アレイ基板２０の端部には、ゲート配線２６から引き回された端子部と、ソース配線２７から引き回された端子部と、容量配線１２６から引き回された端子部とがそれぞれ設けられており、これらの各端子部には、外部回路から信号が入力され、それによって各画素のＴＦＴ２４の駆動が制御される。また、アレイ基板２０の内面側には、液晶層中の液晶分子を配向させるための配向膜が形成されている。

　次いで、対向基板２１について説明する。対向基板２１は、透明なガラス基板上に、複数個のカラーフィルタがマトリクス状に配設されている。これらのカラーフィルタは、アレイ基板２０上の各画素電極２５と対向するように設けられており、格子状のブラックマトリクス（遮光部）によって区画されている。このブラックマトリクスは、アレイ基板２０上のゲート配線２６，容量配線１２６及びソース配線２７と対向するように設けられている。なお、対向基板２１の内面側にも、液晶層中の液晶分子を配向させるための配向膜が形成されている。

　ここで、アレイ基板２０の製造工程を説明する。本実施形態のアレイ基板２０は、その製造過程で、合計４枚のフォトマスクが利用される。具体的には、第１のフォトマスクを利用して、パターニングされたゲート配線２６及び容量配線１２６が形成され、第２のフォトマスクを利用して、パターニングされたソース電極２４ａ，ドレイン電極２４ｂ，ソース配線２７及び半導体膜１２４が形成され、第３のフォトマスクを利用して、パターニングされた第２絶縁膜が形成され、第４のフォトマスクを利用して、パターニングされた画素電極２５が形成される。

　本実施形態では、第２のフォトマスク及び第３のフォトマスクとして、露光量を領域毎に異ならせることが可能な半透過膜を含んだハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクが利用される。以下、具体的にアレイ基板２０の各製造工程を図５ないし図１８を参照しつつ説明する。なお、図５ないし図１８には、図３に示されるアレイ基板２０のＢ－Ｂ断面に対応する部分が示されている。

　図５は、透明基板上にゲート配線及び容量配線を形成する工程を示す図である。先ず、アレイ基板２０の土台部分となる透明基板１２０の表面が洗浄される。その後、乾燥させた透明基板１２０の表面上に、所定の厚みを持った金属膜が形成される。この金属膜は、例えば、スパッタリング法を利用して形成される。金属膜としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又は銅（Ｃｕ）等からなる単体（単層）の金属膜、又はこれらに金属窒化物を積層した積層物等からなる。

　次いで、前記金属膜上にフォトレジストを塗布し、その金属膜の全面にフォトレジスト層（第１のフォトレジスト層）を形成する。その後、そのフォトレジスト層に対して、第１のフォトマスクを介して露光する。なお、第１のフォトマスクには、光透過部及び遮光部からなる第１パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記第１パターンに基づくパターンが形成される。そして、そのパターンが形成されたフォトレジスト層をマスクとして、前記金属膜をエッチング（例えば、ウェットエッチング又はドライエッチング）する。すると、図５に示されるように、透明基板１２０上に、それぞれパターニングされたゲート配線２６と容量配線１２６とが形成される。

　図６は、透明基板上に、第１絶縁膜、半導体膜及び導電膜を形成する工程を示す図である。図６に示されるように、ゲート配線２６及び容量配線１２６が形成された透明基板１２０上に、第１絶縁膜２８と、半導体膜１２４と、導電膜３１とがこの順で積層される。これらのうち、導電膜３１は、二層構造であり、ドーピング半導体膜からなる下層側の第１導電膜３１ａと、金属膜からなる上層側の第２導電膜３１ｂとからなる。

　第１絶縁膜２８は、所謂、ゲート絶縁膜からなり、ゲート配線２６及び容量配線１２６を覆うように透明基板１２０上に形成される。第１絶縁膜２８は、例えば、プラズマＣＶＤ等のＣＶＤ法（化学気相成長法）を利用して形成される。第１絶縁膜２８は、例えば、プラズマＣＶＤ法等のＣＶＤ法を利用して形成される。半導体膜１２４は、例えば、アモルファスシリコン（ａ－Ｓｉ）等からなる。

　第１導電膜３１ａは、例えば、スパッタリング法を利用して形成される。第１導電膜３１ａは、例えば、リン（Ｐ）等のｎ型不純物が高濃度でドーピングされたアモルファスシリコン（ｎ＋Ｓｉ）等からなる。第２導電膜３１ｂは、例えば、スパッタリング法を利用して形成される。第２導電膜３１ｂは、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又は銅（Ｃｕ）等からなる単体（単層）の金属膜、又はこれらに金属窒化物を積層した積層物等からなる。

　次いで、第２導電膜３１ｂ上にフォトレジストを塗布し、その第２導電膜３１ｂの全面にフォトレジスト層（第２フォトレジスト層）を形成する。その後、そのフォトレジスト層に対して、第２のフォトマスクを介して露光する。なお、第２のフォトマスクは、上述したようにハーフトーンマスク、又はグレートーンマスクからなる。そして、この第２のフォトマスクには、光透過部、この光透過部よりも光透過量が少ない半透過部、及び遮光部からなる第２パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記第２パターンに基づくパターンが形成される。

　図７は、第２導電膜上に、パターニングされたフォトレジスト層を形成する工程を示す図である。図７に示されるように、フォトレジスト層３２は、最も厚みがある部分３２ａと、その部分３２よりも厚みが少なく表面が窪んだ部分３２ｂを含んでいる。例えば、フォトレジストがポジ型の場合、最も厚みがある部分３２ａは、露光時に第２のフォトマスクの遮光部に対応し、前記部分３２ｂは半透過部に対応する。そして、第２導電膜３１ｂ上にフォトレジスト層３２が形成されていない部分は、第２のフォトマスクの光透過部に対応する。

　なお、フォトレジスト層３２の前記部分３２ａは、ソース電極２４ａ及びドレイン電極２４ｂに対応し、前記部分３２ｂは、ソース電極２４ａとドレイン電極２４ｂとの間に形成されるＴＦＴ２４の開口領域に対応する。

　次いで、パターニングされたフォトレジスト層３２をマスクとして、導電膜３１及び半導体膜１２４に対して、二段階でエッチングを行う。先ず、導電膜３１の上層側にある第２導電膜３１ｂに対して、ウェットエッチングを行う。図８は、第２導電膜をウェットエッチングする工程を示す図である。図８に示されるように、フォトレジスト層３２で覆われていない部分の第２導電膜３１ｂ（図７参照）はウェットエッチングにより除去され、フォトレジスト層３２で覆われている部分の第２導電膜３１ｂは、ウェットエッチング後も残存する。

　続いて、フォトレジスト層３２をマスクとして、第１導電膜３１ａ及び半導体膜１２４に対して、ドライエッチングを行う。図９は、第１導電膜及び半導体膜をドライエッチングする工程を示す図である。図９に示されるように、フォトレジスト層３２で覆われていない部分の第１導電膜３１ａ及び半導体膜１２４（図８参照）はドライエッチングにより除去され、フォトレジスト層３２で覆われている部分の第１導電膜３１ａ及び半導体膜１２４は、ドライエッチング後も残存する。

　上記のように、フォトレジスト層３２を利用して二段階でエッチングを行った後、そのフォトレジスト層３２に対してアッシングを行う。このアッシングによって、フォトレジスト層３２のうち、厚みが少ない部分３２ｂが除去される。アッシングとしては、例えば、酸素プラズマが利用される。図１０は、フォトレジスト層に対してアッシングを行う工程を示す図である。図１０に示されるように、フォトレジスト層３２のうち、厚みが少ない部分３２ｂ（図９参照）が削られて、除去される。そして、フォトレジスト層３２の部分３２ａは、アッシングによって削られて厚みが少なくなっている。

　次いで、アッシング後のフォトレジスト層３２をマスクとして、導電膜３１及び半導体膜１２４に対して、二段階でエッチングを行う。先ず、導電膜３１の上層側である第２導電膜３１ｂに対して、ウェットエッチングを行う。図１１は、開口領域に対応する部分の第２導電膜をウェットエッチングする工程を示す図である。図１１に示されるように、フォトマスク層３２で覆われていない開口領域３３に対応する部分の第２導電膜３１ｂは、ウェットエッチングによって除去される。なお、フォトマスク層３２で覆われている部分の第２導電膜３１ｂはウェットエッチング後も残存する。

　続いて、フォトレジスト層３２をマスクとして、第１導電膜３１ａ及び半導体膜１２４に対して、ドライエッチングを行う。図１２は、開口領域に対応する部分の第１導電膜及び半導体膜をドライエッチングする工程を示す図である。図１２に示されるように、フォトレジスト層３２で覆われていない開口領域３３に対応する部分の第１導電膜３１ａは、ドライエッチングにより除去される。また、開口領域３３に対応する部分の半導体膜１２４は、ドライエッチングによって表面が僅かに削られて厚みがその削られた分だけ少なくなる。なお、フォトマスク層３２で覆われている部分の第１導電膜３１ａ及び半導体膜１２４は、ドライエッチング後も残存する。

　その後、フォトレジスト層３２に対して、酸素プラズマ等を利用してアッシングすることによって、第２導電膜３１ｂ上からフォトレジスト層３２が除去される。図１３は、第２導電膜上のフォトレジスト層をアッシングする工程を示す図である。図１３に示されるように、アッシングによって第２導電膜３１ｂ上からフォトレジスト層３２が除去される。すると、ゲート配線２６の上側には、ＴＦＴ２４が形成される。そして、このＴＦＴ２４には、半導体膜１２４上に形成されている第１導電膜３１ａ及び第２導電膜３１ｂからなるソース電極２４ａと、同じく第１導電膜３１ａ及び第２導電膜３１ｂからなるドレイン電極２４ｂとが設けられている。

　上記のように、ＴＦＴ２４が形成された後、アレイ基板２０上に、所定の厚みを持った第２絶縁膜（層間絶縁膜）２９が形成される。図１４は、アレイ基板２０上に、第２絶縁膜を形成する工程を示す図である。図１４に示されるように、第２絶縁膜２９はアレイ基板２０上に形成されているＴＦＴ２４及び第１絶縁膜２８を覆うように形成される。第２絶縁膜２９は、例えば、プラズマＣＶＤ法によって形成される。第２絶縁膜２９は、例えば、窒化シリコン（ＳｉＮｘ）等の無機材料、アクリル樹脂材料等からなる。

　次いで、第２絶縁膜２８上にフォトレジストを塗布し、その第２絶縁膜２８の全面にフォトレジスト層（第３フォトレジスト層）を形成する。その後、そのフォトレジスト層に対して、第３のフォトマスクを介して露光する。図１５は、第２絶縁膜２８上に形成されているフォトレジスト層を第３のフォトマスクを介して露光する工程を示す図である。図１５には、容量配線１２６付近の断面図が示されている。第３のフォトマスク３５は、上述したようにハーフトーンマスク、又はグレートーンマスクからなる。そして、この第３のフォトマスク３５は、光透過部と、この光透過部よりも光透過量が少ない半透過部と、遮光部とからなる第３パターンが形成されている。

　図１５に示されるように、容量配線１２６付近のフォトレジスト層３４を露光する第３のフォトマスク３５には、遮光部３５ａ，３５ｃ及び３５ｅと、半透過部３５ｂ及び３５ｄが設けられている。図１６は、露光後のフォトレジスト層３４を現像する工程を示す図である。露光後のフォトレジスト層３４が、現像液で現像されると、そのフォトレジスト層３４には、前記第３パターンに基づくパターンが形成される。

　フォトレジストがポジ型の場合、半透過部３５ｂ及び３５ｄ（図１５参照）に対応するフォトレジスト層３４の部分３４ｂ及び３５ｄは、遮光部３５ａ，３５ｃ及び３５ｅ（図１５参照）に対応するフォトレジスト層３４の部分３４ａ，３４ｃ及び３４ｅよりも、現像後の厚みが薄くなり、フォトレジスト層３４の表面に凹凸のパターンが形成される。図１６に示されるように、フォトレジスト層３４の部分３４ｃは、溝状に窪んだ部分３４ｂ及び３４ｄで挟まれており、凸状に盛り上がった形となっている。なお、第３のフォトマスク３５の光透過部に対応するフォトレジスト層３４の部分は、現像後、除去される。この部分は、後述するコンタクトホールの形成に利用される。

　上記のようにパターンが形成されたフォトレジスト層３４をマスクとして、第２絶縁膜２９をエッチングする。エッチングとしては、ウェットエッチング又はドライエッチングが行われる。エッチング後のフォトレジスト層３４はアッシングして除去される。図１７は、エッチングされた第２絶縁膜２９を示す図である。フォトレジスト層３４の厚みの少ない部分３４ｂ及び部分３４ｄで覆われている第２導電膜２９の部分には、溝２２９（２２９Ａ，２２９Ｂ）が形成されている。フォトレジスト層３４の前記部分３４ｂに対応して溝２２９Ｂが形成され、そして前記部分３４ｄに対応して溝２２９Ａが形成される。

　また、前記部分３４ｂと前記部分３４ｄとの間の厚みのある部分３４ｃに対応して、第２絶縁膜２９上に凸条部１２９が形成される。つまり、前記溝２２９Ａ及び溝２２９Ｂが形成されると、それらの間で挟まれた部分が残って凸条部１２９となる。なお、前記溝２２９Ｂの外側（凸条部１２９と反対側）には、前記溝２２９Ｂに沿った外側凸部３２９Ｂが形成され、前記溝２２９Ａの外側（凸条部１２９と反対側）には、前記溝２２９Ａに沿った外側凸部３２９Ａが形成される。このようにして、第２絶縁膜２９がパターニングされて、前記凸条部１２９等が形成される。なお、第２絶縁膜２９には、画素電極２５がドレイン電極２４ｂと接続するために利用されるコンタクトホール６５等も形成される（図３参照）。

　続いて、パターニングされた第２絶縁膜２９上に、所定の厚みを持った透明導電膜が形成される。透明導電膜は、例えば、スパッタリング法によって形成される。透明導電膜は、例えば、ＩＴＯからなる。図１８は、第２絶縁膜上の透明導電膜をパターニングして画素電極を形成する工程を示す図である。図１８に示されるように、透明導電膜２５０は、凸条部１２９及び溝２２９等を覆うように第２絶縁膜２９上に形成されている。そして、この透明導電膜２５０上に、フォトレジストが塗布されて、その全面にフォトレジスト層（第４フォトレジスト層）を形成する。そして、このフォトレジスト層３６に対して、第４のフォトマスクを介して露光する。なお、第４のフォトマスクには、光透過部及び遮光部からなる第４パターンが形成されている。

　露光後のフォトレジスト層３６を、現像液を利用して現像すると、そのフォトレジスト層３６には、前記第４パターンに基づくパターンが形成される。図１８に示されるように、フォトレジスト層３６は、厚みがある部分３６ａ及び部分３６ｃと、それらの間に配置し、フォトレジスト層３６が除去された部分３６ｂからなる。前記部分３６は、透明導電膜２５０が露出しており、その透明導電膜２５０の下側に凸条部１２９が配置している。

　このようにパターンが形成されたフォトレジスト層３６をマスクとして、前記透明導電膜２５０のエッチングが行われる。エッチングとしては、ウェットエッチング又はドライエッチングが行われる。このエッチングによって、透明導電膜２５０がパターニングされて、フォトレジスト層３６で覆われていない部分３６ｂの透明導電膜２５０が除去される。そして、除去された透明導電膜２５０の下側から凸条部１２９が露出する。その後、フォトレジスト層３６をアッシングして除去すると、図３及び図４に示されるような、形状の画素電極２５が得られる。

　以上のような製造工程を経て製造された本実施形態のアレイ基板２０は、容量配線１２６を挟んで隣り合った画素電極２５（２５Ａ，２５Ｂ）の間隔を狭く設定することができる（図３及び図４参照）。以下、その理由を説明する。

　本実施形態の場合、図３に示されるように、画素電極２５（２５Ａ）の外縁１２５（１２５Ａ）と、画素電極２５（２５Ｂ）の外縁１２５（１２５Ｂ）とは、なるべく容量配線１２６に対して多く重なるように、第２絶縁膜２９上に設けられている。つまり、画素電極２５Ｂの外縁１２５Ｂは、溝２２９Ｂにおける表面（底面）を覆い、画素電極２５Ａの外縁１２５Ａは、溝２２９Ａにおける表面（底面）を覆うように配置している。そしてそれらの先端部分は、凸条部１２９を挟んで隙間Ｄを保ちつつ、凸条部１２９に乗り上がるような形状となっている。

　つまり、画素電極２５（２５Ａ，２５Ｂ）の外縁１２５（１２５Ａ，１２５Ｂ）は、凸条部１２９の縁に対して下側から上側に向かってせり上がるような状態になっている。初めに、このような状態で形成しておくと、画素電極２５（２５Ａ，２５Ｂ）の外縁１２５（１２５Ａ，１２５Ｂ）は、時間の経過と共に、その自重等によって、乗り上がった状態から下側に若干、ずり落ちる。つまり画素電極２５（２５Ａ，２５Ｂ）の外縁１２５（１２５Ａ，１２５Ｂ）同士は、時間の経過と共に、若干、互いに離れることになる。なお、画素電極２５の外縁１２５が凸条部１２９からずれ落ちる程度は、極僅かであり、通常、画素電極２５と容量配線１２６との間で形成される容量には、殆ど影響はない。

　したがって、本実施形態のアレイ基板２０は、容量配線１２６を挟んで隣り合った画素電極２５（２５Ａ，２５Ｂ）同士の間隔を狭く設定することが可能である。なお、本実施形態のアレイ基板２０は、上述したように、第２絶縁膜２９をパターニングする工程において、その表面に凸条部１２９を形成できる。そのため、製造工程を増加させることなく、これまでの製造設備を利用して、効率的に凸条部１２９を有するアレイ基板２０を製造できる。

＜実施形態２＞
　本発明の実施形態２を、図１９ないし図２２を参照しつつ説明する。本実施形態では、上記実施形態１と同様、液晶表示装置１０を構成する液晶パネルに用いられるアクティブマトリクス基板（アレイ基板）について例示する。

　図１９は、実施形態２のアレイ基板の断面図である。このアレイ基板２０Ａの基本的な構造は、実施形態１のものと同様である。図１９に示されるアレイ基板２０Ａは、図４に示される実施形態１のアレイ基板２０と同様、容量配線１２６付近のものである。図１９に示されるように、本実施形態の凸条部１２９Ａは、実施形態１のものよりも高さ（厚み）がある。この凸条部１２９Ａは、溝２２９（２２９Ａ，２２９Ｂ）を実施形態１の場合よりも深く掘り下げることによって形成される。本実施形態の場合、溝２２９（２２９Ａ，２２９Ｂ）は、第２絶縁膜２９を貫通するように設けられている。

　このような凸条部１２９Ａを備えるアレイ基板２０Ａは、基本的には、上述した実施形態１の製造工程と同様の工程を経て、製造される。したがって、ここでは主として実施形態１の製造工程と異なる点を説明する。図２０は、実施形態２において、第３のフォトマスクを介して露光されたフォトレジスト層を現像する工程を示す図である。図２０に示されるように、露光後のフォトレジスト層１３４が現像液で現像されると、フォトレジスト層１３４はパターニングされて、厚みのある部分１３４ａ，１３４ｅ及び１３４ｄと、除去された部分１３４ｂ及び１３４ｄとが形成される。なお、図２０には、実施形態１の場合と同様、容量配線１２６付近の断面図が示されている。

　この図２０に示される内容は、実施形態１の図１６に示される内容に対応するものであり、実施形態１の場合と比べて、フォトレジスト層１３４の部分１３４ｂ及び１３４ｄにおける厚みが少なく設定されている。本実施形態では、このようなパターンがフォトレジスト層１３４に形成されるように、第３のフォトマスクのパターンが設定される。

　次いで、上記のようなパターンが形成されたフォトレジスト層１３４をマスクとして、第２絶縁膜２９を実施形態１と同様、エッチングする。その後、フォトレジスト層１３４は、実施形態１と同様、アッシングして除去される。図２１は、エッチングされた第２絶縁膜を示す図である。図２１に示されるように、第２絶縁膜２９がエッチングされて、容量配線１２６を覆う第１絶縁膜２８上に、凸条部１２９Ａと、溝２２９（２２９Ａ，２２９Ｂ）が形成される。

　その後、第２絶縁膜２９を覆うように、実施形態１と同様、透明導電膜２５０が形成され、更に、その透明導電膜２５０を覆うように、フォトレジスト層３６が形成される。その後、そのフォトレジスト層３６に対して第４のフォトマスクを介して露光すると、パターニングされたフォトレジスト層３６が透明導電膜２５０上に形成される。図２２は、第２絶縁膜上の透明導電膜をパターニングして画素電極を形成する工程を示す図である。図２２に示されるように、パターニングされたフォトレジスト層３６は、厚みのある部分３６ａ及び３６ｃと、凸条部１２９Ａを覆う部分の透明導電膜２５０が露出した部分３６ｂとからなる。このフォトレジスト層３６をマスクとして、透明導電膜２５０をエッチングすると、図１９に示されるようなパターニングされた画素電極２５が得られる。

　本実施形態のアレイ基板２０Ａも、実施形態１と同様、容量配線１２６を挟んで隣り合った画素電極２５（２５Ａ，２５Ｂ）同士の間隔を狭く設定することが可能である。なお、本実施形態のアレイ基板２０Ａも、上述したように、第２絶縁膜２９をパターニングする工程において、その表面に凸条部１２９Ａを形成できる。そのため、製造工程を増加させることなく、これまでの製造設備を利用して、効率的に凸条部１２９Ａを有するアレイ基板２０Ａを製造できる。また、本実施形態のアレイ基板２０Ａは、実施形態１のものと比べて、画素電極２５の外縁１２５がより乗り上がる（せり上がる）ような形状となっている。外縁１２５がこのような形状であると、実施形態１と比べて、画素電極２５（２５Ａ，２５Ｂ）同士は、互いに離れやすくなる。したがって、より確実に、画素電極２５（２５Ａ，２５Ｂ）同士を離した状態で維持できる。

＜実施形態３＞
　本発明の実施形態３を、図２３を参照しつつ説明する。本実施形態では、上記実施形態１と同様、液晶表示装置１０を構成する液晶パネルに用いられるアクティブマトリクス基板（アレイ基板）について例示する。

　図２３は、実施形態３のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板２０Ｂにおける基本的な構造は、実施形態１のものと同様である。ただし、本実施形態のアレイ基板２０Ｂにおける凸条部１２９Ｂは、実施形態１のものと形状が異なっている。

　本実施形態の凸条部１２９Ｂは、実施形態１のものと同様、容量配線１２６の配線方向に沿って線状に延びた構造であるものの、その両端部１３０Ｂ，１３１Ｂの線幅が、それらで挟まれた部分である中間部１３２Ｂの線幅よりも、狭く（細く）設定されている。凸条部１２９Ｂは、実施形態１と同様、第２絶縁膜２９からなり、厚みは均一である。本実施形態の凸条部１２９Ｂは、その製造工程において、このような形状となるようにパターニングされる。

　凸条部１２９Ｂがこのような形状であると、その両端部１３０Ｂ，１３１Ｂに乗り上がる画素電極２５の外縁１２５部分が、中間部１３２Ｂに乗り上がる画素電極２５の外縁１２５部分と比べて、少なくなっており、凸条部１２９Ｂから離れ易くなっている。したがって、容量配線１２６を挟んで向かい合った画素電極２５，２５の隙間が、その両端において広くなる。

　すると、透明導電膜２５０をウェットエッチングして画素電極２５をパターニングする際に、隣り合った画素電極２５，２５同士を隔てるための溝（間隔Ｄ）を形成し易くなる。ウェットエッチングの際に、不要な部分の透明導電膜（例えば、前記溝に相当する部分）は、溶剤と共に除去される必要がある。本実施形態のように、凸条部１２９Ｂの両端部１３０Ｂ，１３１Ｂの線幅が狭く設定されていると、上述したように、容量配線１２６を挟んで向かい合った画素電極２５，２５の隙間（間隔Ｄ）が、その両端において広くなるため、前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなる。そのため、画素電極２５，２５間で、透明導電膜が除去されずに残ること（所謂、膜残り）が抑制される。

＜実施形態４＞
　本発明の実施形態４を、図２４を参照しつつ説明する。本実施形態では、上記実施形態１と同様、液晶表示装置１０を構成する液晶パネルに用いられるアクティブマトリクス基板（アレイ基板）について例示する。

　図２４は、実施形態４のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板２０Ｃの基本的な構造は、実施形態１のものと同様である。ただし、本実施形態のアレイ基板２０Ｃにおける凸条部１２９Ｃは、実施形態１のものと形状が異なっている。

　図２４に示されるように、本実施形態の凸条部１２９Ｃは、実施形態１のものと同様、容量配線１２６の配線方向に沿って線状に延びた構造であるものの、その両端部１３０Ｃ，１３１Ｃの高さが、それらで挟まれた部分である中間部１３２Ｃの高さよりも、低く設定されている。なお、中間部１３２Ｃは、その表面が平坦になっており、高さが一定となるように設定されている。本実施形態の凸条部１２９Ｃは、その製造工程において、このような形状となるようにパターニングされる。

　凸条部１２９Ｃの形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極２５をパターニングする際に、隣り合った画素電極２５，２５同士を隔てるための溝（間隔Ｄ）を形成し易くなる。ウェットエッチングの際に、不要な部分の透明導電膜（例えば、前記溝に相当する部分）は、溶剤と共に除去される必要がある。本実施形態のように、凸条部１２９Ｃの両端の高さが低くなっていると、画素電極２５の外縁１２５における両端が下るように傾斜するため、前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなる。すると、画素電極２５，２５間で、透明導電膜が除去されずに残ること（所謂、膜残り）が抑制される。

＜実施形態５＞
　本発明の実施形態５を、図２５を参照しつつ説明する。本実施形態では、上記実施形態１と同様、液晶表示装置１０を構成する液晶パネルに用いられるアクティブマトリクス基板（アレイ基板）について例示する。図２５は、実施形態５のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板２０Ｄにおける基本的な構造は、実施形態１のものと同様である。ただし、本実施形態のアレイ基板２０Ｄにおける画素電極２５（２５Ｃ，２５Ｄ）の外縁１２５（１２５Ｃ，１２５Ｄ）の形状が、実施形態１のものと異なっている。

　図２５に示されるように、本実施形態のアレイ基板２０Ｄにおける画素電極２５（２５Ｃ，２５Ｄ）の外縁（１２５Ｃ，１２５Ｄ）は、両端部分が丸みを帯びるように（所謂、Ｒ状に）切り欠かれている。つまり、画素電極２５（２５Ｃ，２５Ｄ）の外縁（１２５Ｃ，１２５Ｄ）は、容量配線１２６に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有している。そのため、この切り欠かれた部分で挟まれた画素電極２５（２５Ｃ，２５Ｄ）の間には、大きな隙間４０，４０が形成される。

　画素電極２５（２５Ｃ，２５Ｄ）における外縁１２５（１２５Ｃ，１２５Ｄ）の形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極２５（２５Ｃ，２５Ｄ）をパターニングする際に、隣り合った画素電極２５，２５同士を隔てるための溝（間隔Ｄ）に、膜残りが発生することを抑制できる。つまり、画素電極２５（２５Ｃ，２５Ｄ）の間の溝（間隔Ｄ）の前後に、大きな隙間４０，４０があるため、ウェットエッチングの際に前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなっている。また、その前記溝に相当する部分（透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間）に前記溶剤が浸入し易くもなっている。

＜実施形態６＞
　本発明の実施形態６を、図２６を参照しつつ説明する。本実施形態では、上記実施形態１と同様、液晶表示装置１０を構成する液晶パネルに用いられるアクティブマトリクス基板（アレイ基板）について例示する。図２６は、実施形態６のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板２０Ｅにおける基本的な構造は、実施形態１のものと同様である。ただし、本実施形態のアレイ基板２０Ｅにおける画素電極２５（２５Ｅ，２５Ｆ）の外縁１２５（１２５Ｅ，１２５Ｆ）の形状が、実施形態１のものと異なっている。

　図２６に示されるように、本実施形態のアレイ基板２０Ｅにおける画素電極２５（２５Ｅ，２５Ｆ）の外縁１２５（１２５Ｅ，１２５Ｆ）は、その中央部分のみが、凸条部１２９に乗り上がっている。そして外縁１２５（１２５Ｅ，１２５Ｆ）の両端部分は、切り欠かれている。つまり、画素電極２５（２５Ｅ，２５Ｆ）は、アレイ基板２０Ｅを平面視した際に、ソース配線方向における長さが、前記中央部分よりも前記両端部分の方が短くなるように設定されている。そのため、この切り欠かれた部分で挟まれた画素電極２５（２５Ｅ，２５Ｆ）の間には、大きな隙間４０Ａ，４０Ａが形成される。

　画素電極２５（２５Ｅ，２５Ｆ）における外縁１２５（１２５Ｅ，１２５Ｆ）の形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極２５（２５Ｅ，２５Ｆ）をパターニングする際に、隣り合った画素電極２５，２５同士を隔てるための溝（間隔Ｄ）に、膜残りが発生することを抑制できる。つまり、画素電極２５（２５Ｅ，２５Ｆ）の間の溝（間隔Ｄ）の前後に、大きな隙間４０Ａ，４０Ａがあるため、ウェットエッチングの際に前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなっている。また、その前記溝に相当する部分（透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間）に前記溶剤が浸入し易くもなっている。

　＜他の実施形態＞
　本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

　（１）上記実施形態では、凸条部は、容量配線の中央に配置していたが、本発明の目的を達成できるのであれば、他の実施形態においては、容量配線の中央に配置しなくてもよい。

　（２）上記実施形態では、凸条部としては、各画素において容量配線の配線方向に沿って一続きのものを使用していたが、本発明の目的を達成できるのであれば、他の実施形態においては、凸条部が途中で分断されていてもよい。

　（３）凸条部は、全ての画素に対応するように設けてもよいし、必要に応じて、一部の画素に対して設けてもよい。

　（４）上記実施形態では、カラー表示する液晶表示装置であったが、白黒表示する液晶表示装置にも本発明は適用可能である。

１０…液晶表示装置（表示装置）、１１…液晶パネル（表示パネル）、１２…照明装置、１３…ベゼル、１４…シャーシ、１６…光学部材、１７…フレーム、１８…冷陰極管（光源）、２０…アレイ基板（アクティブマトリクス基板）、２１…対向基板、２４…ＴＦＴ、２４ａ…ソース電極、２４ｂ…ドレイン電極、２５…画素電極、１２５…画素電極の外縁、２６…ゲート配線、１２６…容量配線、２７…ソース配線、１２９…凸条部、１２４…半導体膜

Claims

　互いに交差する複数のゲート配線およびソース配線によって区画された領域に画素電極を形成してなるアクティブマトリクス基板であって、
　前記ゲート配線に並列して配され、前記画素電極との間で容量を形成する容量配線を備え、
　前記容量配線は、隣り合う前記画素電極の外縁に重畳する形で配されるとともに、
　前記容量配線上には、
　　当該容量配線を覆う第１絶縁膜と、
　　前記第１絶縁膜上に形成される絶縁膜であって、前記容量配線よりも線幅が狭く、前記容量配線に沿うように配される凸条部を備える第２絶縁膜と、
　が形成され、
　前記画素電極は、前記第２絶縁膜上であって隣り合う当該画素電極の外縁がそれぞれ前記凸条部上に乗り上がる形で形成されていることを特徴とするアクティブマトリクス基板。
　前記凸条部が、２つの端部と、それらで挟まれた中間部とからなり、前記端部における高さが、前記中間部の高さよりも低く設定されている請求項１に記載のアクティブマトリクス基板。
　前記凸条部が、２つ端部と、それらで挟まれた中間部とからなり、前記端部における線幅が、前記中間部における線幅よりも狭く設定されている請求項１又は請求項２に記載のアクティブマトリクス基板。
　前記画素電極の端部が、前記容量配線に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有する請求項１ないし請求項３のいずれか一項に記載のアクティブマトリクス基板。
　請求項１ないし請求項４のいずれか一項に記載のアクティブマトリクス基板を備える表示パネル。
　照明装置と、
　前記照明装置からの光を利用して表示を行う請求項５に記載の表示パネルとを備える表示装置。
　請求項６に記載された表示装置を備えるテレビ受信装置。