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WO2012057482A2 - 수직형 발광 다이오드 셀 어레이 및 그의 제조 방법 - Google Patents

수직형 발광 다이오드 셀 어레이 및 그의 제조 방법 Download PDF

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WO2012057482A2
WO2012057482A2 PCT/KR2011/007942 KR2011007942W WO2012057482A2 WO 2012057482 A2 WO2012057482 A2 WO 2012057482A2 KR 2011007942 W KR2011007942 W KR 2011007942W WO 2012057482 A2 WO2012057482 A2 WO 2012057482A2
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WO
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layer
light emitting
vertical
unit light
type semiconductor
Prior art date
Application number
PCT/KR2011/007942
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French (fr)
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WO2012057482A3 (ko
WO2012057482A4 (ko
Inventor
김근호
김윤근
최원진
김극
송정섭
Original Assignee
일진머티리얼즈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of WO2012057482A2 publication Critical patent/WO2012057482A2/ko
Publication of WO2012057482A3 publication Critical patent/WO2012057482A3/ko
Publication of WO2012057482A4 publication Critical patent/WO2012057482A4/ko

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Definitions

  • the present invention relates to a light emitting diode cell array, and more particularly, to a vertical light emitting diode cell array and a method of manufacturing the same, which operate at high voltage and low current.
  • LEDs Light emitting diodes
  • LEDs are photoelectric conversion elements that emit light by applying a forward current to both ends of a P-N junction.
  • LEDs are released into commercial products in the form of modules through epi wafer fabrication process, chip production process, packaging process and module process.
  • Vertical LED structures In an effort to increase the efficiency of LEDs, vertical LED structures have been developed in which two electrodes are placed above and below the semiconductor layer.
  • Vertical LEDs include a P-type semiconductor layer, an active layer, and an N-type semiconductor layer sequentially disposed on a support substrate that is a conductor.
  • the vertical LED includes an N-type electrode layer disposed above the N-type semiconductor layer and a P-type electrode layer disposed below the P-type semiconductor layer as the electrode layer.
  • vertical LEDs typically operate at a driving voltage of 5V or less in a single chip state, and receive driving voltages and driving currents from separate driving units.
  • the conventional driving unit for driving a vertical LED includes a converter for converting direct current from alternating current to apply alternating current power, and a dc / dc converter for lowering the converted direct current power to a level applied to the vertical led.
  • a problem of lowering conversion efficiency may occur.
  • high current is provided to the vertical LEDs to increase reactive power lost to heat.
  • Korean Patent Laid-Open Publication No. 2009-0038193 discloses a vertical light emitting device that can be driven by an AC power source by connecting a plurality of light emitting device cells in series.
  • This prior patent forms a thick N-type semiconductor layer, and proceeds with the primary etching process for defining the unit cell and the secondary etching process for exposing the N-type semiconductor layer. Therefore, since the etching process increases, there is a problem that the process becomes complicated.
  • the prior patent has a problem that the light emitting area is reduced because a pad is provided on one of the light emitting cells, that is, the outermost light emitting cells, and light is not emitted from the light emitting cells.
  • the unit cells are embedded between the unit cells to separate the unit cells, an insulation layer forming process may be added, thereby increasing the complexity of the process. As described above, the prior patent has many problems such as complicated process and low luminous efficiency.
  • the present invention provides a vertical LED cell array operating at high voltage and low current and a method of manufacturing the same.
  • the present invention provides a vertical LED cell array and a method of manufacturing the same that can minimize the reduction of the light emitting area and improve the light emitting efficiency.
  • Vertical LED cell array comprises a support substrate having an insulating layer; A plurality of first conductive patterns spaced apart from each other on the insulating layer; A plurality of vertical unit light emitting cells each provided on the plurality of first conductive patterns, the plurality of vertical unit light emitting cells including a P-type semiconductor layer, an active layer, and an N-type semiconductor layer; And a plurality of second conductive patterns electrically connecting the plurality of first conductive patterns and a plurality of adjacent vertical unit light emitting cells.
  • Each of the plurality of first conductive patterns is provided to correspond to each of the plurality of vertical unit light emitting cells, and a portion of the plurality of vertical unit light emitting cells is exposed to the outside of the vertical unit light emitting cell.
  • the semiconductor device may further include at least one of an ohmic contact layer pattern and a reflective metal layer pattern provided between the P-type semiconductor layer and the plurality of first conductive patterns.
  • the first conductive pattern is formed to surround the reflective metal layer pattern, and the reflective metal layer pattern is formed to surround the ohmic contact layer pattern.
  • the insulating layer further includes a contact portion electrically connecting the support substrate and a portion of the first conductive pattern to each other.
  • the apparatus further includes a eutectic metal layer provided between the insulating layer and the support substrate.
  • the eutectic metal layer is formed to bury the contact portion.
  • the eutectic metal layer uses an alloy of Au and Sn.
  • the adhesive layer may further include an adhesive layer formed between the insulating layer and the eutectic metal layer, and between the eutectic metal layer and the support substrate.
  • the adhesive layer uses at least one of Ti, Cr, and Ni.
  • a method of manufacturing a vertical LED cell array includes sequentially forming an N-type semiconductor layer, an active layer, and a P-type semiconductor layer on a growth substrate; Forming a plurality of first conductive patterns on the P-type semiconductor layer; Forming an insulating layer and a support substrate over the entirety including the plurality of first conductive patterns; Separating the growth substrate from the N-type semiconductor layer; Forming a plurality of vertical unit light emitting cells by patterning the N-type semiconductor layer, the active layer, and the P-type semiconductor layer so that a portion of the first conductive pattern is exposed; And forming a plurality of second conductive patterns electrically connecting a portion of the N-type semiconductor of the plurality of vertical unit light emitting cells and the plurality of first conductive patterns to each other.
  • the method may further include forming at least one of an ohmic contact layer pattern and a reflective electrode layer pattern on the P-type semiconductor layer prior to forming the first conductive pattern.
  • the first conductive pattern is formed to surround the reflective electrode layer pattern, and the reflective electrode layer pattern is formed to surround the ohmic contact layer pattern.
  • the insulating layer is formed to include a contact portion exposing at least one of the first conductive patterns.
  • the eutectic metal layer is bonded.
  • the eutectic metal layer is formed to bury the contact portion.
  • the first adhesive layer is formed on the insulating layer and the eutectic metal layer, respectively, and then bonded to each other, and the second adhesive layer is formed on the eutectic metal layer and the support substrate, respectively, and then bonded to each other.
  • the forming of the second conductive pattern may include forming an insulating layer pattern exposing a portion of the N-type semiconductor layer of the plurality of unit light emitting cells; And forming a conductive thin film on the entire upper portion and patterning the conductive thin film to be connected to the first conductive pattern below the other unit light emitting cell from the N-type semiconductor layer of the one unit light emitting cell.
  • a vertical LED cell array in which a plurality of unit light emitting cells, which are vertical LEDs, are connected in series. Since the vertical LEDs emit most of the light toward the upper surface of the device, when a cell array including the vertical LEDs as the unit light emitting cells is configured, light reabsorption between neighboring unit light emitting cells can be prevented and the light emission efficiency can be maximized.
  • the size of the DC power provided to the unit light emitting cell can be adjusted by changing the number of unit light emitting cells constituting the LED cell array.
  • the power provided to the vertical unit light emitting cell maintains a relatively high voltage and low current state, thereby increasing the light conversion efficiency while reducing energy loss consumed by heat when high current flows. It has the advantage of being.
  • the vertical LED cell array is formed in the chip production process step through the semiconductor process.
  • the semiconductor process By applying the semiconductor process, a plurality of mounted vertical unit light emitting cells can be integrally formed, and the number of vertical unit light emitting cells can be more easily adjusted.
  • an additional process such as wiring and LED chip bonding, which is required, is simplified, thereby simplifying the process.
  • the structure and the process can be simplified and the light emitting cells can be increased as compared with the conventional vertical LED cell array.
  • FIG. 1 is a schematic diagram of an LED cell array in accordance with one embodiment of the present invention.
  • FIGS. 2 to 7 are cross-sectional views in order of a process for explaining a method of manufacturing a vertical LED cell array according to an embodiment of the present application.
  • FIG. 8 is a schematic plan view of a vertical LED cell array in accordance with one embodiment of the present invention.
  • FIG. 9 is a view schematically illustrating an example of a driver for driving a vertical LED cell array according to an embodiment of the present invention.
  • 10 to 14 are cross-sectional views in order of a process for explaining a method of manufacturing a vertical LED cell array according to another embodiment of the present invention.
  • the terms of the vertical LED, the vertical unit light-emitting cell, the vertical light-emitting cell used in the present specification, the N-type electrode and the P-type electrode of the LED element is the upper portion of the N-type semiconductor layer and the P-type semiconductor layer of the LED element It means an LED, a unit light emitting cell or a light emitting cell structure respectively disposed below, and is interpreted as a structure that is different from a conventional horizontal LED.
  • the LED cell array 100 includes a plurality of unit light emitting cells 110, and at least some of the plurality of unit light emitting cells 110 are electrically connected in series.
  • the unit light emitting cell 110 is a vertical LED, and a plurality of unit light emitting cells 110 are connected to each other in series. In the drawing, six unit light emitting cells 110 are illustrated for convenience, but the present invention is not limited thereto.
  • the driver 120 supplies DC power to drive the LED cell array 100.
  • the size of the DC power provided to the unit light emitting cell 110 may be adjusted by changing the number of unit light emitting cells 110 constituting the LED cell array 100.
  • the unit light emitting cells 110 are vertical LEDs, at least some of the plurality of unit light emitting cells 110 are connected in series with each other, and other portions are connected in parallel. For convenience, the two unit light emitting cells 110 are connected in parallel to form one light emitting unit, and the three light emitting units are connected to each other in series.
  • the number and the number of light emitting units are not limited thereto.
  • the driver 120 supplies DC power to drive the LED cell array 150.
  • the size of the DC power supplied to the unit light emitting cell 110 may be adjusted by changing the number of light emitting units connected in series constituting the LED cell array 100. As an example, when a DC power of about 240V is supplied, two unit light emitting cells 110 may be connected in parallel to each other to form one light emitting unit. In addition, the three light emitting units may be connected to each other in series. In this case, a voltage of about 80 V is applied to each light emitting unit, and thus, a voltage of about 80 V may be applied to each of the unit light emitting cells 110 connected in parallel. As described above, a DC voltage having a relatively high voltage may be applied to each of the unit light emitting cells 110 as compared with the related art.
  • the driver 120 may not include a DC / DC converter compared to the conventional driver, or may reduce the loss of conversion by lowering the burden of the DC / DC converter even when the DC / DC converter is provided.
  • the vertical LED cell array of the present embodiment has a relatively high voltage and low current state of power provided to the vertical unit light emitting cell, so that energy loss consumed by heat when high current flows is reduced. Is reduced.
  • a plurality of unit light emitting cells which are vertical LEDs, are disposed, and an LED cell array in which at least a portion of the plurality of unit light emitting cells is connected in series is manufactured on a substrate.
  • An LED cell array including a plurality of vertical unit light emitting cells forms a single light emitting device chip. Since the vertical LEDs emit most of the light toward the upper surface of the device, when a cell array including the vertical LEDs as the unit light emitting cells is configured, light reabsorption between neighboring unit light emitting cells can be prevented and the light emission efficiency can be maximized. In addition, since the current flow of the unit light emitting cell is vertical, electrical characteristics such as withstand voltage or current spreading are good.
  • the packaging process is relatively simple by using one wire in the packaging process.
  • a single light emitting device chip is formed in a chip production step through a semiconductor process described later.
  • the manufacturing process of the LED chip is composed of epi wafer manufacturing step, chip production step, packaging step and module step, LED cell array in one embodiment of the present invention is manufactured in the chip production step Compared to mounting vertical LED chips in series at package stage, the number of mounted vertical LED chips can be adjusted more easily, and no additional process such as wiring and LED chip bonding applied during the packaging process is required. There is an advantage that the process is simplified.
  • 2 to 7 are cross-sectional views sequentially illustrating a method of manufacturing a vertical LED cell array according to an exemplary embodiment of the present invention.
  • the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 are sequentially formed on the growth substrate 210.
  • the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 may use gallium nitride (GaN) -based compound semiconductors having different doping levels. have.
  • GaN gallium nitride
  • the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 may be formed of an aluminum gallium indium (AlGaInP) compound semiconductor having different doping levels. It is available.
  • AlGaInP aluminum gallium indium
  • the growth substrate 210, the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 may be applied with various known materials constituting a light emitting device.
  • a plurality of first conductive patterns 250 are formed on the P-type semiconductor layer 240 of the growth substrate 210.
  • the plurality of first conductive patterns 250 may be patterned to be spaced apart from each other.
  • the process of forming the plurality of first conductive patterns 250 may include the process of forming a plurality of P-type ohmic contact layer patterns (not shown) in electrical contact with the P-type semiconductor layer 240 and the plurality of Ps. Forming a plurality of reflective metal layer patterns on the type ohmic contact layer.
  • the plurality of reflective metal layer patterns perform a function of re-reflecting light incident to a plurality of vertical unit light emitting cells formed thereafter.
  • the process of forming the plurality of first conductive patterns 250 on the P-type semiconductor layer 240 is performed by depositing a conductive thin film on the P-type semiconductor layer 240 and patterning the conductive thin film using a lithography and etching process. Can be achieved. Lithography and etching processes can be applied to a variety of known methods, so the detailed description thereof will be omitted.
  • an insulating layer 260 and a support substrate 270 are formed on the plurality of first conductive patterns 250.
  • the insulating layer 260 may be achieved by forming insulating films on the plurality of first conductive patterns 250 and the P-type semiconductor layer 240.
  • the contact portion 265 may be formed by partially etching the insulating layers 260 formed on the plurality of first conductive patterns 250 and the P-type semiconductor layer 240. The contact portion 265 electrically connects a portion of the supporting substrate 270 formed thereafter and a portion of the plurality of first conductive patterns 250 to each other.
  • the insulating layer 260 may be formed using nitride or oxide, and at least one of Si 3 N 4 , SixNy (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 1), and amorphous Al 2 O 3 may be used. Ceramic materials such as AlN may be used. At this time, Si 3 N 4 is the most preferable because it uses the best adhesion.
  • the support substrate 270 is formed on the plurality of first conductive patterns 250 and the insulating layer 260.
  • the support substrate 270 may use a metal or a semiconductor, or may use an insulator.
  • the insulator used as the support substrate 270 may be a material having a heat transfer coefficient of 50 W / m ⁇ K or more.
  • the support substrate 270 may be formed by coating or depositing a conductive or semiconductor material on the plurality of first conductive patterns 250 and the insulating layer 260 using known wet and dry semiconductor processes.
  • the support substrate 250 may be separately prepared and bonded to the plurality of first conductive patterns 250 and the insulating layer 260. In this case, a eutectic metal may be applied as a medium to the junction between the supporting substrate 250, the plurality of first conductive patterns 250, and the insulating layer 260.
  • the growth substrate 210 is separated from the N-type semiconductor layer 220 on the support substrate 270.
  • a laser lift off (LLO) or chemical lift off (CLO) process may be applied to separate the growth substrate 210 from the N-type semiconductor layer 220.
  • a plurality of vertical unit light emitting cells 280 electrically insulated from each other by patterning the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 on the support substrate 270.
  • a space 285 is provided between the plurality of vertical unit light emitting cells 280 to insulate the spaces therebetween.
  • the patterning process is performed such that the plurality of vertical unit light emitting cells 280 are electrically insulated from each other by performing an etching process to partially expose the first conductive pattern 250 and the insulating layer 260. Therefore, the plurality of vertical unit light emitting cells 280 and the plurality of first conductive patterns 250 corresponding thereto are electrically connected to the support substrate 270.
  • the first conductive pattern 250 is formed at least the same size as the vertical unit light emitting cell 280. That is, the first conductive pattern 250 is formed to be larger than or the same size as the unit light emitting cell 280, and a portion of the first conductive pattern 250 is exposed to the outside of the unit light emitting cell 280. As the size of the first conductive pattern 250 increases, the contact area between the vertical unit light emitting cell 280 and the support substrate 270 increases, thereby improving current spreading into the vertical unit light emitting cell 280. . In this case, the size of the first conductive pattern 250 may be adjusted within a range not overlapping with the adjacent vertical unit light emitting cell 280.
  • a plurality of second conductive patterns 295 electrically connecting a portion of the N-type semiconductor 220 of the plurality of vertical unit light emitting cells 280 and the plurality of first conductive patterns 250 to each other.
  • the plurality of second conductive patterns 295 includes a plurality of vertical unit light emitting cells neighboring any one of the plurality of first conductive patterns 250 on which one of the plurality of vertical unit light emitting cells 280 is disposed. Electrical connection with the other of 280. Therefore, at least a portion of the plurality of vertical unit light emitting cells 280 are electrically connected to each other in series.
  • a process of forming the plurality of second conductive patterns 295 will be described.
  • An insulating film is formed on the plurality of vertical unit light emitting cells 280 of the support substrate 270, and the insulating film is etched to form a plurality of vertical unit light emission.
  • An insulating layer pattern 290 exposing a portion of the N-type semiconductor layer 220 of the cell 280 is formed.
  • a conductive thin film is formed to cover a portion of the N-type semiconductor layer 220, the insulating layer pattern 290, and the plurality of first conductive patterns 250 of the plurality of unit light emitting cells 280 exposed on the support substrate 270.
  • the conductive thin film may be patterned such that at least a portion of the plurality of vertical unit light emitting cells 280 are electrically connected in series. In this way, the plurality of vertical unit light emitting cells 280 are separated by the separation space 285 and insulated by the insulating film pattern 290, thereby simplifying the insulating film structure and the forming process thereof.
  • the first conductive pattern 250 includes a plurality of vertical unit light emitting cells 280 and a plurality of second conductive patterns 295 disposed on the plurality of first conductive patterns 250, respectively.
  • the plurality of second conductive patterns 295 may include any one of the plurality of first conductive patterns 250 in which one of the plurality of vertical unit light emitting cells 280 is disposed. Electrically connect with another neighbor. As a result, at least some of the plurality of vertical unit light emitting cells 280 are electrically connected in series with each other.
  • FIG. 9 is a view schematically illustrating an example of a driving unit for driving a vertical LED cell array according to an embodiment of the present invention.
  • FIG. 9 (a) is an internal block diagram of the driver 1200
  • FIGS. 12 (b) to 12 (e) show that AC power is converted to DC power by the driver 1200 of FIG. 12 (a).
  • the AC power supply 1210 is a vertical LED cell via the EMI filter 1220, full-wave rectifier circuit 1230, clamping circuit 1240, smoothing circuit 1250 and the constant current supply unit 1260.
  • the array 1270 is provided with a direct current power source.
  • the vertical LED cell array is composed of a plurality of vertical unit light emitting cells 1275.
  • the size of the direct current power provided to each of the plurality of vertical unit light emitting cells 1275 is vertically connected in series in the LED cell array 1270.
  • the number of type unit light emitting cells 1275 may be adjusted.
  • the drawings show that the two vertical unit light emitting cells 1275 are connected in series for convenience of description, the number of the vertical unit light emitting cells 1275 connected in series may be changed without being limited thereto.
  • a DC voltage of about 40V may be supplied to each of the unit light emitting cells 1275.
  • a DC voltage of about 20 V may be supplied to each of the unit light emitting cells 1275.
  • a direct current power of about 240V is supplied, and as shown in FIG. 1B, two unit light emitting cells 410 are connected in parallel to each other to form one light emitting unit, and three light emission units are provided. The units can be connected in series with each other.
  • a voltage of about 80 V is applied to each light emitting unit, and thus, a voltage of about 80 V may be applied to each of the unit light emitting cells 410 connected in parallel.
  • a DC voltage having a relatively high voltage may be applied to each of the unit light emitting cells 410 as compared with the related art.
  • the driver 1200 may not include a DC / DC converter as compared to the conventional driver.
  • the driving unit 1200 may include a DC / DC converter, in this case, the burden of the DC / DC converter may be lowered to reduce the conversion loss rate.
  • the vertical LED cell array 1270 according to the present invention is because the power provided to the vertical unit light-emitting cell 1275 is a relatively high voltage and low current state, the high current is provided There is an advantage that the energy dissipated by the heat generated when is reduced.
  • 10 to 14 are cross-sectional views in order of a process for explaining a method of manufacturing a vertical LED cell array according to another embodiment of the present invention.
  • a process for explaining a method of manufacturing a vertical LED cell array according to another embodiment of the present invention In the following description of the overlapping content and the manufacturing method of an embodiment of the present invention will be omitted.
  • the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 are sequentially formed on the growth substrate 210. Subsequently, a plurality of ohmic contact layer patterns 310, a reflective metal layer pattern 320, and a first conductive pattern 250 spaced apart from each other are formed in a predetermined region on the P-type semiconductor layer 240. Here, only one of the ohmic contact layer pattern 310 or the reflective metal layer pattern 320 may be formed.
  • the ohmic contact layer pattern 310 is formed to facilitate ohmic contact between the P-type semiconductor layer 240 and the reflective metal layer 320.
  • the ohmic contact layer pattern 310 may be formed of metal oxide, Ni / Au, or Pd / Ag. have.
  • the reflective metal layer pattern 320 performs a function of re-reflecting light incident to the plurality of vertical unit light emitting cells, and may be formed of Al, Ag, or an alloy thereof. Meanwhile, the ohmic contact layer pattern 310, the reflective metal layer pattern 320, and the first conductive pattern 250 may be formed in different sizes and patterns, but the reflective metal layer pattern 320 may be formed rather than the ohmic contact layer pattern 310.
  • the first conductive pattern 250 may be greater than or equal to and greater than or equal to the reflective metal layer pattern 320.
  • the ohmic contact layer is formed and then patterned by a predetermined lithography process and an etching process to form an ohmic contact layer pattern 310, and after forming the reflective metal layer, the ohmic contact layer pattern 310 by a predetermined lithography process and an etching process.
  • the reflective metal layer pattern 320 may be formed by patterning the same as or greater than).
  • the first conductive pattern 250 may be formed by patterning the conductive layer greater than or equal to the reflective metal layer 320 by a predetermined lithography process and an etching process.
  • the reflective metal layer pattern 320 may be formed larger than the ohmic contact layer pattern 310, and the first conductive pattern 250 may be formed larger than the reflective metal layer pattern 320. Accordingly, the reflective metal layer pattern 320 is formed to surround the ohmic contact layer pattern 310, and the first conductive pattern 250 is formed to surround the reflective metal layer pattern 320.
  • the lower layer so as to surround the upper layer, it is possible to prevent the metal migration phenomenon and surface morphology deformation generated at the interface between the lower layer and the upper layer by the heat of the subsequent process.
  • the ohmic contact layer pattern 310 may be dissolved by the thermal process, and thus, metal migration and deformation of the surface morphology may occur at the interface between the reflective metal layer pattern 320 and the ohmic contact layer pattern 310.
  • the ohmic contact layer pattern 310 may be formed to surround the reflective metal layer pattern 320, thereby preventing the ohmic contact layer pattern 310.
  • the ohmic contact layer pattern 310 or the reflective metal layer pattern 320 may be dissolved by a thermal process, and thus deformation of the surface morphology may be caused at the interface between the first conductive pattern 250 and the reflective metal layer pattern 320.
  • the reflective metal layer pattern 320 may be formed to surround the first conductive pattern 320, thereby preventing the reflective metal layer pattern 320.
  • an insulating layer 260, an eutectic metal layer 330, and a support substrate 270 are formed on the entire top including the plurality of first conductive patterns 250.
  • the insulating layer 260 may partially form the contact portion 265 to expose one region of the first conductive pattern 250.
  • the eutectic metal layer 330 is formed on the insulating layer 260 including the contact portion 265, and the eutectic metal layer 330 may be formed of, for example, an alloy of Au and Sn.
  • the contact portion 265 may be formed to have a narrow width, whereby the contact portion 265 is buried by the eutectic metal layer 330.
  • the contact portion 265 may be buried by the support substrate 270 instead of being buried by the eutectic metal layer 330.
  • the eutectic metal layer 330 allows the insulating layer 260 and the support substrate 270 to be firmly bonded to each other, and at the same time, fills the contact portion 265.
  • one side of the insulating layer 260 and the one surface of the support substrate 270 adhered to each other may be used.
  • the two eutectic metal layers 330 are bonded to each other.
  • an adhesive layer (not shown) may be formed between the eutectic metal layer 330 and the insulating layer 260, and an adhesive layer (not shown) may be formed between the eutectic metal layer 330 and the support substrate 270. That is, since the adhesive strength between the eutectic metal layer 330 and the insulating layer 260, and the eutectic metal layer 330 and the support substrate 270 may be lowered, an adhesive layer may be formed to improve their adhesive strength. Even when the adhesive layer is formed, an adhesive layer is formed on one surface of the insulating layer 260 and one surface of the eutectic metal layer 330 which are bonded to each other, and then the two adhesive layers are adhered to each other.
  • an adhesive layer is formed on one surface of the eutectic metal layer 330 and one surface of the support substrate 270 to be bonded to each other, and then the two adhesive layers are adhered to each other.
  • the adhesive layer may be used Ti, Cr, Ni and the like.
  • the growth substrate 210 is separated from the N-type semiconductor layer 220 using a lift process.
  • a plurality of vertical unit light emitting cells 280 electrically insulated from each other by patterning the N-type semiconductor layer 220, the active layer 230, and the P-type semiconductor layer 240 on the support substrate 270.
  • the patterning process is performed so that the plurality of vertical unit light emitting cells 280 are electrically insulated from each other by performing an etching process to partially expose the first conductive pattern 250 and the insulating layer 260. Therefore, the plurality of vertical unit light emitting cells 280 and the plurality of first conductive patterns 250 corresponding thereto are electrically connected to the support substrate 270.
  • a plurality of second conductive patterns 295 electrically connecting portions of the N-type semiconductor 220 of the plurality of vertical unit light emitting cells 280 and the plurality of first conductive patterns 250 to each other.
  • the plurality of second conductive patterns 295 includes a plurality of vertical unit light emitting cells neighboring any one of the plurality of first conductive patterns 250 on which one of the plurality of vertical unit light emitting cells 280 is disposed. Electrical connection with the other of 280. Therefore, at least a portion of the plurality of vertical unit light emitting cells 280 are electrically connected to each other in series.
  • a plurality of unit light emitting cells which are vertical LEDs are disposed, and a vertical type LED cell array in which at least a portion of the plurality of unit light emitting cells is connected in series is manufactured on a substrate.
  • the vertical LED cell array including the plurality of vertical unit light emitting cells forms a single light emitting device chip. Since the vertical LEDs emit most of the light toward the upper surface of the device, when a cell array including the vertical LEDs as the unit light emitting cells is configured, light reabsorption between neighboring unit light emitting cells can be prevented and the light emission efficiency can be maximized.
  • electrical characteristics such as withstand voltage or current spreading are good.
  • the packaging process is relatively simple.
  • the vertical LED cell array according to the embodiments of the present invention is formed in the chip production step through the semiconductor process. Therefore, a plurality of mounted vertical unit light emitting cells can be integrally formed and the number of vertical unit light emitting cells can be more easily adjusted as compared with mounting a vertical LED chip in series in a conventional package process step. have. In addition, an additional process such as wiring and LED chip bonding, which are required when the serial connection is performed during the package process, is not required, thereby simplifying the process.

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Abstract

본 발명은 LED 셀 어레이 및 그의 제조 방법에 관한 것으로, 절연층을 구비하는 지지 기판과, 절연층 상에 서로 이격되어 마련되는 복수의 제 1 전도성 패턴과, 복수의 제 1 전도성 패턴 상에 각각 마련되고, P형 반도체층, 활성층 및 N형 반도체층을 구비하는 복수의 수직형 단위 발광 셀과, 복수의 제 1 전도성 패턴과 이웃하는 복수의 수직형 단위 발광 셀을 전기적으로 연결시키는 복수의 제 2 전도성 패턴을 포함하는 수직형 LED 셀 어레이 및 그의 제조 방법이 제시된다.

Description

수직형 발광 다이오드 셀 어레이 및 그의 제조 방법
본 발명은 발광 다이오드 셀 어레이에 관한 것으로, 특히 고전압 및 저전류에서 구동하는 수직형 발광 다이오드 셀 어레이 및 그의 제조 방법에 관한 것이다.
발광 다이오드(light emitting diode, LED)는 P-N 접합의 양단에 순방향의 전류를 인가하여 광을 방출하도록 하는 광전 변환 소자이다. 일반적으로, LED는 에피 웨이퍼 제조 공정, 칩 생산 공정, 패키징 공정 및 모듈 공정을 거쳐 모듈 형태의 상용 제품으로 출시된다. 최근에는 LED가 조명 기구와 같이 고출력을 요구하는 장치에 적용되면서 내부 양자 효율, 광추출 효율 등과 같이 LED의 효율을 증가시키는 분야에서 LED의 연구가 활발하게 진행되고 있다.
LED의 효율을 증가시키는 노력의 일환으로, 두 전극을 반도체층의 상측과 하측에 배치시키는 수직형 LED 구조가 개발되었다. 수직형 LED는 전도체인 지지 기판 상에 순차적으로 배치되는 P형 반도체층, 활성층 및 N형 반도체층을 포함한다. 그리고, 수직형 LED는 전극층으로서 N형 반도체층 상부에 배치되는 N형 전극층과 P형 반도체층 하부에 배치되는 P형 전극층을 포함한다.
이러한 수직형 LED 구조에서는 외부에서 제공되는 전압에 따른 전류의 흐름이 상하 방향으로 일어나므로 전류의 흐름이 양호하다. 따라서, 수평형 LED 구조에 비하여 활성층 영역에서 전류의 균일도가 상대적으로 양호하며, 상면인 N형 반도체층으로의 광방출 특성이 상대적으로 우수하다. 그에 따라, 고출력을 요하는 LED 조명과 같은 응용 분야에 있어서는, 수직형 LED 구조를 채용하려는 노력이 지속적으로 시도되고 있다.
한편, 수직형 LED는 통상 단일 칩 상태에서 5V 이하의 구동 전압에서 동작하며, 구동 전압 및 구동 전류를 별도의 구동부에서 공급받게 된다. 종래의 수직형 LED를 구동하기 위한 구동부는 교류 전원을 적용하기 위하여 교류로부터 직류를 변환하는 변환부와, 변환된 직류 전원을 수직형 LED에 적용되는 수준으로 강하하는 DC/DC 변환부를 포함한다. 그런데, DC/DC 변환부 내에서 직류 전원의 변환시에는 변환 효율 저하 문제가 발생할 수 있다. 또한, 고전류가 수직형 LED에 제공됨으로써 열로 손실되는 무효 전력이 증가할 수 있다.
또한, LED 조명 등의 분야에서는 복수의 수직형 LED를 직렬로 연결시켜 보다 고효율의 제품을 획득하고자 노력하고 있다. 수직형 LED를 직렬 연결하면 단일의 수직형 LED에 비하여 상대적으로 고전압 및 저전류의 직류 전원을 유지하여 열로 소모되는 에너지 손실을 낮출 수 있는 장점이 있다. 그러나, 제한된 부피를 가지는 패키지 내에 실장할 수 있는 수직형 LED의 개수에는 한계가 존재한다. 또한, 패키지를 형성하는 공정이 복잡해지는 어려움이 있다.
한국공개특허 제2009-0038193호에는 복수의 발광 소자 셀을 직렬 연결하여 교류 전원으로 구동이 가능한 수직형 발광 소자가 제시되어 있다. 이러한 선행 특허는 N형 반도체층을 두껍게 형성하고, 단위 셀을 정의하기 위한 1차 식각 공정과 N형 반도체층을 노출시키기 위한 2차 식각 공정을 진행한다. 따라서, 식각 공정이 증가하게 되므로 공정이 복잡해지는 문제점이 있다. 또한, 선행 특허는 발광 셀의 어느 하나, 즉 최외곽의 발광 셀 상에는 패드가 마련되고 그 발광 셀로부터는 광이 방출되지 못하기 때문에 발광 면적이 줄어드는 문제점이 있다. 그리고, 단위 셀 사이가 절연층에 의해 매립되어 단위 셀이 구분되므로 절연층 형성 공정이 추가되고 그에 따라 공정이 복잡해지는 문제가 있다. 이렇게 선행 특허는 공정이 복잡하고, 발광 효율이 저하되는 등 많은 문제가 있다.
본 발명은 고전압 및 저전류에서 동작하는 수직형 LED 셀 어레이 및 그 제조 방법을 제공한다.
본 발명은 발광 면적의 감소를 최소화하고 발광 효율을 향상시킬 수 있는 수직형 LED 셀 어레이 및 그 제조 방법을 제공한다.
본 발명의 일 예에 따른 수직형 LED 셀 어레이는 절연층을 구비하는 지지 기판; 상기 절연층 상에 서로 이격되어 마련되는 복수의 제 1 전도성 패턴; 상기 복수의 제 1 전도성 패턴 상에 각각 마련되고, P형 반도체층, 활성층 및 N형 반도체층을 구비하는 복수의 수직형 단위 발광 셀; 및 상기 복수의 제 1 전도성 패턴과 이웃하는 복수의 수직형 단위 발광 셀을 전기적으로 연결시키는 복수의 제 2 전도성 패턴을 포함한다.
상기 복수의 제 1 전도성 패턴 각각은 상기 복수의 수직형 단위 발광 셀 각각에 대응하도록 마련되며, 상기 복수의 수직형 단위 발광 셀로부터 일부가 상기 수직형 단위 발광 셀의 외측으로 노출되도록 마련된다.
상기 P형 반도체층과 상기 복수의 제 1 전도성 패턴 사이에 마련된 오믹 접촉층 패턴 및 반사 금속층 패턴의 적어도 어느 하나를 더 포함한다.
상기 제 1 전도성 패턴은 상기 반사 금속층 패턴을 감싸도록 형성되고, 상기 반사 금속층 패턴은 상기 오믹 접촉층 패턴을 감싸도록 형성된다.
상기 절연층은 상기 지지 기판과 상기 제 1 전도성 패턴의 일부를 서로 전기적으로 연결시키는 컨택부를 더 포함한다.
상기 절연층과 지지 기판 사이에 마련된 유테틱 금속층을 더 포함한다.
상기 유테틱 금속층은 상기 컨택부를 매립하도록 형성된다.
상기 유테틱 금속층은 Au와 Sn의 합금을 이용한다.
상기 절연층과 상기 유테틱 금속층 사이, 상기 유테틱 금속층과 상기 지지 기판 사이에 각각 형성된 접착층을 더 포함한다.
상기 접착층은 Ti, Cr, Ni의 적어도 어느 하나를 이용한다.
본 발명의 다른 예에 따른 수직형 LED 셀 어레이의 제조 방법은 성장 기판 상에 N형 반도체층, 활성층 및 P형 반도체층을 순차적으로 형성하는 단계; 상기 P형 반도체층 상에 복수의 제 1 전도성 패턴을 형성하는 단계; 상기 복수의 제 1 전도성 패턴을 포함한 전체 상부에 절연층 및 지지 기판을 형성하는 단계; 상기 성장 기판을 상기 N형 반도체층으로부터 분리시키는 단계; 상기 제 1 전도성 패턴의 일부가 노출되도록 상기 N형 반도체층, 활성층 및 P형 반도체층을 패터닝하여 복수의 수직형 단위 발광 셀을 형성하는 단계; 및 상기 복수의 수직형 단위 발광 셀의 상기 N형 반도체의 일부분과 상기 복수의 제 1 전도성 패턴을 서로 전기적으로 연결하는 복수의 제 2 전도성 패턴을 형성하는 단계를 포함한다.
상기 제 1 전도성 패턴을 형성하기 이전에 상기 P형 반도체층 상에 오믹 접촉층 패턴 및 반사 전극층 패턴의 적어도 어느 하나를 형성하는 단계를 더 포함한다.
상기 제 1 전도성 패턴은 상기 반사 전극층 패턴을 감싸도록 형성하고, 상기 반사 전극층 패턴은 상기 오믹 접촉층 패턴을 감싸도록 형성한다.
상기 절연층은 상기 제 1 전도성 패턴의 적어도 어느 하나를 노출시키는 컨택부를 포함하여 형성된다.
상기 절연층 상에 지지 기판을 형성하는 단계는, 상기 절연층 및 지지 기판 상에 각각 유테틱 금속층을 형성한 후 상기 유테틱 금속층을 접합한다.
상기 유테틱 금속층은 상기 컨택부를 매립하도록 형성한다.
상기 절연층과 상기 유테틱 금속층 사이에 제 1 접착층을 형성하고, 상기 유테틱 금속층과 상기 지지 기판 사이에 제 2 접착층을 형성하는 단계를 더 포함한다.
상기 제 1 접착층은 상기 절연층 및 유테틱 금속층 상에 각각 형성된 후 서로 접합하여 형성되고, 상기 제 2 접착층은 상기 유테틱 금속층 및 상기 지지 기판 상에 각각 형성된 후 서로 접합하여 형성된다.
상기 제 2 전도성 패턴을 형성하는 단계는, 상기 복수의 단위 발광 셀의 상기 N형 반도체층의 일부분을 노출시키는 절연막 패턴을 형성하는 단계; 및 전체 상부에 전도성 박막을 형성한 후 일 단위 발광 셀의 상기 N형 반도체층 상으로부터 인접한 타 단위 발광 셀 하측의 상기 제 1 전도성 패턴 상으로 연결되도록 패터닝하는 단계를 포함한다.
본 발명의 실시 예들에 의하면, 수직형 LED인 단위 발광 셀이 복수개 직렬 연결되는 수직형 LED 셀 어레이가 제공된다. 수직형 LED는 대다수 광량이 소자의 상면 방향으로 방출되므로 수직형 LED를 단위 발광 셀로 하는 셀 어레이를 구성하는 경우 이웃하는 단위 발광 셀 간의 광 재흡수를 방지하고 발광 효율을 극대화할 수 있다. 또한, 단위 발광 셀에 제공하는 직류 전원의 크기를 LED 셀 어레이를 구성하는 단위 발광 셀의 개수를 변경하여 조절할 수 있는 장점이 있다. 그리고, 종래의 단일 수직형 LED 칩에 비하여, 수직형 단위 발광 셀에 제공되는 전원이 상대적으로 고전압 및 저전류 상태를 유지함으로써, 고전류가 흐를때 열로 소모되는 에너지 손실을 감소시키면서 광전환 효율이 증가되는 장점이 있다.
또한, 본 발명의 실시 예들에 의하면, 수직형 LED 셀 어레이는 반도체 공정을 통해 칩 생산 공정 단계에서 형성된다. 반도체 공정을 적용함으로써, 복수의 실장되는 수직형 단위 발광 셀을 일체로 형성할 수 있고, 수직형 단위 발광 셀의 개수를 보다 용이하게 조절할 수 있다. 직렬 연결을 패키지 공정시 진행하는 경우에 요구되는 와이어링 및 LED 칩 본딩과 같은 추가 공정이 요구되지 않아 공정이 단순해 진다는 장점이 있다.
그리고, 종래의 수직형 LED 셀 어레이에 비해 구조 및 공정을 단순화시킬 수 있고, 발광 셀을 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 LED 셀 어레이의 개략도.
도 2 내지 도 7은 본 출원의 일 실시 예를 따른 수직형 LED 셀 어레이의 제조 방법을 설명하기 위해 공정 순으로 도시한 단면도.
도 8은 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이의 개략 평면도.
도 9는 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이를 구동하기 위한 구동부의 일 예를 개략적으로 도시한 도면.
도 10 내지 도 14는 본 발명의 다른 실시 예에 따른 수직형 LED 셀 어레이의 제조 방법을 설명하기 위해 공정 순으로 도시한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 "상부에" 또는 "상에" 있다고 표현되는 경우는 각 부분이 다른 부분의 "바로 상부" 또는 "바로 위에" 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
또한, 본 명세서에서 사용되는 수직형 LED, 수직형 단위 발광 셀, 수직형 발광 셀의 용어는 LED 소자의 N형 전극과 P형 전극을 LED 소자의 N형 반도체층의 상부와 P형 반도체층의 하부에 각각 배치시키는 LED, 단위 발광 셀 또는 발광 셀 구조를 의미하며, 종래의 수평형 LED와는 차별되는 구조로 해석된다.
도 1은 본 발명의 일 실시 예에 따른 LED 셀 어레이를 개략적으로 나타내는 도면이다. LED 셀 어레이(100)는 복수의 단위 발광 셀(110)을 포함하며, 복수의 단위 발광 셀(110) 중 적어도 일부분은 전기적으로 직렬 연결된다. 도 1(a)를 참조하면, 단위 발광 셀(110)은 수직형 LED이며, 복수 개가 서로 직렬 연결된다. 도면에서는 편의상 6개의 단위 발광 셀(110)을 도시하고 있으나, 이에 한정되지 않는다. 구동부(120)에서는 LED 셀 어레이(100)를 구동시키는 직류 전원을 공급한다. 단위 발광 셀(110)에 제공되는 직류 전원의 크기는 LED 셀 어레이(100)를 구성하는 단위 발광 셀(110)의 개수를 변경함으로써 조절될 수 있다. 일 예로서, 약 240V의 직류 전원이 공급될 때 6개의 단위 발광 셀(110)을 직렬 연결하는 경우에는 단위 발광 셀(110) 각각에 약 40V의 직류 전압을 공급할 수 있다. 다른 예로서, 12개의 단위 발광 셀(110)을 직렬 연결하는 경우에는 단위 발광 셀(110) 각각에 약 20V의 직류 전압을 공급할 수 있다. 도 1(b)를 참조하면, 단위 발광 셀(110)은 수직형 LED이며, 복수의 단위 발광 셀(110) 중 적어도 일부분은 서로 직렬 연결되며, 다른 일부분은 병렬 연결된다. 도면은 편의상 2개의 단위 발광 셀(110)이 병렬 연결되어 하나의 발광 유닛을 형성하고, 이러한 발광 유닛 3개가 서로 직렬 연결되는 것을 도시하고 있으나, 병렬 연결 또는 직렬 연결되는 단위 발광 셀(110)의 개수 및 발광 유닛의 개수는 이에 한정되지 않는다. 구동부(120)에서는 LED 셀 어레이(150)를 구동시키는 직류 전원을 공급한다. 단위 발광 셀(110)에 제공되는 직류 전원의 크기는 LED 셀 어레이(100)를 구성하는 직렬 연결되는 발광 유닛의 개수를 변경함으로써 조절될 수 있다. 일 예로서, 약 240V의 직류 전윈이 공급될 때 2개의 단위 발광 셀(110)이 서로 병렬로 연결되어 하나의 발광 유닛을 구성할 수 있다. 그리고, 3개의 발광 유닛이 서로 직렬 연결될 수 있다. 이 경우, 하나의 발광 유닛에는 각각 약 80V의 전압이 인가되며, 따라서, 병렬 연결되는 단위 발광 셀(110) 각각에도 약 80V의 전압이 인가될 수 있다. 상술한 바와 같이, 종래에 비하여 상대적으로 고전압의 직류 전압이 단위 발광 셀(110) 각각에 인가될 수 있다.
이에 따라, 구동부(120)는 종래의 구동부와 비교하여 DC/DC 변환부을 구비하지 않을 수 있거나, 또는 DC/DC 변환부을 구비하는 경우에도 DC/DC 변환부의 부담을 낮추어 변환 소실율을 낮출 수 있다. 또한, 종래의 단일 수직형 LED 칩에 비하여, 본 실시 예들의 수직형 LED 셀 어레이는 수직형 단위 발광 셀에 제공되는 전원이 상대적으로 고전압 및 저전류 상태이므로 고전류가 흐를 때 열로 소모되는 에너지 손실이 감소된다.
본 발명의 일 실시 예는 수직형 LED인 단위 발광 셀이 복수개 배치되고, 복수의 단위 발광 셀 중 적어도 일부분이 직렬 연결되는 LED 셀 어레이는 기판 상에서 제조된다. 복수의 수직형 단위 발광 셀을 포함하는 LED 셀 어레이는 단일의 발광 소자 칩을 형성한다. 수직형 LED는 대다수 광량이 소자의 상면 방향으로 방출되므로 수직형 LED를 단위 발광 셀로 하는 셀 어레이를 구성하는 경우 이웃하는 단위 발광 셀 간의 광 재흡수를 방지하고 발광 효율을 극대화할 수 있다. 또한, 단위 발광 셀의 전류 흐름이 수직으로 구현되므로 내전압 또는 전류 확산(spreading) 같은 전기적 특성이 양호하다. 그리고, 패키지 공정시 1개의 와이어를 사용함으로써 패키지 공정이 상대적으로 간단해진다.
한편, 단일 발광 소자 칩은 후술하는 반도체 공정을 통해 칩 생산 단계에서 형성된다. 일반적으로, LED 칩의 제조 공정은 에피(epi) 웨이퍼 제조 단계, 칩 생산 단계, 패키징 단계 및 모듈 단계로 이루어지는데, 본 발명의 일 실시 예에 있어서의 LED 셀 어레이는 칩 생산 단계에서 제조됨으로써 종래의 패키지 단계에서 수직형 LED 칩을 직렬로 실장하는 것과 비교하여 실장되는 수직형 LED 칩의 개수를 보다 용이하게 조절할 수 있으며, 패키지 공정시 적용되는 와이어링 및 LED 칩 본딩과 같은 추가 공정이 요구되지 않아 공정이 단순해지는 장점이 있다.
이하에서는 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이의 제조 방법을 설명하기로 한다.
도 2 내지 도 7은 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이의 제조 방법을 설명하기 위해 공정 순으로 도시한 단면도이다.
도 2를 참조하면, 성장 기판(210) 상에 N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)을 순차적으로 형성한다. 성장 기판(210)이 사파이어계 단결정 기판인 경우, N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)은 도핑 수준이 서로 상이한 질화갈륨(GaN)계 화합물 반도체를 이용할 수 있다. 또한, 성장 기판(210)이 GaP 단결정 기판인 경우, N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)은 도핑 수준이 서로 상이한 알루미늄갈륨인듐인(AlGaInP) 화합물 반도체를 이용할 수 있다. 상기 물질 이외에 성장 기판(210), N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)은 발광 소자를 구성하는 공지의 다양한 물질이 적용될 수 있다.
도 3을 참조하면, 성장 기판(210)의 P형 반도체층(240) 상에 복수의 제 1 전도성 패턴(250)을 형성한다. 복수의 제 1 전도성 패턴(250)은 서로 이격되어 배치되도록 패터닝될 수 있다. 예를 들어, 복수의 제 1 전도성 패턴(250)을 형성하는 공정은 P형 반도체층(240)과 전기적으로 접촉하는 복수의 P형 오믹 접촉층 패턴(미도시)을 형성하는 공정과 복수의 P형 오믹 접촉층 상에 복수의 반사 금속층 패턴을 형성하는 공정을 포함한다. 복수의 반사 금속층 패턴은 이후에 형성되는 복수의 수직형 단위 발광 셀로 입사하는 광을 재반사시키는 기능을 수행한다.
P형 반도체층(240) 상에 복수의 제 1 전도성 패턴(250)을 형성하는 공정은 P형 반도체층(240) 상에 전도성 박막을 증착하고, 전도성 박막을 리소그래피 및 식각 공정을 사용하여 패터닝함으로써 달성할 수 있다. 리소그래피 및 식각 공정은 공지의 다양한 방법을 적용할 수 있으므로, 본 명세서에서는 상세한 설명을 생략하기로 한다.
도 4를 참조하면, 복수의 제 1 전도성 패턴(250) 상에 절연층(260) 및 지지 기판(270)을 형성한다. 절연층(260)은 복수의 제 1 전도성 패턴(250) 및 P형 반도체층(240) 상에 절연막을 형성함으로써 달성할 수 있다. 이때, 도시된 바와 같이 복수의 제 1 전도성 패턴(250) 및 P형 반도체층(240) 상에 형성된 절연층(260)을 부분적으로 식각하여 컨택부(265)를 형성할 수 있다. 컨택부(265)는 이후에 형성되는 지지 기판(270)의 일부와 복수의 제 1 전도성 패턴(250)의 일부를 서로 전기적으로 연결시킨다. 또한, 절연층(260)은 질화물 또는 산화물을 이용하여 형성할 수 있는데, Si3N4, SixNy(0≤x≤2, 0≤y≤1), 비정질 Al2O3의 적어도 어느 하나를 이용할 수 있고, AlN 등의 세라믹 물질을 이용할 수도 있다. 이때, Si3N4는 접착력이 가장 우수하므로 이를 이용하는 것이 가장 바람직하다.
복수의 제 1 전도성 패턴(250) 및 절연층(260) 상에 지지 기판(270)을 형성한다. 지지 기판(270)은 금속 또는 반도체를 이용할 수도 있고, 절연체를 이용할 수도 있다. 지지 기판(270)으로 이용되는 절연체는 열전달 계수가 50W/m·K 이상인 물질일 수 있다. 한편, 지지 기판(270)은 공지의 습식 및 건식 반도체 공정을 이용하여 전도성 또는 반도체 물질을 복수의 제 1 전도성 패턴(250) 및 절연층(260) 상에 코팅 또는 증착함으로써 형성할 수 있다. 또한, 지지 기판(250)을 별도로 준비하고, 이를 복수의 제 1 전도성 패턴(250) 및 절연층(260) 상에 접합함으로써 형성할 수도 있다. 이 경우, 지지 기판(250)과 복수의 제 1 전도성 패턴(250) 및 절연층(260) 사이의 접합에는 매개체로서 유테틱 금속이 적용될 수 있다.
도 5를 참조하면, 성장 기판(210)을 지지 기판(270) 상의 N형 반도체층(220)으로부터 분리시킨다. 성장 기판(210)을 N형 반도체층(220)으로부터 분리시키기 위해 레이저 리프트 오프(Laser Lift Off, LLO) 또는 화학적 리프트 오프(Chemical Lift OFF, CLO) 공정이 적용될 수 있다.
도 6을 참조하면, 지지 기판(270) 상에서 N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)을 패터닝하여 서로 전기적으로 절연되는 복수의 수직형 단위 발광 셀(280)을 형성한다. 즉, 복수의 수직형 단위 발광 셀(280) 사이에 이격 공간(285)이 마련되어 이들 사이가 절연된다. 패터닝 공정은 제 1 전도성 패턴(250) 및 절연층(260)이 일부 노출되도록 식각 공정을 진행함으로써 복수의 수직형 단위 발광 셀(280)이 서로 전기적으로 절연되도록 수행된다. 따라서, 지지 기판(270) 상에서 복수의 수직형 단위 발광 셀(280)과 이에 각각 대응하는 복수의 제 1 전도성 패턴(250)은 전기적으로 연결된다. 이때, 제 1 전도성 패턴(250)은 수직형 단위 발광 셀(280)보다 적어도 동일 사이즈로 형성된다. 즉, 제 1 도전성 패턴(250)은 단위 발광 셀(280)보다 크거나 동일 사이즈로 형성되며, 도시된 바와 같이 일부가 단위 발광 셀(280) 외측으로 노출된다. 제 1 도전성 패턴(250)의 사이즈가 클수록 수직형 단위 발광 셀(280) 및 지지 기판(270)의 접촉 면적이 넓어지고, 그에 따라 수직형 단위 발광 셀(280)로의 전류 확산을 향상시킬 수 있다. 이때, 제 1 도전성 패턴(250)의 사이즈는 인접한 수직형 단위 발광 셀(280)과 중첩되지 않는 범위 내에서 조절할 수 있다.
도 7을 참조하면, 복수의 수직형 단위 발광 셀(280)의 N형 반도체(220)의 일부분과 복수의 제 1 전도성 패턴(250)을 서로 전기적으로 연결하는 복수의 제 2 전도성 패턴(295)을 형성한다. 여기서, 복수의 제 2 전도성 패턴(295)는 복수의 수직형 단위 발광 셀(280) 중 어느 하나가 배치되는 복수의 제 1 전도성 패턴(250) 중 어느 하나를 이웃하는 복수의 수직형 단위 발광 셀(280) 중 다른 하나와 전기적으로 연결시킨다. 따라서, 복수의 수직형 단위 발광 셀(280) 중 적어도 일부분은 서로 전기적 직렬 연결된다.
복수의 제 2 전도성 패턴(295)을 형성하는 공정을 설명하면, 지지 기판(270)의 복수의 수직형 단위 발광 셀(280) 상에 절연막을 형성하고, 절연막을 식각하여 복수의 수직형 단위 발광 셀(280)의 N형 반도체층(220)의 일부분을 노출시키는 절연막 패턴(290)을 형성한다. 이어서, 지지 기판(270) 상에서 노출되는 복수의 단위 발광 셀(280)의 N형 반도체층(220)의 일부분과 절연막 패턴(290) 및 복수의 제 1 전도성 패턴(250)을 덮는 전도성 박막을 형성하고, 복수의 수직형 단위 발광 셀(280) 중 적어도 일부분이 서로 전기적 직렬 연결되도록 전도성 박막을 패터닝함으로써 달성할 수 있다. 이렇게 복수의 수직형 단위 발광 셀(280)을 이격 공간(285)에 의해 분리하고 절연막 패턴(290)에 의해 절연시킴으로써 절연막 구조 및 그 형성 공정이 단순해질 수 있다.
도 8은 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이를 개략적으로 나타내는 평면도이다. 도시된 바와 같이, 도 2 내지 도 7에 도시된 제조 방법에 의하여 수직형 LED 셀 어레이(1100)는 절연층(260)을 구비하는 지지 기판(270), 절연층 상에 서로 이격하여 배치되는 복수의 제 1 전도성 패턴(250), 복수의 제 1 전도성 패턴(250) 상에 각각 배치되는 복수의 수직형 단위 발광 셀(280) 및 복수의 제 2 전도성 패턴(295)를 포함한다. 복수의 제 2 전도성 패턴(295)은 복수의 수직형 단위 발광 셀(280) 중 어느 하나가 배치되는 복수의 제 1 전도성 패턴(250) 중 어느 하나를 복수의 수직형 단위 발광 셀(280) 중 이웃하는 다른 하나와 전기적으로 연결시킨다. 이를 통해, 복수의 수직형 단위 발광 셀(280) 중 적어도 일부분은 서로 전기적으로 직렬 연결된다.
도 9는 본 발명의 일 실시 예에 따른 수직형 LED 셀 어레이를 구동하기 위한 구동부의 일 예를 개략적으로 도시한 도면이다. 구체적으로 도 9(a)는 구동부(1200)의 내부 블록도이며, 도 12(b) 내지 도 12(e)는 도 12(a)의 구동부(1200)에 의하여 교류 전원이 직류 전원으로 변환되는 것을 개략적으로 모식화한 도면이다. 본 발명의 실시 예에 의하면, 교류 전원(1210)은 EMI 필터(1220), 전파 정류 회로(1230), 클램핑 회로(1240), 평활 회로(1250) 및 정전류 공급부(1260)를 거쳐서 수직형 LED 셀 어레이(1270)에 직류 전원으로 제공된다. 수직형 LED 셀 어레이는 복수의 수직형 단위 발광 셀(1275)로 이루어지는데, 복수의 수직형 단위 발광 셀(1275) 각각에 제공되는 직류 전원의 크기는 LED 셀 어레이(1270)에서 직렬 연결되는 수직형 단위 발광 셀(1275)의 개수를 변경함으로써 조절될 수 있다. 도면에서는 표기의 편의상 2개의 수직형 단위 발광 셀(1275)이 직렬 연결되는 것을 나타내었으나, 직렬 연결되는 수직형 단위 발광 셀(1275)의 개수는 이에 한정되지 않고 변경할 수 있다. 일 예로서, 약 240V의 직류 전원이 공급될 때, 6개의 단위 발광 셀(1275)을 직렬 연결하는 경우에는 단위 발광 셀(1275) 각각에 약 40V의 직류 전압을 공급할 수 있다. 다른 예로서, 12개의 단위 발광 셀(1275)을 직렬 연결하는 경우에는 단위 발광 셀(1275) 각각에 약 20V의 직류 전압을 공급할 수 있다. 또 다른 예로서, 약 240V의 직류 전윈이 공급되고, 도 1(b)에 도시된 바와 같이, 2개의 단위 발광 셀(410)이 서로 병렬로 연결되어 하나의 발광 유닛을 구성하고, 3개의 발광 유닛이 서로 직렬 연결될 수 있다. 이 경우, 하나의 발광 유닛에는 각각 약 80V의 전압이 인가되며, 따라서, 병렬 연결되는 단위 발광 셀(410) 각각에도 약 80V의 전압이 인가될 수 있다. 상술한 바와 같이, 종래에 비하여 상대적으로 고전압의 직류 전압이 단위 발광 셀(410) 각각에 인가될 수 있다.
따라서, 본 발명의 일 실시 예에 따른 구동부(1200)는 종래의 구동부에 비교하여 DC/DC 변환부를 구비하지 않을 수 있다. 또한, 구동부(1200)가 DC/DC 변환부을 구비할 수도 있으나, 이 경우에도 DC/DC 변환부의 부담을 낮추어 변환 소실율을 낮출 수 있다. 또한, 종래의 단일 수직형 LED 칩에 비하여, 본 발명에 따른 수직형 LED 셀 어레이(1270)는 수직형 단위 발광 셀(1275)에 제공되는 전원이 상대적으로 고전압 및 저전류 상태이므로, 고전류가 제공될 때 발생하는 열에 의해 소모되는 에너지 손실이 감소되는 장점이 존재한다.
도 10 내지 도 14는 본 발명의 다른 실시 예에 따른 수직형 LED 셀 어레이의 제조 방법을 설명하기 위해 공정 순으로 도시한 단면도이다. 이하에서는 본 발명의 일 실시 예의 제조 방법과 중복되는 내용의 설명은 생략하기로 한다.
도 10을 참조하면, 성장 기판(210) 상에 N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)을 순차적으로 형성한다. 이어서, P형 반도체층(240) 상의 소정 영역에 서로 이격된 복수의 오믹 접촉층 패턴(310), 반사 금속층 패턴(320) 및 제 1 전도성 패턴(250)을 적층 형성한다. 여기서, 오믹 접촉층 패턴(310) 또는 반사 금속층 패턴(320)의 어느 하나만 형성될 수도 있다.
오믹 접촉층 패턴(310)은 P형 반도체층(240)과 반사 금속층(320)의 오믹 접촉을 용이하도록 하기 위해 형성하며, 금속 산화물, Ni/Au의 적층 또는 Pd/Ag의 적층으로 형성할 수 있다. 또한, 반사 금속층 패턴(320)은 복수의 수직형 단위 발광 셀로 입사하는 광을 재반사시키는 기능을 수행하며, Al, Ag 또는 그 합금으로 형성할 수 있다. 한편, 오믹 접촉층 패턴(310), 반사 금속층 패턴(320) 및 제 1 전도성 패턴(250)은 서로 다른 사이즈 및 패턴으로 형성할 수도 있는데, 오믹 접촉층 패턴(310)보다 반사 금속층 패턴(320)이 크거나 같고, 반사 금속층 패턴(320)보다 제 1 전도성 패턴(250)이 크거나 같게 형성할 수 있다. 이를 위해 오믹 접촉층을 형성한 후 소정의 리소그라피 공정 및 식각 공정으로 패터닝하여 오믹 접촉층 패턴(310)을 형성하고, 반사 금속층을 형성한 후 소정의 리소그라피 공정 및 식각 공정으로 오믹 접촉층 패턴(310)보다 크거나 같게 패터닝하여 반사 금속층 패턴(320)을 형성할 수 있다. 이어서, 전도층을 형성한 후 소정의 리소그라피 공정 및 식각 공정으로 반사 금속층(320)보다 크거나 같게 전도층을 패터닝하여 제 1 전도성 패턴(250)을 형성할 수도 있다. 이때, 오믹 접촉층 패턴(310)보다 크게 반사 금속층 패턴(320)을 형성하고, 반사 금속층 패턴(320)보다 크게 제 1 전도성 패턴(250)을 형성하는 것이 바람직하다. 따라서, 오믹 접촉층 패턴(310)을 감싸도록 반사 금속층 패턴(320)이 형성되고, 반사 금속층 패턴(320)을 감싸도록 제 1 전도성 패턴(250)을 형성한다. 이렇게 하부의 층을 상부의 층이 감싸도록 형성함으로써 후속 공정의 열에 의해 하부 층과 상부 층의 계면에 발생되는 금속 마이그레이션(metal migration) 현상과 표면 모폴로지(morphology) 변형 등을 방지할 수 있다. 즉, 열 공정에 의해 오믹 접촉층 패턴(310)이 용해될 수 있고, 그에 따라 반사 금속층 패턴(320)과 오믹 접촉층 패턴(310)의 계면에서 금속 마이그레이션 현상과 표면 모폴로지의 변형이 발생될 수 있는데, 오믹 접촉층 패턴(310)을 반사 금속층 패턴(320)이 감싸도록 형성됨으로써 이를 방지할 수 있다. 또한, 열 공정에 의해 오믹 접촉층 패턴(310) 또는 반사 금속층 패턴(320)이 용해될 수 있고, 그에 따라 제 1 전도성 패턴(250)과 반사 금속층 패턴(320)의 계면에서 표면 모폴로지의 변형이 발생될 수 있는데, 반사 금속층 패턴(320)을 제 1 전도성 패턴(320)이 감싸도록 형성됨으로써 이를 방지할 수 있다.
도 11을 참조하면, 복수의 제 1 전도성 패턴(250)을 포함한 전체 상부에 절연층(260), 유테틱(eutectic) 금속층(330) 및 지지 기판(270)을 형성한다. 절연층(260)은 제 1 도전성 패턴(250)의 일 영역이 노출되도록 부분적으로 컨택부(265)를 형성할 수 있다. 또한, 컨택부(265)를 포함한 절연층(260) 상에 유테틱 금속층(330)이 형성되는데, 유테틱 금속층(330)은 예를 들어 Au 및 Sn의 합금 등으로 형성될 수 있다. 이때, 컨택부(265)는 폭이 좁게 형성될 수 있는데, 그에 따라 컨택부(265)가 유테틱 금속층(330)에 의해 매립된다. 물론, 컨택부(265)가 유테틱 금속층(330)에 의해 매립되지 않고 지지 기판(270)에 의해 매립될 수도 있다. 이러한 유테틱 금속층(330)은 절연층(260)과 지지 기판(270)이 견고하게 접착되도록 하는 동시에 컨택부(265)를 매립한다. 여기서, 유테틱 금속층(330)에 의해 절연층(260)과 지지 기판(270)을 접착시키기 위해서는 서로 접착되는 절연층(260)의 일면 및 지지 기판(270)의 일면 상에 각각 유테틱 금속층(330)을 형성한 후 두 유테틱 금속층(330)을 접합한다. 한편, 유테틱 금속층(330)과 절연층(260) 사이에 접착층(미도시)이 형성되고, 유테틱 금속층(330)과 지지 기판(270) 사이에 접착층(미도시)이 형성될 수 있다. 즉, 유테틱 금속층(330)과 절연층(260), 그리고 유테틱 금속층(330)과 지지 기판(270)의 접착력이 저하될 수도 있기 때문에 이들의 접착력을 향상시키기 위해 접착층을 형성할 수도 있다. 접착층을 형성하는 경우에도 서로 접착되는 절연층(260)의 일면 및 유테틱 금속층(330)의 일면 상에 각각 접착층을 형성한 후 두 접착층을 접착한다. 또한, 서로 접착되는 유테틱 금속층(330)의 일면과 지지 기판(270)의 일면 상에 각각 접착층을 형성한 후 두 접착층을 접착한다. 이때, 접착층은 Ti, Cr, Ni 등을 이용할 수 있다.
도 12를 참조하면, 리프트 공정을 이용하여 N형 반도체층(220)으로부터 성장 기판(210)을 분리시킨다.
도 13을 참조하면, 지지 기판(270) 상에서 N형 반도체층(220), 활성층(230) 및 P형 반도체층(240)을 패터닝하여 서로 전기적으로 절연되는 복수의 수직형 단위 발광 셀(280)을 형성한다. 이때, 패터닝 공정은 제 1 전도성 패턴(250) 및 절연층(260)이 일부 노출되도록 식각 공정을 진행함으로써 복수의 수직형 단위 발광 셀(280)이 서로 전기적으로 절연되도록 수행된다. 따라서, 지지 기판(270) 상에서 복수의 수직형 단위 발광 셀(280)과 이에 각각 대응하는 복수의 제 1 전도성 패턴(250)은 전기적으로 연결된다.
도 14를 참조하면, 복수의 수직형 단위 발광 셀(280)의 N형 반도체(220)의 일부분과 복수의 제 1 전도성 패턴(250)을 서로 전기적으로 연결하는 복수의 제 2 전도성 패턴(295)을 형성한다. 여기서, 복수의 제 2 전도성 패턴(295)는 복수의 수직형 단위 발광 셀(280) 중 어느 하나가 배치되는 복수의 제 1 전도성 패턴(250) 중 어느 하나를 이웃하는 복수의 수직형 단위 발광 셀(280) 중 다른 하나와 전기적으로 연결시킨다. 따라서, 복수의 수직형 단위 발광 셀(280) 중 적어도 일부분은 서로 전기적 직렬 연결된다.
상술한 본 발명의 실시 예들에 의하면, 수직형 LED인 단위 발광 셀이 복수개 배치되고, 복수 개의 단위 발광 셀 중 적어도 일부분이 직렬 연결되는 수직형 LED 셀 어레이가 기판 상에 제조된다. 또한, 복수의 수직형 단위 발광 셀을 포함하는 수직형 LED 셀 어레이는 단일의 발광 소자 칩을 형성한다. 수직형 LED는 대다수 광량이 소자의 상면 방향으로 방출되므로 수직형 LED를 단위 발광 셀로 하는 셀 어레이를 구성하는 경우 이웃하는 단위 발광 셀 간의 광 재흡수를 방지하고 발광 효율을 극대화할 수 있다. 또한, 단위 발광 셀의 전류 흐름이 수직으로 구현되므로 내전압 또는 전류 확산(spreading)과 같은 전기적 특성이 양호하다. 그리고, 패키지 공정시 1개의 와이어를 사용함으로써 패키지 공정이 상대적으로 간단해 진다.
또한, 본 발명의 실시 예들에 따른 수직형 LED 셀 어레이는 반도체 공정을 통해 칩 생산 단계에서 형성된다. 따라서, 종래의 패키지 공정 단계에서 수직형 LED 칩을 직렬로 실장하는 것과 비교하여 복수의 실장되는 수직형 단위 발광 셀을 일체로 형성할 수 있고, 수직형 단위 발광 셀의 개수를 보다 용이하게 조절할 수 있다. 그리고, 직렬 연결을 패키지 공정시 진행하는 경우에 요구되는 와이어링 및 LED 칩 본딩과 같은 추가 공정이 요구되지 않아 공정이 단순해지는 장점이 있다.
한편, 상기에서 기술된 본 출원의 다양한 실시 예들은 단지 예시를 위해 기술되었으며, 본 개시의 범주 및 사상으로부터 벗어나지 않는 한 다양한 변형 예들이 존재할 수 있음을 이해할 수 있을 것이다. 그리고, 개시되고 있는 상기 다양한 실시 예들은 본 개시된 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다.

Claims (19)

  1. 절연층을 구비하는 지지 기판;
    상기 절연층 상에 서로 이격되어 마련되는 복수의 제 1 전도성 패턴;
    상기 복수의 제 1 전도성 패턴 상에 각각 마련되고, P형 반도체층, 활성층 및 N형 반도체층을 구비하는 복수의 수직형 단위 발광 셀; 및
    상기 복수의 제 1 전도성 패턴과 이웃하는 복수의 수직형 단위 발광 셀을 전기적으로 연결시키는 복수의 제 2 전도성 패턴을 포함하는 수직형 LED 셀 어레이.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 전도성 패턴 각각은 상기 복수의 수직형 단위 발광 셀 각각에 대응하도록 마련되며, 상기 복수의 수직형 단위 발광 셀로부터 일부가 상기 수직형 단위 발광 셀의 외측으로 노출되도록 마련되는 수직형 LED 셀 어레이.
  3. 제 1 항에 있어서,
    상기 P형 반도체층과 상기 복수의 제 1 전도성 패턴 사이에 마련된 오믹 접촉층 패턴 및 반사 금속층 패턴의 적어도 어느 하나를 더 포함하는 수직형 LED 셀 어레이.
  4. 제 3 항에 있어서,
    상기 제 1 전도성 패턴은 상기 반사 금속층 패턴을 감싸도록 형성되고, 상기 반사 금속층 패턴은 상기 오믹 접촉층 패턴을 감싸도록 형성되는 수직형 LED 셀 어레이.
  5. 제 1 항에 있어서,
    상기 절연층은 상기 지지 기판과 상기 제 1 전도성 패턴의 일부를 서로 전기적으로 연결시키는 컨택부를 더 포함하는 수직형 LED 셀 어레이.
  6. 제 5 항에 있어서,
    상기 절연층과 지지 기판 사이에 마련된 유테틱 금속층을 더 포함하는 수직형 LED 셀 어레이.
  7. 제 6 항에 있어서,
    상기 유테틱 금속층은 상기 컨택부가 매립되도록 형성되는 수직형 LED 셀 어레이.
  8. 제 7 항에 있어서,
    상기 유테틱 금속층은 Au와 Sn의 합금을 이용하는 수직형 LED 셀 어레이.
  9. 제 7 항에 있어서, 상기 절연층과 상기 유테틱 금속층 사이, 상기 유테틱 금속층과 상기 지지 기판 사이에 각각 형성된 접착층을 더 포함하는 수직형 LED 셀 어레이.
  10. 제 9 항에 있어서, 상기 접착층은 Ti, Cr, Ni의 적어도 어느 하나를 이용하는 수직형 LED 셀 어레이.
  11. 성장 기판 상에 N형 반도체층, 활성층 및 P형 반도체층을 순차적으로 형성하는 단계;
    상기 P형 반도체층 상에 복수의 제 1 전도성 패턴을 형성하는 단계;
    상기 복수의 제 1 전도성 패턴을 포함한 전체 상부에 절연층 및 지지 기판을 형성하는 단계;
    상기 성장 기판을 상기 N형 반도체층으로부터 분리시키는 단계;
    상기 제 1 전도성 패턴의 일부가 노출되도록 상기 N형 반도체층, 활성층 및 P형 반도체층을 패터닝하여 복수의 수직형 단위 발광 셀을 형성하는 단계; 및
    상기 복수의 수직형 단위 발광 셀의 상기 N형 반도체의 일부분과 상기 복수의 제 1 전도성 패턴을 서로 전기적으로 연결하는 복수의 제 2 전도성 패턴을 형성하는 단계를 포함하는 수직형 LED 셀 어레이의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 전도성 패턴을 형성하기 이전에 상기 P형 반도체층 상에 오믹 접촉층 패턴 및 반사 전극층 패턴의 적어도 어느 하나를 형성하는 단계를 더 포함하는 수직형 LED 셀 어레이의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 전도성 패턴은 상기 반사 전극층 패턴을 감싸도록 형성하고, 상기 반사 전극층 패턴은 상기 오믹 접촉층 패턴을 감싸도록 형성하는 수직형 LED 셀 어레이의 제조 방법.
  14. 제 11 항에 있어서,
    상기 절연층은 상기 제 1 전도성 패턴의 적어도 어느 하나를 노출시키는 컨택부를 포함하여 형성되는 수직형 LED 셀 어레이의 제조 방법.
  15. 제 14 항에 있어서, 상기 절연층 상에 지지 기판을 형성하는 단계는,
    상기 절연층 및 지지 기판 상에 각각 유테틱 금속층을 형성한 후 상기 유테틱 금속층을 접합하는 수직형 LED 셀 어레이의 제조 방법.
  16. 제 15 항에 있어서, 상기 유테틱 금속층은 상기 컨택부를 매립하도록 형성하는 수직형 LED 셀 어레이의 제조 방법.
  17. 제 16 항에 있어서, 상기 절연층과 상기 유테틱 금속층 사이에 제 1 접착층을 형성하고, 상기 유테틱 금속층과 상기 지지 기판 사이에 제 2 접착층을 형성하는 단계를 더 포함하는 LED 셀 어레이의 제조 방법.
  18. 제 17 항에 있어서, 상기 제 1 접착층은 상기 절연층 및 유테틱 금속층 상에 각각 형성된 후 서로 접합하여 형성되고, 상기 제 2 접착층은 상기 유테틱 금속층 및 상기 지지 기판 상에 각각 형성된 후 서로 접합하여 형성되는 LED 셀 어레이의 제조 방법.
  19. 제 11 항에 있어서,
    상기 제 2 전도성 패턴을 형성하는 단계는,
    상기 복수의 단위 발광 셀의 상기 N형 반도체층의 일부분을 노출시키는 절연막 패턴을 형성하는 단계; 및
    전체 상부에 전도성 박막을 형성한 후 일 단위 발광 셀의 상기 N형 반도체층 상으로부터 인접한 타 단위 발광 셀 하측의 상기 제 1 전도성 패턴 상으로 연결되도록 패터닝하는 단계를 포함하는 수직형 LED 셀 어레이의 제조 방법.
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