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WO2011105066A1 - 半導体基板、半導体デバイスおよび半導体基板の製造方法 - Google Patents

半導体基板、半導体デバイスおよび半導体基板の製造方法 Download PDF

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WO2011105066A1
WO2011105066A1 PCT/JP2011/001014 JP2011001014W WO2011105066A1 WO 2011105066 A1 WO2011105066 A1 WO 2011105066A1 JP 2011001014 W JP2011001014 W JP 2011001014W WO 2011105066 A1 WO2011105066 A1 WO 2011105066A1
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WO
WIPO (PCT)
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crystal
crystal layer
layer
plane
semiconductor substrate
Prior art date
Application number
PCT/JP2011/001014
Other languages
English (en)
French (fr)
Inventor
朋幸 高田
貞則 山中
Original Assignee
住友化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友化学株式会社 filed Critical 住友化学株式会社
Priority to CN2011800090924A priority Critical patent/CN102754189A/zh
Priority to KR1020127018973A priority patent/KR20130007546A/ko
Publication of WO2011105066A1 publication Critical patent/WO2011105066A1/ja
Priority to US13/594,389 priority patent/US20120319171A1/en

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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor device, and a method for manufacturing a semiconductor substrate.
  • Patent Document 1 discloses that when an electronic device using a compound semiconductor as described above is manufactured on a Si substrate, a high-quality crystal thin film can be obtained by providing a Ge layer that can lattice match with the compound semiconductor as an intermediate layer. Disclosure. Non-Patent Document 1 discloses that the crystallinity of a Ge crystal thin film used as an intermediate layer can be improved by annealing a Ge crystal thin film epitaxially grown on a Si substrate (base substrate). For example, Non-Patent Document 1 discloses that a Ge crystal thin film having an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2 can be obtained by annealing a Ge crystal thin film selectively grown in a temperature range of 800 to 900 ° C. Are listed.
  • Ge atoms may diffuse into the compound semiconductor during the growth in the compound semiconductor crystal growth process.
  • Ge atoms evaporate from the Ge crystal.
  • the evaporated Ge atoms are contained in the growing compound semiconductor. May be captured. Since Ge atoms in compound semiconductors act as donors and can reduce the resistance of compound semiconductors, when Ge atoms diffuse into compound semiconductors, it is difficult to grow a high-resistance semiconductor layer necessary for device formation. is there.
  • the buffer layer between the Ge crystal and the compound semiconductor for example, GaAs
  • the compound semiconductor for example, GaAs
  • the thickness of the buffer layer in the oblique facet may be smaller than the thickness of the buffer layer in the horizontal facet.
  • the buffer layer in the oblique facet cannot be made sufficiently thick, the buffer layer cannot sufficiently suppress the diffusion of Ge atoms from the Ge crystal to the compound semiconductor in the oblique facet.
  • the buffer layer thickness in the oblique facet is sufficiently increased by lengthening the growth time of the buffer layer, the area in the horizontal facet of the mesa-shaped buffer layer is reduced, so that a compound semiconductor can be formed. There is a problem that becomes smaller.
  • a base substrate a first crystal layer formed on the base substrate, a second crystal layer covering the first crystal layer, and a second A third crystal layer formed in contact with the crystal layer, wherein the first crystal layer is different from a first crystal plane having a plane orientation equal to a plane in contact with the first crystal layer in the base substrate, and the first crystal plane A second crystal plane having a plane orientation, the second crystal layer having a third crystal plane having the same plane orientation as the first crystal plane, and a fourth crystal plane having the same plane orientation as the second crystal plane.
  • the third crystal layer is in contact with at least a part of each of the third crystal face and the fourth crystal face, and in the region in contact with the second crystal surface with respect to the thickness of the second crystal layer in the region in contact with the first crystal surface.
  • the thickness ratio of the second crystal layer corresponds to the thickness of the third crystal layer in the region in contact with the third crystal plane. 4 provides a larger semiconductor substrate than the ratio of the third crystal layer thickness in the region in contact with the crystal plane that.
  • the semiconductor substrate further includes an inhibitor that is formed on the base substrate and has an opening reaching the base substrate and inhibits crystal growth of the first crystal layer, and the first crystal layer is formed inside the opening.
  • the first crystal layer has a composition of C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1).
  • the third crystal layer is a Group 3-5 compound semiconductor containing As atoms.
  • the semiconductor substrate further includes a fourth crystal layer formed on the third crystal layer, and the fourth crystal layer is selected from the group consisting of a GaAs layer, an AlGaAs layer, an InGaAs layer, an InGaP layer, and an AlInGaP layer. It may include at least two layers.
  • the semiconductor substrate may include a plurality of stacked bodies including the second crystal layer and the third crystal layer on the first crystal layer in the stacking direction of the second crystal layer and the third crystal layer.
  • a semiconductor device having the above semiconductor substrate and having a semiconductor element formed in a fourth crystal layer.
  • the step of forming the first crystal layer on the base substrate, the step of epitaxially growing the second crystal layer covering the first crystal layer, and the third crystal layer in contact with the second crystal layer Epitaxially growing the first crystal layer, a first crystal plane having a plane orientation equal to a plane in contact with the first crystal layer in the base substrate, and a second crystal having a plane orientation different from the first crystal plane
  • the third crystal layer in contact with at least a part of each of the third crystal plane and the fourth crystal plane is epitaxially grown, and the second crystal layer is grown on the first crystal plane.
  • the ratio of the growth rate of the second crystal layer in the second crystal plane to the degree of the semiconductor substrate is greater than the ratio of the growth rate of the third crystal layer in the fourth crystal plane to the growth rate of the third crystal layer in the third crystal plane.
  • a manufacturing method is provided.
  • the first crystal layer may be annealed at 700 ° C. or higher and 950 ° C. or lower.
  • FIG. 2 shows a cross section in a partial region of a semiconductor substrate 100.
  • FIG. It is sectional drawing which expanded and showed the B section in FIG. 1A.
  • a cross section in a partial region in the manufacturing process of the semiconductor substrate 100 is shown.
  • a cross section in a partial region in the manufacturing process of the semiconductor substrate 100 is shown.
  • 2 shows a cross section in a partial region of a semiconductor device 200.
  • FIG. 2 shows a cross section in a partial region of a semiconductor device 300.
  • FIG. 3 is SIMS data showing an impurity depth profile of a semiconductor substrate in Example 1.
  • FIG. 4 is SIMS data showing an impurity depth profile of a semiconductor substrate in Comparative Example 1; 2 shows a cross-sectional shape of a semiconductor substrate in Example 1. The cross-sectional shape of the semiconductor substrate in Example 2 is shown.
  • FIG. 1A is a cross-sectional view showing an outline of a partial cross-section of the semiconductor substrate 100
  • FIG. 1B is an enlarged cross-sectional view showing a portion B in FIG. 1A
  • the semiconductor substrate 100 includes a base substrate 102, an inhibitor 104, a first crystal layer 108, a second crystal layer 114, and a third crystal layer 120.
  • the base substrate 102 has silicon on the surface.
  • the base substrate 102 is a Si wafer or an SOI substrate.
  • As the base substrate a substrate in which the main surface of silicon on the surface of the base substrate is the (100) plane or an off-substrate in which the growth surface is shifted from the (100) plane can be used.
  • the inhibitor 104 inhibits the crystal growth of the first crystal layer 108.
  • the inhibitor 104 is, for example, silicon oxide, silicon nitride, or silicon oxynitride.
  • the inhibitor 104 is formed on the base substrate 102.
  • An opening 106 that reaches the base substrate 102 is formed in the inhibitor 104.
  • the first crystal layer 108 is formed on the base substrate 102 inside the opening 106.
  • the first crystal layer 108 is lattice-matched or pseudo-lattice-matched with silicon on the surface of the base substrate 102.
  • the second crystal layer 114 is formed on the first crystal layer 108 and covers the first crystal layer 108. That is, the second crystal layer 114 is in contact with all surfaces other than the surface in contact with the base substrate 102 in the first crystal layer 108.
  • the third crystal layer 120 is formed in contact with the second crystal layer 114.
  • the first crystal layer 108 has a first crystal face 110 and a second crystal face 112.
  • the plane orientation of the first crystal plane 110 is equal to the plane orientation of the surface of the base substrate 102.
  • the first crystal plane 110 may be parallel to the surface of the base substrate 102.
  • the second crystal plane 112 has a plane orientation different from that of the first crystal plane 110.
  • the second crystal plane 112 is not parallel to the surface of the base substrate 102.
  • the area of the first crystal plane 110 is smaller than the area of the region where the first crystal layer 108 is in contact with the base substrate 102.
  • the first crystal layer 108 includes a plurality of second crystal planes 112 having different plane orientations.
  • the region in which the first crystal layer 108 is in contact with the base substrate 102 is a rectangle
  • the first crystal layer 108 has four second sides in contact with the four sides of the first crystal surface 110 and the four sides of the region in contact with the base substrate 102.
  • a crystal face 112 is provided.
  • the second crystal layer 114 has a third crystal face 116 and a fourth crystal face 118.
  • the plane orientation of the third crystal plane 116 is different from the plane orientation of the fourth crystal plane 118.
  • the plane orientation of the third crystal plane 116 is equal to the plane orientation of the first crystal plane 110.
  • the plane orientation of the fourth crystal plane 118 is equal to the plane orientation of the second crystal plane 112.
  • the third crystal layer 120 is in contact with at least a partial region of each of the third crystal face 116 and the fourth crystal face 118 of the second crystal layer 114.
  • the second crystal layer 114 covers the first crystal layer 108.
  • a third crystal face 116 corresponding to the first crystal face 110 and a fourth crystal face 118 corresponding to the second crystal face 112 are formed on the surface of the second crystal layer 114.
  • the second crystal layer 114 has a fourth crystal plane 118 corresponding to each of the plurality of second crystal planes 112.
  • the ratio of the thickness of the second crystal layer 114 in the region in contact with the second crystal surface 112 to the thickness of the second crystal layer 114 in the region in contact with the first crystal surface 110 is the third crystal layer in the region in contact with the third crystal surface 116.
  • the ratio of the thickness of the third crystal layer 120 in the region in contact with the fourth crystal plane 118 to the thickness of 120 is larger.
  • the thickness of the crystal layer refers to the distance between the first surface and the second surface in the direction perpendicular to the first surface of the crystal layer and the second surface facing the first surface. It is.
  • the semiconductor substrate 100 may have another layer between the third crystal layer 120 and the fourth crystal plane 118. In this case, the thickness of the third crystal layer 120 is a thickness in a region where the third crystal layer 120 is in contact with another layer.
  • the thickness of the epitaxially grown layer varies with the growth rate.
  • the thickness of the second crystal layer 114 in the region in contact with the first crystal surface 110 is d1
  • the thickness of the second crystal layer 114 in the region in contact with the second crystal surface 112 is d2
  • the thickness in the region in contact with the third crystal surface 116 is
  • the thickness of the third crystal layer 120 is d3
  • the thickness of the third crystal layer 120 in the region in contact with the fourth crystal plane 118 is d4
  • the relationship of (d2 / d1)> (d4 / d3) is satisfied.
  • the thicknesses d1, d2, d3, and d4 satisfy the above relationship, the atoms included in the first crystal layer 108 can be prevented from diffusing into the compound semiconductor layer formed on the third crystal layer 120. .
  • the first crystal layer 108 is, for example, C x Si y Ge z Sn 1-xyz (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, and 0 ⁇ x + y + z ⁇ 1). is there.
  • Si y Ge z (0 ⁇ y ⁇ 1 and 0 ⁇ z ⁇ 1) is preferable, and Ge is more preferable.
  • the first crystal layer 108 can be formed, for example, by selective epitaxial growth using the inhibitor 104 as a mask.
  • the first crystal layer 108 is preferably annealed at a temperature and time at which lattice defects move to the second crystal plane 112, for example. When the lattice defects move to the second crystal plane 112, the crystallinity of the first crystal layer 108 is improved.
  • the second crystal layer 114 is preferably lattice-matched or pseudo-lattice-matched with the first crystal layer 108.
  • the second crystal layer 114 includes P atoms as group 5 elements, the second crystal layer 114 tends to grow on the oblique facets (second crystal plane 112) formed in the first crystal layer 108.
  • the thickness of the crystal layer 114 can be set to a thickness that suppresses evaporation or diffusion of Ge atoms contained in the first crystal layer 108 through the second crystal plane 112.
  • the second crystal layer 114 may be formed in contact with the first crystal layer 108 or may be formed through an intermediate layer.
  • the intermediate layer is, for example, a low temperature growth buffer layer.
  • the growth temperature of the low temperature growth buffer layer is preferably 600 ° C. or less.
  • the third crystal layer 120 is, for example, a group 3-5 compound semiconductor containing As atoms.
  • the third crystal layer 120 preferably has a lattice constant closer to that of GaAs than that of the second crystal layer 114. Since the third crystal layer 120 is easily lattice-matched to GaAs, it is suitable for crystal growth of GaAs on the third crystal layer 120.
  • the thickness of the second crystal layer 114 is preferably 1 nm or more and 500 nm or less.
  • the thickness of the third crystal layer 120 is preferably 1 nm or more and 500 nm or less. Since the second crystal layer 114 or the third crystal layer 120 has a thickness of 1 nm or more, the oblique facets (second crystal plane 112) of the first crystal layer 108 are covered with a crystal layer having a sufficient thickness. The evaporation and diffusion of Ge atoms can be suppressed.
  • the film thickness of the second crystal layer 114 or the third crystal layer 120 can be limited, so that the raw material cost Can be suppressed. Further, defects caused by the film thickness of the laminated film becoming too thick in the resist coating process or the exposure process of the device processing process can be suppressed.
  • the area of the plane parallel to the main surface of the first crystal layer 108 becomes smaller than the bottom area of the opening 106. Therefore, when the total film thickness of the laminated film including the second crystal layer 114 and the third crystal layer 120 is increased, the area of the plane parallel to the main surface is further reduced, and the area that can be effectively used for device fabrication is reduced.
  • the film thickness of the second crystal layer 114 and the film thickness of the third crystal layer 120 to 500 nm or less, preferably 100 nm or less, a reduction in the area of the plane parallel to the main surface of the base substrate 102 can be suppressed. .
  • the oblique facet portion is a plane parallel to the main surface of the base substrate 102 if the film thickness becomes too thick.
  • the shape of the second crystal layer 114 may be disturbed by rising from the (third crystal plane 116).
  • the third crystal layer 120 contains As as a group 5 element and easily grows on a plane (third crystal plane 116) parallel to the main surface of the base substrate 102. Therefore, since the plane parallel to the main surface of the base substrate 102 necessary for the growth of the functional layer functioning as the active region of the device can be grown flat, the thickness variation generated in the second crystal layer 114 can be reduced. Can be compensated. As an example, by setting the thickness of the third crystal layer 120 to 1 nm or more, the thickness variation generated in the second crystal layer 114 can be compensated, and the surface of the third crystal layer 120 can be planarized. .
  • the thickness of the third crystal layer 120 is set to 500 nm or less, preferably 100 nm or less, the combined thickness of the second crystal layer 114 and the third crystal layer 120 can be suppressed. It is possible to suppress a reduction in the area of the surface parallel to the main surface of the base substrate 102 necessary for growth. Note that the thickness of the second crystal layer 114 and the thickness of the third crystal layer 120 can be adjusted and optimized in accordance with the size of the opening 106 and the size of a device to be manufactured.
  • the Si crystal and the Ge crystal have different physical property values such as a lattice constant and a thermal expansion coefficient.
  • the crystal defects are likely to occur.
  • the opening 106 is formed small and the plane area of the Ge layer formed inside is small, the influence of the difference in lattice constant or the difference in thermal expansion coefficient is reduced, so that dislocations are less likely to occur.
  • the smaller the area of the Ge layer the easier it is to reduce dislocations.
  • the bottom area of the opening 106 is preferably 1 mm 2 or less. Bottom area of the opening 106, further preferably 25 [mu] m 2 or more 2500 [mu] m 2 or less. If the bottom area of the opening 106 is smaller than 25 ⁇ m 2 , it is not preferable because an area where an electronic element or an optical element can be manufactured is small.
  • the second crystal layer 114 or the third crystal layer 120 may be formed on the inhibitor 104. Note that the semiconductor substrate 100 may not include the inhibitor 104 and the opening 106.
  • the growth surface is Si (100).
  • An off-substrate slightly shifted from the surface can be used. Use of an off-substrate is preferable in that generation of anti-phase domains can be suppressed.
  • the second crystal layer 114 and the third crystal layer 120 are stacked one by one, the amount of rising of the edge when the second crystal layer 114 is stacked thickly varies depending on the direction.
  • the device process after the device structure is stacked may be adversely affected.
  • the rise of the edge portion can be suppressed.
  • FIG. 1 shows cross sections in a partial region of the semiconductor substrate 100 in the process of manufacturing the semiconductor substrate 100.
  • an inhibitor 104 is formed on the base substrate 102, and an opening 106 reaching the base substrate 102 is formed in the inhibitor 104. Then, a first crystal layer 108 is formed on the base substrate 102 inside the opening 106. Next, as shown in FIG. 2B, the second crystal layer 114 covering the first crystal layer 108 is epitaxially grown. Thereafter, the third crystal layer 120 is epitaxially grown in contact with the second crystal layer 114, whereby the semiconductor substrate 100 shown in FIG. 1A can be manufactured.
  • the growth rate of the second crystal layer 114 on the second crystal surface 112 with respect to the growth rate of the second crystal layer 114 on the first crystal surface 110 is performed under a growth condition in which the ratio is larger than the ratio of the growth rate of the third crystal layer 120 in the fourth crystal plane 118 to the growth rate of the third crystal layer 120 in the third crystal plane 116.
  • a chemical vapor deposition method using GeH 4 as a source gas can be used.
  • the crystal defects are reduced by annealing the first crystal layer 108.
  • annealing can be continued after epitaxial growth of the first crystal layer 108 in a vapor phase growth apparatus for epitaxially growing the first crystal layer 108.
  • the first crystal layer 108 is preferably annealed at a temperature and a time at which internal crystal defects can move to the second crystal plane 112, for example.
  • the annealing temperature and time are optimized depending on the size of the first crystal layer 108.
  • a preferable annealing temperature is 700 ° C. or higher and 950 ° C. or lower. If the annealing temperature is lower than 700 ° C., the movement of crystal defects is not sufficient, and it takes a long time to reduce dislocations.
  • An annealing temperature higher than 950 ° C. is not preferable because the first crystal layer 108 is easily decomposed or evaporated.
  • the temperature for annealing the first crystal layer 108 is more preferably 750 ° C. or higher and 900 ° C. or lower.
  • annealing the first crystal layer 108 at 750 ° C. or higher and 900 ° C. or lower dislocations in the crystal can be reduced and disorder of the shape of the first crystal layer 108 can be suppressed. Dislocations can also be reduced by cycle annealing that repeats temperature changes.
  • a heat source used for annealing a resistance heating type or high frequency induction heating type wafer holder can be used. Also, lamp heating with infrared rays can be used. When performing cycle annealing, annealing in a short cycle is possible by using a lamp heating method.
  • the MOCVD method or the MBE method can be used for the epitaxial growth of the second crystal layer 114 and the third crystal layer 120.
  • the MOCVD method or the MBE method can be used for the formation of the second crystal layer 114 by the MOCVD method.
  • PH 3 is used as at least one kind of raw material.
  • the second crystal layer 114 containing P atoms can be formed on the first crystal layer 108, so that the Ge layer included in the first crystal layer 108 is decomposed. A good heterointerface is obtained without any occurrence.
  • the third crystal layer 120 In forming the third crystal layer 120, AsH 3 is used as at least one kind of raw material. By using AsH 3 as at least one kind of raw material, the third crystal layer 120 containing As can be formed on the second crystal layer 114, so that a high-quality crystal with few impurities can be obtained.
  • the growth temperature of the second crystal layer 114 and the third crystal layer 120 is preferably 450 ° C. or higher and 700 ° C. or lower. When the growth temperature of the second crystal layer 114 and the third crystal layer 120 is lower than 450 ° C., it is difficult to obtain good crystal quality, and when the growth temperature is higher than 700 ° C., Ge atoms contained in the first crystal layer 108 are contained in the third crystal layer. Since it becomes easy to be taken in the compound semiconductor formed above 120, it is not preferable.
  • FIG. 3 shows a cross section in a partial region of the semiconductor device 200.
  • the semiconductor device 200 has a fourth crystal layer 202 formed on the third crystal layer 120 of the semiconductor substrate 100.
  • the fourth crystal layer 202 include those including at least two layers selected from the group consisting of a GaAs layer, an AlGaAs layer, an InGaAs layer, an InGaP layer, and an AlInGaP layer.
  • the fourth crystal layer 202 preferably includes at least one semiconductor layer having a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the fourth crystal layer 202 preferably includes at least one semiconductor layer having a Ge atom concentration of 1 ⁇ 10 17 cm ⁇ 3 or less.
  • a desired semiconductor element can be formed by processing the fourth crystal layer 202.
  • the semiconductor element is, for example, an electronic element or an optical element.
  • the electronic element is, for example, an HBT.
  • the optical element is, for example, a light emitting element or a light receiving element.
  • a semiconductor element may be formed by mixing optical elements and electronic elements.
  • FIG. 3 illustrates a hetero bipolar transistor (HBT).
  • HBT hetero bipolar transistor
  • the fourth crystal layer 202 preferably includes a multilayer structure made of crystals that lattice-match or pseudo-lattice-match with GaAs crystals.
  • the first crystal layer 108 is a Ge layer
  • the Ge crystal of the Ge layer and the GaAs crystal in the fourth crystal layer 202 are pseudo-lattice matched. Since no dislocation occurs in the layer lattice-matched or pseudo-lattice-matched with the GaAs crystal, the high-quality fourth crystal layer 202 can be grown.
  • the thickness of the layer constituting the fourth crystal layer 202 is small, a high-quality crystal can be grown without causing dislocation even if there is a difference in lattice constant.
  • FIG. 4 shows a cross section in a partial region of the semiconductor device 300.
  • the second crystal layer 114 is formed in contact with the first crystal layer 108
  • the third crystal layer 120 is formed in contact with the second crystal layer 114. Further, a plurality of sets of the second crystal layer 114 and the third crystal layer 120 are formed by being laminated.
  • the fourth crystal layer 202 is formed on the third crystal layer 120 that is formed farthest from the base substrate 102, and the HBT is formed in the fourth crystal layer 202.
  • the semiconductor device 300 includes a plurality of stacked layers including the second crystal layer 114 and the third crystal layer 120, the effect of suppressing the evaporation or diffusion of Ge can be enhanced.
  • the stack of the second crystal layer 114 and the third crystal layer 120 is preferably formed repeatedly 3 times or more, preferably 5 times or more.
  • the second crystal layer 114 and the third crystal layer 120 are stacked in the order of the first crystal layer 108 / the second crystal layer 114 / the third crystal layer 120, and the second crystal layer 114 and the third crystal layer 120 are formed in this order.
  • the third crystal layer 120 is repeatedly formed a plurality of times, and the second crystal layer 114 / the third crystal layer 120 are formed as the outermost layer stack farthest from the base substrate 102.
  • first crystal layer 108 / the third crystal layer 120 / the second crystal layer 114 / the third crystal layer 120 are formed in this order, and the second crystal layer 114 and the third crystal layer 120 are repeatedly formed a plurality of times.
  • the second crystal layer 114 / third crystal layer 120 may be formed as a stack of surfaces. Note that, among the plurality of third crystal layers 120 included in the plurality of stacked bodies, the area of the third crystal layer 120 having the largest distance from the first crystal layer 108 has the smallest distance from the first crystal layer 108. The area is preferably larger than the area of the three crystal layers 120.
  • the inhibitor 104 may have a plurality of openings 106, and inside each of the plurality of openings 106.
  • a first crystal layer 108 may be formed.
  • a plurality of inhibitors 104 may be formed, and a plurality of openings 106 may be formed for each inhibitor 104.
  • the distance or direction between adjacent inhibitors 104 is the same in each of the plurality of inhibitors 104.
  • the plurality of inhibitors 104 are arranged in a lattice pattern. Each of the plurality of inhibitors 104 may be arranged at equal intervals.
  • each of the inhibitors 104 it is preferable that an electronic element or an optical element is formed in each opening 106. Moreover, it is preferable that the distance or direction between the adjacent openings 106 in each of the inhibitors 104 is the same.
  • the plurality of openings 106 are preferably arranged in a grid pattern. Each of the plurality of openings 106 may be arranged at equal intervals. By forming a plurality of openings 106 in the same arrangement, it is easy to control the film thickness of the crystal layer to be epitaxially grown.
  • the electronic elements or optical elements formed in each of the plurality of openings 106 are connected to each other by wiring.
  • the openings 106 are preferably arranged at equal intervals.
  • an electronic device such as a heterobipolar transistor can be formed in each of the plurality of openings 106, and the formed devices can be connected in parallel to form an electronic device.
  • An optical device is formed by connecting an optical element having a light emitting portion or a light receiving portion formed in each of the openings 106 to each other, or by connecting another optical element formed on the base substrate 102 to the optical element. can do.
  • Example 1 As the base substrate 102, a commercially available single crystal Si wafer which was turned off by 6 ° in the ⁇ 110> direction from the (100) plane was prepared. An inhibitor 104 made of SiO 2 was formed on the surface of the base substrate 102 by a thermal oxidation method. An opening 106 was formed in the inhibitor 104 by patterning using a photolithography method. Next, a Ge layer was selectively grown as the first crystal layer 108 inside the opening 106 by a low pressure CVD method using GeH 4 as a source gas. Furthermore, annealing was performed in a CVD furnace to improve the quality of Ge crystals.
  • the base substrate 102 was taken out from the CVD furnace and set in the MOCVD furnace. Hydrogen was used as the carrier gas, and GaAs buffer layers were grown at a growth temperature of 550 ° C. using trimethylgallium (hereinafter sometimes referred to as TMG) and arsine as raw materials. Thereafter, the growth temperature was changed to 640 ° C., and a GaAs layer was grown using TMG and arsine as raw materials. The thickness of the GaAs layer was 250 nm.
  • TMG trimethylgallium
  • arsine arsine
  • the growth temperature is changed to 610 ° C., and an In 0.48 Ga 0.52 P layer using trimethylindium (hereinafter sometimes referred to as TMI), TMG and phosphine as raw materials is formed as the second crystal layer 114, A GaAs layer using TMG and arsine as raw materials was formed as the third crystal layer 120. Further, the In 0.48 Ga 0.52 P layer and the GaAs layer were repeatedly formed, and a multilayer film including the second crystal layer and the third crystal layer was grown. The growth thickness was 10 nm for the In 0.48 Ga 0.52 P layer and 20 nm for the GaAs layer, resulting in a 10-cycle multilayer film. Further, a GaAs layer was grown as a part of the fourth crystal layer 202.
  • TMI trimethylindium
  • Comparative Example 1 As Comparative Example 1, a semiconductor substrate similar to that of Example 1 was prepared except that the multilayer portion composed of the In 0.48 Ga 0.52 P layer and the GaAs layer in Example 1 was changed to a GaAs layer.
  • the depth profile (concentration distribution in the depth direction) of the impurity in the portion where the inhibitor 104 is not present was measured by secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • 5A is SIMS data showing the impurity depth profile of the semiconductor substrate in Example 1
  • FIG. 5B is SIMS data showing the impurity depth profile of the semiconductor substrate in Comparative Example 1.
  • the GaAs layer (fourth crystal layer) at a position 500 to 600 nm away from the interface between the Ge layer as the first crystal layer 108 and the GaAs layer (GaAs buffer layer) toward the GaAs layer (part of the fourth crystal layer 202).
  • the Ge concentration in part 202 was approximately 1 ⁇ 10 16 cm ⁇ 3 .
  • the Ge concentration in Comparative Example 1 is the Ge concentration in the GaAs crystal at a position 500 to 600 nm away from the interface between the Ge layer and the GaAs layer as the first crystal layer 108 to the GaAs layer side.
  • the value was about 3 ⁇ 10 17 cm ⁇ 3, an order of magnitude higher than that of Example 1.
  • FIG. 6 shows a cross-sectional shape of the semiconductor substrate in Example 1.
  • the cross-sectional shape shown in the figure is obtained by measuring a cross section cut perpendicular to the semiconductor substrate using a laser microscope.
  • the figure shows a Ge layer (first crystal layer 108), a GaAs buffer layer, a GaAs layer, and an In 0.48 Ga 0.52 P layer (second crystal layer 114) grown in the opening 106 of the inhibitor 104.
  • 3 shows a cross section of a multilayer structure in which a multilayer film in which 10 cycles of a GaAs layer (third crystal layer 120) are stacked and a GaAs layer (a part of the fourth crystal layer 202) is stacked.
  • the cross section is substantially trapezoidal, and the cross section corresponding to the leg of the trapezoid corresponds to the diagonal facet equivalent to the second crystal face 112 or the fourth crystal face 118, and the upper base of the trapezoid
  • the cross section corresponding to corresponds to the surface of the multilayer structure equivalent to the first crystal face 110 or the third crystal face 116. As shown in the figure, it was confirmed that no bulge occurred on the surface of the multilayer structure near the oblique facet.
  • Example 2 Similarly to Example 1, SiO 2 as the inhibitor 104 was formed on the surface of the single crystal Si wafer as the base substrate 102, and an opening 106 was formed in the inhibitor 104 (SiO 2 ). Further, similarly to the first embodiment, a Ge layer is selectively grown as the first crystal layer 108 on the base substrate 102 (single crystal Si wafer) inside the opening 106, and the Ge layer is annealed to form a Ge crystal. Improved quality. Thereafter, the base substrate 102 was set in an MOCVD furnace, and a GaAs buffer layer and a GaAs layer were grown in the same manner as in Example 1.
  • an In 0.48 Ga 0.52 P layer was formed as the second crystal layer 114 under the same conditions as in Example 1, and a GaAs layer was further formed as the third crystal layer 120.
  • the In 0.48 Ga 0.52 P layer (the second crystal layer 114) is not formed as a multilayer structure including a plurality of stacked layers of the second crystal layer and the third crystal layer as in the first embodiment.
  • a GaAs layer (third crystal layer 120) are only formed one by one.
  • the film thicknesses of the In 0.48 Ga 0.52 P layer and the GaAs layer were 200 nm, respectively.
  • a GaAs layer was grown as a part of the fourth crystal layer 202.
  • the impurity depth profile in the portion where the inhibitor 104 is not present was measured by SIMS in the same manner as in Example 1.
  • the Ge atom concentration rapidly decreases in the In 0.48 Ga 0.52 P layer, and the GaAs layer (fourth crystal) from the interface between the Ge layer as the first crystal layer 108 and the GaAs layer (GaAs buffer layer).
  • the Ge concentration in the GaAs layer (a part of the fourth crystal layer 202) at a position 500 to 600 nm away from the (part of the layer 202) side was about 1 ⁇ 10 16 cm ⁇ 3 . That is, it was found that the semiconductor substrate in Example 2 had the effect of suppressing the mixing of Ge atoms to the GaAs layer (a part of the fourth crystal layer 202) side, like the semiconductor substrate in Example 1.
  • FIG. 7 shows a cross-sectional shape of a semiconductor substrate in Example 2.
  • the cross-sectional shape shown in the figure is obtained by measuring a cross section cut perpendicular to the semiconductor substrate using a laser microscope.
  • the cross section of the figure shows a Ge layer (first crystal layer 108), a GaAs buffer layer, a GaAs layer, an In 0.48 Ga 0.52 P layer (second crystal layer 114) grown in the opening 106 of the inhibitor 104. ),
  • the cross section is generally trapezoidal.
  • a cross-sectional portion corresponding to the trapezoidal leg corresponds to an oblique facet equivalent to the second crystal face 112 or the fourth crystal face 118, and a cross-sectional portion corresponding to the upper base of the trapezoid is the first crystal face 110 or the first crystal face. It corresponds to the surface of the multilayer structure equivalent to the three crystal planes 116. On the surface of the multilayer structure in the vicinity of the oblique facets, unlike the case of Example 1, a slight rise is observed.
  • the effect of suppressing the evaporation or diffusion of Ge atoms can be obtained in the same way in both the multilayer structure of Example 1 and the multilayer structure of Example 2, but the flatness on the surface of the multilayer structure is similar to that of Example 1. This was found to be superior to the multilayer structure of Example 2.
  • Example 3 As in the first embodiment, the inhibitor 104 and the opening 106 are formed on the single crystal Si wafer as the base substrate 102, and the Ge layer is selectively grown inside the opening 106, thereby improving the quality of the Ge layer by annealing. Carried out. Subsequently, as in Example 1, the GaAs buffer layer, the GaAs layer, and the In 0.48 Ga 0.52 P layer (second crystal layer 114) and the GaAs layer (third crystal layer 120) were cycled 10 times. A laminated multilayer film was formed.
  • a Si-doped n-type GaAs layer On the multilayer film, a Si-doped n-type GaAs layer, a Si-doped n-type InGaP layer, a Si-doped n-type GaAs layer, an undoped GaAs layer, a C-doped p-type GaAs layer, and a Si-doped n-type InGaP layer.
  • an HBT element structure having a fourth crystal layer in which a Si-doped n-type GaAs layer and a Si-doped n-type InGaAs layer are laminated in this order was formed.
  • a laterally grown compound semiconductor layer that is laterally grown on the inhibitor 104 may be formed using a stacked film including the second crystal layer 114 and the third crystal layer 120 as a seed.
  • the leakage current to the substrate side of the device formed in the laterally grown compound semiconductor layer is reduced, the stray capacitance is reduced, and the device performance is improved. Can be increased.
  • semiconductor substrate 100 semiconductor substrate, 102 base substrate, 104 inhibitor, 106 opening, 108 first crystal layer, 110 first crystal surface, 112 second crystal surface, 114 second crystal layer, 116 third crystal surface, 118 fourth crystal surface , 120 third crystal layer, 200 semiconductor device, 202 fourth crystal layer, 204 emitter electrode, 206 base electrode, 208 collector electrode, 300 semiconductor device

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Abstract

　ベース基板と、ベース基板上に形成された第１結晶層と、第１結晶層を被覆する第２結晶層と、第２結晶層に接して形成された第３結晶層とを備え、第１結晶層が、ベース基板における第１結晶層と接する面と面方位が等しい第１結晶面、及び、第１結晶面と異なる面方位を有する第２結晶面を有し、第２結晶層が、第１結晶面と面方位が等しい第３結晶面、及び、第２結晶面と面方位が等しい第４結晶面を有し、第３結晶層が、第３結晶面及び第４結晶面のそれぞれの少なくとも一部に接しており、第１結晶面に接する領域における第２結晶層の厚みに対する第２結晶面に接する領域における第２結晶層の厚みの比が、第３結晶面に接する領域における第３結晶層の厚みに対する第４結晶面に接する領域における第３結晶層の厚みの比よりも大きい半導体基板を提供する。

Description

半導体基板、半導体デバイスおよび半導体基板の製造方法
　本発明は、半導体基板、半導体デバイスおよび半導体基板の製造方法に関する。
　２－６族化合物半導体、３－５族化合物半導体および４－４族化合物半導体等の化合物半導体は、シリコンからなる単体半導体と比較して耐圧特性および高周波特性に優れるので、上記の化合物半導体を用いた各種の高機能電子デバイスが開発されている。上記の化合物半導体を結晶成長させる場合には、基板としてＧａＡｓバルク基板が用いられている。しかし、ＧａＡｓバルク基板は価格が高く、放熱性が悪い。そこで、低価格で放熱特性に優れたＳｉ基板を用いて電子デバイスを製造することが検討されている。
　特許文献１は、上記のような化合物半導体を用いた電子デバイスをＳｉ基板上に製造する場合に、化合物半導体と格子整合できるＧｅ層を中間層として設けることで良質な結晶薄膜が得られることを開示している。また、非特許文献１には、Ｓｉ基板（ベース基板）にエピタキシャル成長させたＧｅの結晶薄膜をアニールすることで、中間層として用いるＧｅの結晶薄膜の結晶性を向上できることが開示されている。例えば、非特許文献１には、８００～９００℃の温度範囲で選択成長したＧｅ結晶薄膜をアニールすることで、平均転位密度が２．３×１０６ｃｍ－２のＧｅ結晶薄膜が得られると記載されている。ここで、平均転位密度は格子欠陥密度の一例である。
　特許文献１　特開昭６１－０９４３１８号公報
　非特許文献１　Hsin-Chiao Luan 他著、High-quality Ge epilayers on Si with low threading-dislocation densities、Appl. Phys. Lett. 75巻、2909頁、1999年
　しかし、Ｓｉ基板上に中間層としてＧｅ結晶を成長させ、そのＧｅ結晶上に化合物半導体を結晶成長させる場合、化合物半導体の結晶成長過程において、成長途中の化合物半導体にＧｅ原子が拡散する場合がある。また、化合物半導体の結晶成長前に実施される基板の熱処理工程において、Ｇｅ結晶からのＧｅ原子の蒸発が起こり、化合物半導体の結晶成長過程において、蒸発したＧｅ原子が成長途中の化合物半導体の中に取り込まれる場合がある。化合物半導体の中のＧｅ原子はドナーとして作用し、化合物半導体の抵抗を下げることがあるので、Ｇｅ原子が化合物半導体に拡散すると、デバイス形成に必要な高抵抗半導体層を結晶成長させることが困難である。
　そこで、Ｇｅ結晶と化合物半導体（例えばＧａＡｓ）との間にバッファ層を形成することにより、Ｇｅ原子が化合物半導体に拡散することを防ぐ構成が考えられる。しかし、Ｇｅ結晶を選択成長する場合には、Ｇｅ結晶に斜めファセットが形成されるので、Ｇｅ結晶の斜めファセット（Ｓｉ基板の面と平行でない面）におけるバッファ層の結晶成長速度が、Ｇｅ結晶の水平ファセット（Ｓｉ基板の面と平行な面）における結晶成長速度よりも遅い場合には、斜めファセットにおけるバッファ層の厚みが水平ファセットにおけるバッファ層の厚みより小さくなる場合がある。
　斜めファセットにおけるバッファ層を十分に厚くすることができないと、バッファ層は、斜めファセットにおけるＧｅ結晶から化合物半導体へのＧｅ原子の拡散を十分に抑制することができない。他方で、バッファ層の成長時間を長くすることにより斜めファセットにおけるバッファ層の厚みを十分に大きくすると、メサ形状のバッファ層の水平ファセットにおける面積が小さくなるので、化合物半導体を形成することができる領域が小さくなるという問題がある。
　上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に形成された第１結晶層と、第１結晶層を被覆する第２結晶層と、第２結晶層に接して形成された第３結晶層とを備え、第１結晶層が、ベース基板における第１結晶層と接する面と面方位が等しい第１結晶面、及び、第１結晶面と異なる面方位を有する第２結晶面を有し、第２結晶層が、第１結晶面と面方位が等しい第３結晶面、及び、第２結晶面と面方位が等しい第４結晶面を有し、第３結晶層が、第３結晶面及び第４結晶面のそれぞれの少なくとも一部に接しており、第１結晶面に接する領域における第２結晶層の厚みに対する第２結晶面に接する領域における第２結晶層の厚みの比が、第３結晶面に接する領域における第３結晶層の厚みに対する第４結晶面に接する領域における第３結晶層の厚みの比よりも大きい半導体基板を提供する。
　当該半導体基板は、ベース基板上に形成され、かつ、ベース基板に達する開口を有し、第１結晶層の結晶成長を阻害する阻害体をさらに備え、第１結晶層が、開口の内部に形成されていてもよい。一例として、第１結晶層は、組成がＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ―ｚ（０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、かつ、０＜ｘ＋ｙ＋ｚ≦１）である。一例として、第３結晶層は、Ａｓ原子を含有する３－５族化合物半導体である。一例として、第２結晶層は、組成がＡｌａＧａｂＩｎｃＡｓｄＰｅ（０≦ａ＜１、０≦ｂ＜１、０＜ｃ≦１、ａ＋ｂ＋ｃ＝１、０≦ｄ＜１、０＜ｅ≦１、かつｄ＋ｅ＝１）であり、第３結晶層は、組成がＡｌｆＧａｇＩｎｈＡｓｉＰｊ（０≦ｆ≦１、０≦ｇ≦１、０≦ｈ＜１、ｆ＋ｇ＋ｈ＝１、０＜ｉ≦１、０≦ｊ＜１、かつｉ＋ｊ＝１）である。
　当該半導体基板は、第３結晶層上に形成された第４結晶層をさらに有し、第４結晶層が、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＰ層およびＡｌＩｎＧａＰ層からなる群から選ばれた少なくとも２つの層を含んでもよい。当該半導体基板は、第１結晶層上に、第２結晶層及び第３結晶層からなる積層体を、第２結晶層及び第３結晶層の積層方向に複数備えてもよい。
　本発明の第２の態様においては、上記の半導体基板を有し、第４結晶層に半導体素子が形成されている半導体デバイスを提供する。
　本発明の第３の態様においては、ベース基板上に第１結晶層を形成する段階と、第１結晶層を覆う第２結晶層をエピタキシャル成長させる段階と、第２結晶層に接する第３結晶層をエピタキシャル成長させる段階とを有し、第１結晶層が、ベース基板における第１結晶層と接する面と面方位が等しい第１結晶面、及び、第１結晶面と異なる面方位を有する第２結晶面を有し、第２結晶層が、第１結晶面と面方位が等しい第３結晶面、及び、第２結晶面と面方位が等しい第４結晶面を有し、第２結晶層をエピタキシャル成長させる段階および第３結晶層をエピタキシャル成長させる段階においては、第３結晶面及び第４結晶面のそれぞれの少なくとも一部に接する第３結晶層をエピタキシャル成長させ、第１結晶面における第２結晶層の成長速度に対する第２結晶面における第２結晶層の成長速度の比が、第３結晶面における第３結晶層の成長速度に対する第４結晶面における第３結晶層の成長速度の比より大きい半導体基板の製造方法を提供する。第１結晶層を形成する段階においては、第１結晶層を７００℃以上９５０℃以下でアニールしてよい。
半導体基板１００の一部の領域における断面を示す。 図１ＡにおけるＢ部を拡大して示した断面図である。 半導体基板１００の製造過程における一部の領域における断面を示す。 半導体基板１００の製造過程における一部の領域における断面を示す。 半導体デバイス２００の一部の領域における断面を示す。 半導体デバイス３００の一部の領域における断面を示す。 実施例１における半導体基板の不純物深さプロファイルを示すＳＩＭＳデータである。 比較例１における半導体基板の不純物深さプロファイルを示すＳＩＭＳデータである。 実施例１における半導体基板の断面形状を示す。 実施例２における半導体基板の断面形状を示す。
　以下、発明の実施の形態を通じて本発明を説明する。図１Ａは、半導体基板１００の一部断面の概要を示した断面図であり、図１Ｂは、図１ＡにおけるＢ部を拡大して示した断面図である。半導体基板１００は、ベース基板１０２、阻害体１０４、第１結晶層１０８、第２結晶層１１４および第３結晶層１２０を備える。ベース基板１０２は、表面にシリコンを有する。例えば、ベース基板１０２は、ＳｉウェハまたはＳＯＩ基板である。ベース基板として、ベース基板の表面のシリコンの主面が（１００）面である基板または成長面を（１００）面からずらせたオフ基板を用いることができる。
　阻害体１０４は、第１結晶層１０８の結晶成長を阻害する。阻害体１０４は、例えば酸化シリコン、窒化シリコンまたは酸窒化シリコンである。阻害体１０４はベース基板１０２上に形成されている。阻害体１０４には、ベース基板１０２に達する開口１０６が形成されている。
　第１結晶層１０８は、開口１０６の内部のベース基板１０２上に形成されている。第１結晶層１０８は、ベース基板１０２の表面のシリコンと格子整合または擬格子整合する。第２結晶層１１４は、第１結晶層１０８上に形成されており、第１結晶層１０８を被覆する。つまり、第２結晶層１１４は、第１結晶層１０８におけるベース基板１０２と接する面以外の全ての面に接する。第３結晶層１２０は、第２結晶層１１４に接して形成されている。
　第１結晶層１０８は、第１結晶面１１０および第２結晶面１１２を有する。一例として、第１結晶面１１０の面方位は、ベース基板１０２の表面の面方位と等しい。第１結晶面１１０は、ベース基板１０２の表面と平行であってもよい。第２結晶面１１２は、第１結晶面１１０と異なる面方位を有する。第２結晶面１１２は、ベース基板１０２の表面と平行ではない。
　第１結晶面１１０の面積は、第１結晶層１０８がベース基板１０２に接する領域の面積よりも小さい。第１結晶層１０８は、一例として、相互に面方位が異なる複数の第２結晶面１１２を有する。第１結晶層１０８がベース基板１０２に接する領域が長方形の場合には、第１結晶層１０８は、第１結晶面１１０の４辺およびベース基板１０２に接する領域の４辺に接する４つの第２結晶面１１２を有する。
　第２結晶層１１４は、第３結晶面１１６および第４結晶面１１８を有する。第３結晶面１１６の面方位は、第４結晶面１１８の面方位と異なる。第３結晶面１１６の面方位は、第１結晶面１１０の面方位と等しい。第４結晶面１１８の面方位は、第２結晶面１１２の面方位と等しい。第３結晶層１２０は、第２結晶層１１４の第３結晶面１１６および第４結晶面１１８のそれぞれの少なくとも一部の領域と接する。
　第２結晶層１１４は第１結晶層１０８を覆う。第２結晶層１１４の表面には、第１結晶面１１０に対応する第３結晶面１１６と第２結晶面１１２に対応する第４結晶面１１８とが形成される。第２結晶層１１４は、複数の第２結晶面１１２のそれぞれに対応する第４結晶面１１８を有する。
　第１結晶面１１０に接する領域における第２結晶層１１４の厚みに対する第２結晶面１１２に接する領域における第２結晶層１１４の厚みの比は、第３結晶面１１６に接する領域における第３結晶層１２０の厚みに対する第４結晶面１１８に接する領域における第３結晶層１２０の厚みの比よりも大きい。ここで、結晶層の厚みとは、結晶層が有する第１の面と第１の面に対向する第２の面に垂直な方向における、第１の面と第２の面との間の距離である。なお、半導体基板１００は、第３結晶層１２０と第４結晶面１１８との間に他の層を有してもよい。この場合において、第３結晶層１２０の厚みは、第３結晶層１２０が他の層に接する領域における厚みである。
　第２結晶層１１４を第１結晶層１０８上にエピタキシャル成長させた場合の、第１結晶面１１０における第２結晶層１１４の成長速度に対する第２結晶面１１２における第２結晶層１１４の成長速度の比は、第３結晶層１２０を第２結晶層１１４上にエピタキシャル成長させた場合の、第３結晶面１１６における第３結晶層１２０の成長速度に対する第４結晶面１１８における第３結晶層１２０の成長速度の比より大きい。
　すなわち、エピタキシャル成長の成長時間が同じである場合、成長速度が異なると、エピタキシャル成長する層の厚さも異なる。第１結晶面１１０に接する領域における第２結晶層１１４の厚さをｄ１、第２結晶面１１２に接する領域における第２結晶層１１４の厚さをｄ２、第３結晶面１１６に接する領域における第３結晶層１２０の厚さをｄ３、第４結晶面１１８に接する領域における第３結晶層１２０の厚さをｄ４とすると、（ｄ２／ｄ１）＞（ｄ４／ｄ３）の関係が満たされる。厚さｄ１、ｄ２、ｄ３およびｄ４が上記の関係を満たすことにより、第１結晶層１０８が含む原子が、第３結晶層１２０上に形成される化合物半導体層の内部に拡散することを防止できる。
　第１結晶層１０８は、例えばＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ―ｚ（０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、かつ、０＜ｘ＋ｙ＋ｚ≦１）である。第１結晶層１０８として、ＳｉｙＧｅｚ（０≦ｙ＜１、かつ０＜ｚ≦１）が好ましく、Ｇｅがより好ましい。第１結晶層１０８は、例えば阻害体１０４をマスクとする選択エピタキシャル成長により形成することができる。エピタキシャル成長には、化学気相成長法（以下、ＣＶＤ法と記することがある）、有機金属気相成長法（以下、ＭＯＣＶＤ法と記することがある）または分子線エピタキシー法（以下、ＭＢＥ法と記することがある）を用いることができる。第１結晶層１０８は、格子欠陥が例えば第２結晶面１１２にまで移動する温度および時間でアニールされることが好ましい。格子欠陥が第２結晶面１１２にまで移動することにより、第１結晶層１０８の結晶性が向上する。
　第２結晶層１１４は、例えばＡｌａＧａｂＩｎｃＡｓｄＰｅ（０≦ａ＜１、０≦ｂ＜１、０＜ｃ≦１、ａ＋ｂ＋ｃ＝１、０≦ｄ＜１、０＜ｅ≦１、かつｄ＋ｅ＝１）である。第２結晶層１１４は、第１結晶層１０８と格子整合または擬格子整合することが好ましい。第２結晶層１１４が５族元素としてＰ原子を含む場合には、第２結晶層１１４は、第１結晶層１０８に形成された斜めファセット（第２結晶面１１２）上に成長しやすい。第２結晶層１１４が第２結晶面１１２上に成長しやすいので、第１結晶面１１０に接する領域における第２結晶層１１４の厚みを小さく保ちながら、第２結晶面１１２に接する領域における第２結晶層１１４の厚みを、第１結晶層１０８に含まれるＧｅ原子が第２結晶面１１２を介して蒸発または拡散することを抑制する厚みにすることができる。
　第２結晶層１１４は、第１結晶層１０８に接して形成されてもよく、中間層を介して形成されてもよい。中間層は、例えば低温成長バッファ層である。低温成長バッファ層を中間層に用いることにより、第１結晶層１０８の分解、原料ガスとの反応を避けることができる。低温成長バッファ層の成長温度は、６００℃以下が好ましい。
　第３結晶層１２０は、例えばＡｓ原子を含有する３－５族化合物半導体である。第３結晶層１２０は、例えばＡｌｆＧａｇＩｎｈＡｓｉＰｊ（０≦ｆ≦１、０≦ｇ≦１、０≦ｈ＜１、ｆ＋ｇ＋ｈ＝１、０＜ｉ≦１、０≦ｊ＜１、かつｉ＋ｊ＝１）である。第３結晶層１２０は、第２結晶層１１４に比べてＧａＡｓとの格子定数が近いことが好ましい。第３結晶層１２０は、ＧａＡｓに格子整合しやすいので、第３結晶層１２０上にＧａＡｓを結晶成長させることに適している。ただし、Ａｓ原子を含有する３－５族化合物半導体なので、斜めファセット（第４結晶面１１８）に形成されにくい。ところが、第４結晶面１１８と第１結晶面１１０との間に第２結晶層１１４が形成されているので、第１結晶層１０８に含まれるＧｅ原子の蒸発または拡散が抑制される。
　第２結晶層１１４および第３結晶層１２０の組成におけるｄ、ｅ、ｉおよびｊの値は、ｄ＝０、ｅ＝１、ｉ＝１、ｊ＝０が好ましい。つまり第２結晶層１１４としてＡｌａＧａｂＩｎｃＰが好ましく、第３結晶層１２０としてＡｌｆＧａｇＩｎｈＡｓが好ましい。
　第２結晶層１１４の厚さは、１ｎｍ以上５００ｎｍ以下であることが好ましい。第３結晶層１２０の厚さは、１ｎｍ以上５００ｎｍ以下であることが好ましい。第２結晶層１１４または第３結晶層１２０を１ｎｍ以上の膜厚にすることで、第１結晶層１０８の斜めファセット（第２結晶面１１２）が十分な厚みの結晶層により被覆されるので、Ｇｅ原子の蒸発および拡散を抑制することができる。第２結晶層１１４または第３結晶層１２０の膜厚を５００ｎｍ以下とすることで、第２結晶層１１４および第３結晶層１２０を含む積層膜全体の膜厚を制限できることができるので、原料コストを抑えることができる。また、デバイス加工プロセスのレジスト塗布工程または露光工程における、積層膜の膜厚が厚くなり過ぎることに起因して生じる不良を抑制することができる。
　第１結晶層１０８に形成される斜めファセット（第２結晶面１１２）によって、第１結晶層１０８の主面と平行な面の面積が、開口１０６の底面積に比べて小さくなる。したがって、第２結晶層１１４および第３結晶層１２０を含む積層膜の合計膜厚が厚くなると、主面と平行な面の面積がさらに小さくなり、デバイス作成に有効利用できる面積が小さくなる。第２結晶層１１４の膜厚および第３結晶層１２０の膜厚を各々５００ｎｍ以下、好ましくは１００ｎｍ以下とすることで、ベース基板１０２の主面に平行な面の面積の減少を抑えることができる。
　第２結晶層１１４は、第１結晶層１０８の斜めファセット（第２結晶面１１２）上に成長し易いので、膜厚が厚くなりすぎると斜めファセット部がベース基板１０２の主面と平行な面（第３結晶面１１６）より盛り上がり、第２結晶層１１４の形状が乱れることがある。第２結晶層１１４の膜厚を５００ｎｍ以下、好ましくは１００ｎｍ以下とすることで、第２結晶層１１４の形状の乱れを抑制することができる。
　第３結晶層１２０は、５族元素としてＡｓを含んでおり、ベース基板１０２の主面と平行な面（第３結晶面１１６）に成長し易い。したがって、デバイスの活性領域として機能する機能層の成長に必要な、ベース基板１０２の主面と平行な面を平坦に成長することができるので、第２結晶層１１４に生じていた厚みのばらつきを補償することができる。一例として、第３結晶層１２０の膜厚を１ｎｍ以上とすることで、第２結晶層１１４に生じていた厚みのばらつきを補償して、第３結晶層１２０の表面を平坦化することができる。
　また、第３結晶層１２０の膜厚を５００ｎｍ以下好ましくは１００ｎｍ以下とすることで、第２結晶層１１４と第３結晶層１２０とを合わせた膜厚を抑制することができるので、機能層の成長に必要なベース基板１０２の主面と平行な面の面積減少を抑制することができる。なお、第２結晶層１１４の膜厚および第３結晶層１２０の膜厚は、開口１０６の大きさ及び作製するデバイスの大きさに応じて調節し、最適化することができる。
　阻害体１０４の開口１０６の内部に第１結晶層１０８としてＧｅ層を形成する場合、Ｓｉ結晶とＧｅ結晶とでは、格子定数および熱膨張係数等の物性値が異なるので、Ｇｅ結晶中に転位等の結晶欠陥が発生しやすい。ここで、開口１０６を小さく形成し、内部に形成するＧｅ層の平面積を小さくすると、格子定数差あるいは熱膨張係数差の影響が軽減されて転位が発生しにくくなる。Ｇｅ層の形成後にアニールをする場合においても、Ｇｅ層の平面積が小さいほど転位を低減しやすい。
　そこで、開口１０６の底面積は、好ましくは１ｍｍ２以下である。開口１０６の底面積は、さらに好ましくは２５μｍ２以上２５００μｍ２以下である。開口１０６の底面積が２５μｍ２より小さいと、電子素子または光素子を作製することができる面積が少ないので好ましくない。第２結晶層１１４または第３結晶層１２０は、阻害体１０４上に形成されてもよい。なお、半導体基板１００は、阻害体１０４および開口１０６を有しなくてもよい。
　なお、ベース基板１０２上に、第１結晶層１０８、第２結晶層１１４および第３結晶層１２０を順次ＣＶＤ成長させる場合、ベース基板１０２としてＳｉ基板を用いるときは、成長面をＳｉ（１００）面から少しずらしたオフ基板を用いることができる。オフ基板を用いることは、アンチフェイズドメインの発生を抑制することができるという点で好ましい。
　ただし、ベース基板１０２にオフ基板を用いる場合、第２結晶層１１４と第３結晶層１２０とを１層ずつ積層すると、第２結晶層１１４を厚く積層した場合のエッジの盛り上がり量が方向により異なり、デバイス構造を積層した後のデバイスプロセスに悪影響を及ぼす場合がある。第２結晶層１１４と第３結晶層１２０とを繰り返し積層する多層構造とすることで、エッジ部の盛り上がりを抑えることができる。
　次に、半導体基板１００の製造方法を説明する。図２Ａおよび図２Ｂは、半導体基板１００の製造過程における半導体基板１００の一部の領域における断面を示す。
　図２Ａに示すように、ベース基板１０２上に阻害体１０４を形成し、阻害体１０４にベース基板１０２に達する開口１０６を形成する。そして開口１０６の内部のベース基板１０２上に第１結晶層１０８を形成する。次に、図２Ｂに示すように、第１結晶層１０８を覆う第２結晶層１１４をエピタキシャル成長させる。その後、第２結晶層１１４に接して第３結晶層１２０をエピタキシャル成長させることで、図１Ａに示す半導体基板１００を製造できる。
　ここで、第２結晶層１１４および第３結晶層１２０を成長する段階においては、第１結晶面１１０における第２結晶層１１４の成長速度に対する第２結晶面１１２における第２結晶層１１４の成長速度の比が、第３結晶面１１６における第３結晶層１２０の成長速度に対する第４結晶面１１８における第３結晶層１２０の成長速度の比より大きくなる成長条件でエピタキシャル成長させる。
　第１結晶層１０８としてＧｅ層を形成する段階においては、ＧｅＨ４を原料ガスとして用いる化学気相成長法を用いることができる。続いて、第１結晶層１０８をアニールすることによって結晶欠陥を低減する。一例として、第１結晶層１０８をエピタキシャル成長する気相成長装置内で、第１結晶層１０８のエピタキシャル成長後に続けてアニールをすることができる。
　第１結晶層１０８は、内部の結晶欠陥が例えば第２結晶面１１２にまで移動することができる温度および時間でアニールすることが好ましい。アニールする温度および時間は、第１結晶層１０８の大きさによって最適化される。第１結晶層１０８がＧｅ層である場合、好ましいアニール温度は、７００℃以上９５０℃以下である。アニール温度が７００℃より低いと結晶欠陥の移動が十分でなく、転位を低減するまでに長時間を要する。アニール温度が９５０℃より高いと、第１結晶層１０８が分解または蒸発しやすいので好ましくない。
　第１結晶層１０８をアニールする温度は、さらに好ましくは７５０℃以上９００℃以下である。第１結晶層１０８を７５０℃以上９００℃以下でアニールすることで、結晶中の転位を低減し、かつ第１結晶層１０８の形状の乱れを抑制することができる。また、温度変化を繰り返すサイクルアニールによっても転位を低減することができる。
　アニールに用いる熱源として、抵抗加熱式あるいは高周波誘導加熱方式のウェハーホルダーを用いることができる。また、赤外線によるランプ加熱を用いることもできる。サイクルアニールを行う場合、ランプ加熱方式を用いることで短いサイクルでのアニールが可能になる。
　第２結晶層１１４および第３結晶層１２０のエピタキシャル成長には、ＭＯＣＶＤ法またはＭＢＥ法を用いることができる。ＭＯＣＶＤ法による第２結晶層１１４の形成には、ＰＨ３を原料の少なくとも１種として用いる。ＰＨ３を原料の少なくとも１種として用いることにより、Ｐ原子を含む第２結晶層１１４を第１結晶層１０８上に形成することができるので、第１結晶層１０８に含まれるＧｅ層の分解が生じることなく、良好なヘテロ界面が得られる。
　第３結晶層１２０の形成には、ＡｓＨ３を原料の少なくとも１種として用いる。ＡｓＨ３を原料の少なくとも１種として用いることにより、Ａｓを含む第３結晶層１２０を第２結晶層１１４上に形成することができるので、不純物の少ない良質な結晶が得られる。第２結晶層１１４および第３結晶層１２０の成長温度は、４５０℃以上７００℃以下であることが好ましい。第２結晶層１１４および第３結晶層１２０の成長温度が４５０℃より低いと良好な結晶品質が得られにくく、７００℃よりも高いと第１結晶層１０８に含まれるＧｅ原子が第３結晶層１２０より上に形成される化合物半導体中に取り込まれやすくなるので好ましくない。
　図３は、半導体デバイス２００の一部の領域における断面を示す。半導体デバイス２００は、半導体基板１００の第３結晶層１２０上に形成された第４結晶層２０２を有する。第４結晶層２０２として、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＰ層およびＡｌＩｎＧａＰ層からなる群から選ばれた少なくとも２つの層を含むものが挙げられる。第４結晶層２０２は、キャリア濃度が１×１０１７ｃｍ－３以下である半導体層を少なくとも１層含むことが好ましい。第４結晶層２０２は、Ｇｅ原子濃度が１×１０１７ｃｍ－３以下である半導体層を少なくとも１層含むことが好ましい。
　第４結晶層２０２を加工することで、所望の半導体素子を形成することができる。半導体素子は、例えば電子素子または光素子である。電子素子は、例えばＨＢＴである。光素子は、例えば発光素子または受光素子である。光素子および電子素子を混在させて半導体素子を形成してもよい。図３においては、ヘテロバイポーラトランジスタ（ＨＢＴ）を例示している。第４結晶層２０２にはＨＢＴのエミッタ電極２０４、ベース電極２０６およびコレクタ電極２０８が形成されている。
　第４結晶層２０２は、ＧａＡｓ結晶と格子整合あるいは擬格子整合する結晶からなる多層構造を含むことが好ましい。第１結晶層１０８がＧｅ層である場合には、当該Ｇｅ層のＧｅ結晶と第４結晶層２０２内のＧａＡｓ結晶とが、擬格子整合する。ＧａＡｓ結晶と格子整合あるいは擬格子整合する層には転位の発生がないので、高品質の第４結晶層２０２を成長させることができる。第４結晶層２０２を構成する層の厚みが小さい場合には、格子定数の違いがあっても転位を発生させることなく、高品質な結晶を成長させることもできる。
　図４は、半導体デバイス３００の一部の領域における断面を示す。半導体デバイス３００においては、第１結晶層１０８に接して第２結晶層１１４が形成され、第２結晶層１１４に接して第３結晶層１２０が形成されている。さらに、第２結晶層１１４および第３結晶層１２０の複数の組が積層して形成されている。
　最もベース基板１０２から離れて形成されている第３結晶層１２０上には第４結晶層２０２が形成され、第４結晶層２０２にＨＢＴが形成されている。半導体デバイス３００が、第２結晶層１１４および第３結晶層１２０からなる複数組の積層を有することで、Ｇｅの蒸発または拡散を抑制する効果を高めることができる。第２結晶層１１４および第３結晶層１２０からなる積層は、３回以上好ましくは５回以上繰り返して形成されることが好ましい。
　なお、第２結晶層１１４および第３結晶層１２０の積層の形態は、例えば、第１結晶層１０８／第２結晶層１１４／第３結晶層１２０の順に形成され、第２結晶層１１４および第３結晶層１２０が複数回繰り返して形成され、ベース基板１０２から最も離れた最表面の積層として第２結晶層１１４／第３結晶層１２０が形成されている形態である。
　また、第１結晶層１０８／第３結晶層１２０／第２結晶層１１４／第３結晶層１２０の順に形成され、第２結晶層１１４および第３結晶層１２０が複数回繰り返して形成され、最表面の積層として第２結晶層１１４／第３結晶層１２０が形成されていてもよい。なお、複数の積層体が有する複数の第３結晶層１２０のうち、第１結晶層１０８からの距離が最も大きい第３結晶層１２０の面積が、第１結晶層１０８からの距離が最も小さい第３結晶層１２０の面積よりも大きいことが好ましい。
　図１Ａに示す半導体基板１００、図３に示す半導体デバイス２００または図４に示す半導体デバイス３００において、阻害体１０４は、複数の開口１０６を有してもよく、複数の開口１０６の各々の内部に第１結晶層１０８が形成されていてもよい。阻害体１０４は複数形成されてもよく、開口１０６は阻害体１０４ごとに複数形成されてもよい。阻害体１０４が複数形成されている場合、隣接する阻害体１０４の間の距離または方向が、複数の阻害体１０４のそれぞれにおいて同一であることが好ましい。例えば、複数の阻害体１０４が格子状に配置されていることが好ましい。複数の阻害体１０４のそれぞれが等間隔に配置されていてもよい。
　阻害体１０４のそれぞれに複数の開口１０６が形成されている場合には、それぞれの開口１０６に電子素子または光素子が形成されていることが好ましい。また、阻害体１０４のそれぞれにおける隣接する開口１０６の間の距離または方向が同一であることが好ましい。例えば、複数の開口１０６が格子状に配置されていることが好ましい。複数の開口１０６のそれぞれが等間隔に配置されていてもよい。開口１０６を複数の同一配置で形成することで、エピタキシャル成長させる結晶層の膜厚制御が容易になる。
　複数の開口１０６のそれぞれに形成された電子素子または光素子は、相互に配線で接続されていることが好ましい。同一の電子素子または光素子を開口１０６ごとに形成する場合は、開口１０６が等間隔に配置されていることが好ましい。例えば、ヘテロバイポーラトランジスタのような電子素子を複数の開口１０６のそれぞれに形成し、形成された複数の素子を並列接続することにより電子デバイスを形成することができる。開口１０６のそれぞれに形成した発光部または受光部を有する光素子を相互に接続したり、ベース基板１０２に形成した他の電子素子と当該光素子とを接続したりすることで、光デバイスを形成することができる。
　（実施例１）
　ベース基板１０２として（１００）面から＜１１０＞方向に６°オフした市販の単結晶Ｓｉウェハを用意した。ベース基板１０２の表面に、熱酸化法によりＳｉＯ２からなる阻害体１０４を形成した。フォトリソグラフィ法によるパターニングで阻害体１０４に開口１０６を形成した。次に、ＧｅＨ４を原料ガスとして用いる減圧ＣＶＤ法により、開口１０６の内部に、第１結晶層１０８としてＧｅ層を選択的に成長させた。さらにＣＶＤ炉内でアニールを行い、Ｇｅ結晶の高品質化を行った。
　ベース基板１０２をＣＶＤ炉から取り出し、ＭＯＣＶＤ炉にセットした。キャリアガスとして水素を用い、トリメチルガリウム（以下ＴＭＧと記すことがある。）とアルシンを原料として用い、５５０℃の成長温度でＧａＡｓバッファ層を成長させた。その後、成長温度を６４０℃に変更し、ＴＭＧとアルシンを原料とし、ＧａＡｓ層を成長させた。ＧａＡｓ層の膜厚は２５０ｎｍであった。
　さらに、成長温度を６１０℃に変更し、トリメチルインジウム（以下ＴＭＩと記すことがある）、ＴＭＧ及びホスフィンを原料とするＩｎ０．４８Ｇａ０．５２Ｐ層を第２結晶層１１４として形成し、ＴＭＧおよびアルシンを原料とするＧａＡｓ層を第３結晶層１２０として形成した。さらにＩｎ０．４８Ｇａ０．５２Ｐ層とＧａＡｓ層の積層を繰り返して形成し、第２結晶層と第３結晶層との積層を含む多層膜を成長させた。成長膜厚はＩｎ０．４８Ｇａ０．５２Ｐ層が１０ｎｍ、ＧａＡｓ層が２０ｎｍであり、１０周期の多層膜とした。さらにＧａＡｓ層を第４結晶層２０２の一部として成長させた。
　（比較例１）
　比較例１として、実施例１におけるＩｎ０．４８Ｇａ０．５２Ｐ層とＧａＡｓ層からなる多層膜の部分をＧａＡｓ層に変更したこと以外は実施例１と同様の半導体基板を作製した。
　実施例１および比較例１の半導体基板における、阻害体１０４がない部分における不純物の深さプロファイル（深さ方向の濃度分布）を２次イオン質量分析法（ＳＩＭＳ）により測定した。図５Ａは、実施例１における半導体基板の不純物深さプロファイルを示すＳＩＭＳデータであり、図５Ｂは比較例１における半導体基板の不純物深さプロファイルを示すＳＩＭＳデータである。
　図５Ａに示すように、実施例１のＩｎ０．４８Ｇａ０．５２Ｐ層とＧａＡｓ層を積層した多層膜部分では、Ｇｅ原子が急激に低下していることがわかる。第１結晶層１０８であるＧｅ層とＧａＡｓ層（ＧａＡｓバッファ層）の界面から、ＧａＡｓ層（第４結晶層２０２の一部）側に５００～６００ｎｍ離れた位置でのＧａＡｓ層（第４結晶層２０２の一部）中のＧｅ濃度は、概ね１×１０１６ｃｍ－３程度であった。これに対して、比較例１でのＧｅ濃度は、第１結晶層１０８であるＧｅ層とＧａＡｓ層の界面から、ＧａＡｓ層側に５００～６００ｎｍ離れた位置でのＧａＡｓ結晶中のＧｅ濃度は、３×１０１７ｃｍ－３程度と実施例１に比べて１桁以上高い値であった。
　図６は、実施例１における半導体基板の断面形状を示す。同図に示す断面形状は、半導体基板に対し垂直に切断した断面を、レーザ顕微鏡を用いて測定したものである。同図は、阻害体１０４の開口１０６に成長させた、Ｇｅ層（第１結晶層１０８）と、ＧａＡｓバッファ層、ＧａＡｓ層、Ｉｎ０．４８Ｇａ０．５２Ｐ層（第２結晶層１１４）およびＧａＡｓ層（第３結晶層１２０）を１０周期積層した多層膜と、ＧａＡｓ層（第４結晶層２０２の一部）とを積層した多層構造の断面を示す。
　同図に示すように、断面は概ね台形であり、当該台形の脚に相当する断面部分は、第２結晶面１１２または第４結晶面１１８に等価な斜めファセットに対応し、当該台形の上底に相当する断面部分は、第１結晶面１１０または第３結晶面１１６に等価な多層構造表面に対応する。図示するように、斜めファセットの近傍における多層構造表面には、盛り上がりが生じていないことを確認できた。
（実施例２）
　実施例１と同様に、ベース基板１０２である単結晶Ｓｉウェハの表面に、阻害体１０４であるＳｉＯ２を形成し、阻害体１０４（ＳｉＯ２）に開口１０６を形成した。さらに実施例１と同様に、開口１０６の内部のベース基板１０２（単結晶Ｓｉウェハ）上に、第１結晶層１０８としてＧｅ層を選択的に成長させ、当該Ｇｅ層をアニールして、Ｇｅ結晶の高品質化を行った。その後、ベース基板１０２をＭＯＣＶＤ炉にセットし、実施例１と同様にＧａＡｓバッファ層およびＧａＡｓ層を成長させた。
　続いて、実施例１と同じ条件で、Ｉｎ０．４８Ｇａ０．５２Ｐ層を第２結晶層１１４として形成し、さらにＧａＡｓ層を第３結晶層１２０として形成した。本実施例２では、実施例１のように第２結晶層と第３結晶層との積層を複数含む多層構造とはしないで、Ｉｎ０．４８Ｇａ０．５２Ｐ層（第２結晶層１１４）およびＧａＡｓ層（第３結晶層１２０）をそれぞれ１層ずつ形成するのみとした。Ｉｎ０．４８Ｇａ０．５２Ｐ層およびＧａＡｓ層の膜厚をそれぞれ２００ｎｍとした。さらにＧａＡｓ層を第４結晶層２０２の一部として成長させた。
　このように作成した半導体基板における、阻害体１０４がない部分における不純物の深さプロファイルを、実施例１と同様にＳＩＭＳにより測定した。その結果、Ｇｅ原子濃度はＩｎ０．４８Ｇａ０．５２Ｐ層で急激に低下し、第１結晶層１０８であるＧｅ層とＧａＡｓ層（ＧａＡｓバッファ層）の界面から、ＧａＡｓ層（第４結晶層２０２の一部）側に５００～６００ｎｍ離れた位置でのＧａＡｓ層（第４結晶層２０２の一部）中のＧｅ濃度は、約１×１０１６ｃｍ－３であった。つまり、実施例２における半導体基板は、実施例１の半導体基板と同様に、Ｇｅ原子のＧａＡｓ層（第４結晶層２０２の一部）側への混入抑制効果を有することがわかった。
　図７は、実施例２における半導体基板の断面形状を示す。同図に示す断面形状は、半導体基板に対し垂直に切断した断面を、レーザ顕微鏡を用いて測定したものである。同図の断面は、阻害体１０４の開口１０６に成長させた、Ｇｅ層（第１結晶層１０８）、ＧａＡｓバッファ層、ＧａＡｓ層、Ｉｎ０．４８Ｇａ０．５２Ｐ層（第２結晶層１１４）、ＧａＡｓ層（第３結晶層１２０）およびＧａＡｓ層（第４結晶層２０２の一部）を積層した多層構造の断面を示す。
　同図が示すように、断面は概ね台形である。当該台形の脚に相当する断面部分は、第２結晶面１１２または第４結晶面１１８に等価な斜めファセットに対応し、当該台形の上底に相当する断面部分は、第１結晶面１１０または第３結晶面１１６に等価な多層構造表面に対応する。斜めファセットの近傍における多層構造表面においては、実施例１の場合とは相違して、少し盛り上がりが認められる。すなわち、Ｇｅ原子の蒸発または拡散を抑制する効果は、実施例１の多層構造と実施例２の多層構造の両方で同様に得られるものの、多層構造表面における平坦性は、実施例１の多層構造の方が実施例２の多層構造より優れたものであることがわかった。
（実施例３）
　実施例１と同様に、ベース基板１０２である単結晶Ｓｉウェハ上に、阻害体１０４、開口１０６を形成し、開口１０６の内部にＧｅ層を選択成長し、アニールによるＧｅ層の高品質化を実施した。続いて、実施例１と同様に、ＧａＡｓバッファ層、ＧａＡｓ層、および、Ｉｎ０．４８Ｇａ０．５２Ｐ層（第２結晶層１１４）とＧａＡｓ層（第３結晶層１２０）とを１０周期積層した多層膜を形成した。
　多層膜の上に、Ｓｉドープｎ型ＧａＡｓ層と、Ｓｉドープｎ型ＩｎＧａＰ層と、Ｓｉドープｎ型ＧａＡｓ層と、アンドープＧａＡｓ層と、Ｃドープｐ型ＧａＡｓ層と、Ｓｉドープｎ型ＩｎＧａＰ層と、Ｓｉドープｎ型ＧａＡｓ層と、Ｓｉドープｎ型ＩｎＧａＡｓ層とがこの順に積層された第４結晶層を有するＨＢＴ素子構造を形成した。
　ＨＢＴ素子構造を有する半導体基板の阻害体１０４の開口１０６に成長した部分を、レーザ顕微鏡を用いて観察したところ、ファセット近傍の積層構造表面には盛り上がりが生じていないことを確認した。当該半導体基板にフォトリソグラフィプロセスを適用して電極を形成し、ＨＢＴ素子を作成した。作成したＨＢＴ素子の電気特性を測定したところ、トランジスタの特性を示す動作を確認した。作成したＨＢＴ素子の電流増幅率は、１９８であった。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、第２結晶層１１４および第３結晶層１２０からなる積層膜をシードとして、阻害体１０４上にラテラル成長されたラテラル成長化合物半導体層を形成してもよい。この場合、阻害体１０４として絶縁性の高いＳｉＯ２やＳｉＮを用いることでラテラル成長化合物半導体層に形成した素子の基板側へのリーク電流を低減し、浮遊容量を小さくして、素子の性能を高めることができる。
　請求の範囲、明細書、および図面中において示した装置および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　１００　半導体基板、１０２　ベース基板、１０４　阻害体、１０６　開口、１０８　第１結晶層、１１０　第１結晶面、１１２　第２結晶面、１１４　第２結晶層、１１６　第３結晶面、１１８　第４結晶面、１２０　第３結晶層、２００　半導体デバイス、２０２　第４結晶層、２０４　エミッタ電極、２０６　ベース電極、２０８　コレクタ電極、３００　半導体デバイス

Claims (11)

  1. 　ベース基板と、前記ベース基板上に形成された第１結晶層と、前記第１結晶層を被覆する第２結晶層と、前記第２結晶層に接して形成された第３結晶層と
    　を備え、
    　前記第１結晶層が、前記ベース基板における前記第１結晶層と接する面と面方位が等しい第１結晶面、及び、前記第１結晶面と異なる面方位を有する第２結晶面を有し、
    　前記第２結晶層が、前記第１結晶面と面方位が等しい第３結晶面、及び、前記第２結晶面と面方位が等しい第４結晶面を有し、
    　前記第３結晶層が、前記第３結晶面及び前記第４結晶面のそれぞれの少なくとも一部に接しており、
    　前記第１結晶面に接する領域における前記第２結晶層の厚みに対する前記第２結晶面に接する領域における前記第２結晶層の厚みの比が、前記第３結晶面に接する領域における前記第３結晶層の厚みに対する前記第４結晶面に接する領域における前記第３結晶層の厚みの比よりも大きい半導体基板。
  2. 　前記ベース基板上に形成され、かつ、前記ベース基板に達する開口を有し、前記第１結晶層の結晶成長を阻害する阻害体をさらに備え、
    　前記第１結晶層が、前記開口の内部に形成されている
    　請求項１に記載の半導体基板。
  3. 　前記第１結晶層は、組成がＣｘＳｉｙＧｅｚＳｎ１－ｘ－ｙ―ｚ（０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、かつ、０＜ｘ＋ｙ＋ｚ≦１）である
    　請求項１に記載の半導体基板。
  4. 　前記第３結晶層は、Ａｓ原子を含有する３－５族化合物半導体である
    　請求項１に記載の半導体基板。
  5. 　前記第２結晶層は、組成がＡｌａＧａｂＩｎｃＡｓｄＰｅ（０≦ａ＜１、０≦ｂ＜１、０＜ｃ≦１、ａ＋ｂ＋ｃ＝１、０≦ｄ＜１、０＜ｅ≦１、かつｄ＋ｅ＝１）であり、
    　前記第３結晶層は、組成がＡｌｆＧａｇＩｎｈＡｓｉＰｊ（０≦ｆ≦１、０≦ｇ≦１、０≦ｈ＜１、ｆ＋ｇ＋ｈ＝１、０＜ｉ≦１、０≦ｊ＜１、かつｉ＋ｊ＝１）である
    　請求項４に記載の半導体基板。
  6. 　前記第２結晶層が、前記第１結晶層と格子整合または擬格子整合する
    　請求項１に記載の半導体基板。
  7. 　前記第３結晶層上に形成された第４結晶層をさらに有し、
    　前記第４結晶層が、ＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＩｎＧａＰ層およびＡｌＩｎＧａＰ層からなる群から選ばれた少なくとも２つの層を含む
    　請求項１に記載の半導体基板。
  8. 　前記第１結晶層上に、前記第２結晶層及び前記第３結晶層からなる積層体を、前記第２結晶層及び前記第３結晶層の積層方向に複数備える請求項１に記載の半導体基板。
  9. 　請求項７に記載の半導体基板を有し、
    　前記第４結晶層に半導体素子が形成されている
    　半導体デバイス。
  10. 　ベース基板上に第１結晶層を形成する段階と、
    　前記第１結晶層を覆う第２結晶層をエピタキシャル成長させる段階と、
    　前記第２結晶層に接する第３結晶層をエピタキシャル成長させる段階と
    　を有し、
    　前記第１結晶層が、前記ベース基板における前記第１結晶層と接する面と面方位が等しい第１結晶面、及び、前記第１結晶面と異なる面方位を有する第２結晶面を有し、
    　前記第２結晶層が、前記第１結晶面と面方位が等しい第３結晶面、及び、前記第２結晶面と面方位が等しい第４結晶面を有し、
    　前記第２結晶層をエピタキシャル成長させる段階および前記第３結晶層をエピタキシャル成長させる段階においては、
    　前記第３結晶面及び前記第４結晶面のそれぞれの少なくとも一部に接する前記第３結晶層をエピタキシャル成長させ、
    　前記第１結晶面における前記第２結晶層の成長速度に対する前記第２結晶面における前記第２結晶層の成長速度の比が、前記第３結晶面における前記第３結晶層の成長速度に対する前記第４結晶面における前記第３結晶層の成長速度の比より大きい
    　半導体基板の製造方法。
  11. 　前記第１結晶層を形成する段階においては、前記第１結晶層を７００℃以上９５０℃以下でアニールする請求項１０に記載の半導体基板の製造方法。
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