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WO2010137230A1 - アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機 - Google Patents

アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機 Download PDF

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WO2010137230A1
WO2010137230A1 PCT/JP2010/002753 JP2010002753W WO2010137230A1 WO 2010137230 A1 WO2010137230 A1 WO 2010137230A1 JP 2010002753 W JP2010002753 W JP 2010002753W WO 2010137230 A1 WO2010137230 A1 WO 2010137230A1
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WO
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pixel
data signal
pixel electrode
electrode
signal line
Prior art date
Application number
PCT/JP2010/002753
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English (en)
French (fr)
Inventor
津幡俊英
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/322,133 priority Critical patent/US8665202B2/en
Publication of WO2010137230A1 publication Critical patent/WO2010137230A1/ja

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    • G09G2300/0809—Several active elements per pixel in active matrix panels
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0205—Simultaneous scanning of several lines in flat panels
    • G09G2310/021—Double addressing, i.e. scanning two or more lines, e.g. lines 2 and 3; 4 and 5, at a time in a first field, followed by scanning two or more lines in another combination, e.g. lines 1 and 2; 3 and 4, in a second field

Definitions

  • the present invention relates to a liquid crystal display device that simultaneously selects two scanning signal lines, and an active matrix substrate and a liquid crystal panel used therefor.
  • Patent Document 1 In Patent Document 1 (see FIG. 49), two data lines (left data line and right data line) are provided in one pixel column, and pixel electrodes of odd-numbered pixels included in the same pixel column are connected to the left data line. While the pixel electrode of the even-numbered pixel is connected to the right data line, and two continuous scanning signal lines (the scanning signal line connected to the odd-numbered pixel and the scanning signal line connected to the even-numbered pixel) ) Is simultaneously selected to increase the screen rewriting speed.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 10-253987 (Publication Date: September 25, 1998)”
  • the inventors of the present application have found that the following problems occur when two scanning signal lines are simultaneously selected as described above. For example, when two adjacent scanning signal lines are selected simultaneously, considering the 1st to 6th pixels arranged in the column (vertical) direction in the same pixel column, simultaneous writing to the first pixel and the second pixel is performed. Then, simultaneous writing is performed on the third pixel and the fourth pixel, and then simultaneous writing is performed on the fifth pixel and the sixth pixel. Then, due to the parasitic capacitance formed between two adjacent pixels, the second pixel is affected by writing to the third pixel after writing the data signal (potential polarity inversion of the third pixel). The effective potential may fluctuate, and the fourth pixel may be affected by the writing to the fifth pixel (the potential polarity inversion of the fifth pixel) after the data signal is written. There is a possibility that the phenomenon is visually recognized as uneven horizontal stripes on the screen.
  • An object of the present invention is to improve the display quality of a liquid crystal display device that simultaneously selects two scanning signal lines.
  • the active matrix substrate of the present invention is used in a liquid crystal display device that scans two scanning signal lines simultaneously, and includes a plurality of scanning signal lines and a plurality of data signal lines, and the scanning direction is a column direction.
  • the pixel regions including the pixel electrodes are arranged in the row and column directions, and one scanning signal line is provided corresponding to one pixel region row, and one is included in the even-numbered pixel region of the pixel region column.
  • Conductor so that it overlaps the gap between two adjacent pixel electrodes that are pixel electrodes and the other is a pixel electrode included in the pixel area adjacent to the downstream side in the scanning direction of the even-numbered pixel area.
  • a conductor is disposed so as to overlap with or be adjacent to a gap between adjacent pixel electrodes, or one is a pixel electrode included in an arbitrary pixel area, and the other is a downstream side in the scanning direction of the arbitrary pixel area.
  • a conductor is arranged so as to overlap with a gap between two adjacent pixel electrodes which are pixel electrodes included in a pixel area adjacent to (under or under the gap).
  • each of the two adjacent pixel electrodes can be electrically shielded by the conductor.
  • the phenomenon that the effective potential fluctuates every other line (scanning signal line) when two scanning signal lines are simultaneously scanned can be suppressed. Therefore, in the liquid crystal display device using the present active matrix substrate, the horizontal stripe-like unevenness caused by the above phenomenon can be improved.
  • FIG. 1 is a schematic diagram illustrating a configuration example of an active matrix substrate according to a first embodiment.
  • FIG. 2 is a plan view illustrating a configuration example of a liquid crystal panel including the active matrix substrate of FIG. 1.
  • FIG. 3 is a cross-sectional view of the liquid crystal panel of FIG.
  • FIG. 3 is a cross-sectional view of the liquid crystal panel of FIG.
  • FIG. 2 is an equivalent circuit diagram of the active matrix substrate of FIG. 1.
  • 6 is a timing chart showing a driving method (frame 1) of a liquid crystal panel including the active matrix substrate of FIG. It is a schematic diagram which shows the display state of the liquid crystal panel by the drive method of FIG. 6 is a timing chart showing a driving method (frame 2) of a liquid crystal panel including the active matrix substrate of FIG.
  • FIG. 12 is a cross-sectional view taken along the line AB of the liquid crystal panel of FIG. 11.
  • FIG. 12 is a cross-sectional view of the liquid crystal panel of FIG.
  • FIG. 16 is a cross-sectional view of the liquid crystal panel of FIG. It is a schematic diagram which shows the modification of the active matrix substrate of FIG. FIG.
  • FIG. 6 is a schematic diagram illustrating a configuration example of an active matrix substrate according to a second embodiment. It is a schematic diagram which shows the edge part of the active matrix substrate of FIG. It is a top view which shows the structural example of the liquid crystal panel provided with the active matrix substrate of FIG.
  • FIG. 19 is an equivalent circuit diagram of the active matrix substrate of FIG. 18. It is a timing chart which shows the drive method (frame 1 * 2) of a liquid crystal panel provided with the active matrix substrate of FIG. It is a schematic diagram which shows the display state of the liquid crystal panel by the drive method of FIG. It is a schematic diagram which shows the modification of the liquid crystal panel of FIG. It is a schematic diagram which shows the modification of the active matrix substrate of FIG. FIG.
  • FIG. 19 is a schematic diagram illustrating another modification of the active matrix substrate illustrated in FIG. 18.
  • FIG. 6 is a schematic diagram illustrating a configuration example of an active matrix substrate according to a third embodiment. It is a schematic diagram which shows the edge part of the active matrix substrate of FIG. It is a top view which shows the structural example of the liquid crystal panel provided with the active matrix substrate of FIG.
  • FIG. 30 is a cross-sectional view of the liquid crystal panel of FIG. 29 taken along the line XY.
  • FIG. 28 is an equivalent circuit diagram of the active matrix substrate of FIG. 27. It is a timing chart which shows the drive method (frame 1 * 2) of a liquid crystal panel provided with the active matrix substrate of FIG. It is a schematic diagram which shows the display state of the liquid crystal panel by the drive method of FIG.
  • FIG. 28 is a schematic diagram showing another modification of the active matrix substrate shown in FIG. 27.
  • FIG. 6 is a schematic diagram illustrating a configuration example of an active matrix substrate according to a fourth embodiment.
  • FIG. 37 is a timing chart showing a driving method (one frame) of a liquid crystal panel including the active matrix substrate of FIG. 36.
  • FIG. 39 is an equivalent circuit showing a set of scanning signal lines to be simultaneously selected in the active matrix substrate of FIG. 38.
  • FIG. FIG. 10 is a schematic diagram showing still another modification of the active matrix substrate shown in FIG. 1.
  • FIG. 27 is a schematic diagram showing a modification of the active matrix substrate shown in FIG.
  • FIG. 36 is a schematic diagram showing a modification of the active matrix substrate shown in FIG. 35.
  • FIG. 12 is a cross-sectional view taken along arrow AB showing a modification of the liquid crystal panel of FIG.
  • (A) is a schematic diagram which shows the structure of this liquid crystal display unit
  • (b) is a schematic diagram which shows the structure of this liquid crystal display device. It is a block diagram explaining the whole structure of this liquid crystal display device. It is a block diagram explaining the function of this liquid crystal display device.
  • FIG. 26 is a block diagram illustrating functions of the present television receiver. It is a disassembled perspective view which shows the structure of this television receiver. It is a top view which shows the structure of the conventional active matrix substrate.
  • the extending direction of the scanning signal lines is hereinafter referred to as the row direction.
  • the scanning signal line may extend in the horizontal direction or in the vertical direction. Needless to say, it is good.
  • the alignment regulating structure is omitted as appropriate.
  • FIG. 1 is a schematic diagram illustrating a part of the active matrix substrate according to the first embodiment.
  • a pixel region column ⁇ in which pixel regions 101 to 104 are arranged in this order along the scanning direction and pixel regions 105 to 108 are arranged in this order along the scanning direction.
  • the pixel areas 101 and 105, the pixel areas 102 and 106, the pixel areas 103 and 107, and the pixel areas 104 and 108 each form a pixel area row, and one scan corresponds to one pixel area row.
  • a signal line is provided.
  • a scanning signal line 16i is provided so as to cross the pixel regions 101 and 105
  • a scanning signal line 16j is provided so as to cross the pixel regions 102 and 106
  • a scanning signal is provided so as to cross the pixel regions 103 and 107.
  • a line 16m is provided
  • a scanning signal line 16n is provided so as to cross the pixel regions 104 and.
  • two data signal lines are provided corresponding to one pixel region column.
  • two data signal lines 15x and 15y are provided corresponding to the pixel region column ⁇
  • two data signal lines 15X and 15Y are provided corresponding to the pixel region column ⁇ .
  • the signal lines 15x, 15y, 15X, and 15Y are arranged in this order.
  • two pixel electrodes are arranged in the scanning direction in each pixel region, and two data corresponding to this pixel region column are provided in an arbitrary pixel region included in one pixel region column via a transistor.
  • Two pixel electrodes connected to one of the signal lines are included, and a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region is connected to the other of the two data signal lines through a transistor.
  • Two pixel electrodes are included. Specifically, in the pixel region 101 of the pixel region column ⁇ , the pixel electrodes 17ia and 17ib are arranged in this order along the scanning direction, and the pixel electrode 17ia is connected to the scanning signal line 16i through the transistor 12ia and the data signal line.
  • the pixel electrode 17ib is connected to the data signal line 15x via the transistor 12ib connected to the scanning signal line 16i.
  • the pixel electrodes 17ja and 17jb are arranged in this order along the scanning direction, and the pixel electrode 17ja is connected via the transistor 12ja connected to the scanning signal line 16j.
  • the pixel electrode 17jb is connected to the data signal line 15y through the transistor 12jb connected to the scanning signal line 16j.
  • the pixel electrodes 17IA and 17IB are arranged in this order along the scanning direction, and the pixel electrode 17IA is connected to the data signal line 15X via the transistor 12IA connected to the scanning signal line 16i.
  • the pixel electrode 17IB is connected to the data signal line 15X via the transistor 12IB connected to the scanning signal line 16i.
  • the pixel electrodes 17JA and 17JB are arranged in this order along the scanning direction, and the pixel electrode 17JA is connected to the scanning signal line 16j via the transistor 12JA.
  • the pixel electrode 17JB is connected to the data signal line 15Y through the transistor 12JB connected to the scanning signal line 16j.
  • pixel electrodes 17ma and 17mb are arranged in this order along the scanning direction, and the pixel electrode 17ma is connected to the data signal line 15x via the transistor 12ma connected to the scanning signal line 16m.
  • the pixel electrode 17mb is connected to the data signal line 15x via the transistor 12mb connected to the scanning signal line 16m.
  • the pixel electrodes 17na and 17nb are arranged in this order along the scanning direction, and the pixel electrode 17na is connected via the transistor 12na connected to the scanning signal line 16n.
  • the pixel electrode 17nb is connected to the data signal line 15y via the transistor 12nb connected to the scanning signal line 16n.
  • one is a pixel electrode included in an arbitrary pixel region, and the other is a pixel electrode included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • a storage electrode is disposed so as to overlap the gap.
  • the pixel electrode 17ib in the pixel region 101 and the pixel electrode 17ja in the pixel region 102 are adjacent to each other, and a linear electrode 41p is disposed in the gap between the pixel electrode 17ib and the pixel electrode 17ja, and the gap A storage capacitor wiring 18p is arranged so as to overlap with the capacitor.
  • the pixel electrode 17IB in the pixel region 105 and the pixel electrode 17JA in the pixel region 106 are adjacent to each other, the linear electrode 41p passes through the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the storage capacitor wiring 18p is in the pixel electrode 17IB.
  • the gap overlaps with the pixel electrode 17JA.
  • the storage capacitor line 18p and the linear electrode 41p are connected via a contact hole. Further, the pixel electrode 17jb in the pixel region 102 and the pixel electrode 17ma in the pixel region 103 are adjacent to each other, and a linear electrode 41q is arranged in a gap between the pixel electrode 17jb and the pixel electrode 17ma, and overlaps with the gap. A storage capacitor line 18q is arranged. Note that the storage capacitor wiring 18q and the linear electrode 41q are connected via a contact hole.
  • the scanning signal line 16i and the scanning signal line 16j are connected, for example, inside or outside the panel, and both (16i and 16j) are simultaneously selected (described later). Further, the scanning signal line 16m and the scanning signal line 16n are connected, for example, inside or outside the panel, and both (16m and 16n) are simultaneously selected (described later).
  • FIG. 2 is a plan view showing a part of a liquid crystal panel provided with the active matrix substrate of FIG.
  • members on the color filter substrate (counter substrate) side are omitted and only members of the active matrix substrate are shown.
  • a pair (two) of data signal lines 15x and 15y and a pair (two) of data signal lines 15X and 15Y are provided so that the data signal line 15y and the data signal line 15X are adjacent to each other.
  • the scanning signal line 16i and the scanning signal line 16j are provided so as to be orthogonal to each data signal line, and the transistors 12ia and 12ib are provided in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16i, and the data signal line 15y and the scanning signal line Transistors 12ja and 12jb are provided near the intersection of the signal line 16j, transistors 12IA and 12IB are provided near the intersection of the data signal line 15X and the scanning signal line 16i, and an intersection of the data signal line 15Y and the scanning signal line 16j Transistors 12JA and 12JB are provided in the vicinity.
  • the pixel electrode 17ia is provided so as to overlap the edge of the scanning signal line 16i on the upstream side in the scanning direction and the data signal line 15x / 15y, and the edge of the scanning signal line 16i on the downstream side in the scanning direction and the data signal line 15x / 15y.
  • the pixel electrode 17ib is provided so as to overlap with the edge of the scanning signal line 16j on the upstream side in the scanning direction and the data signal line 15x / 15y, and the pixel signal 17ja is provided on the downstream in the scanning direction of the scanning signal line 16j.
  • the pixel electrode 17jb is provided so as to overlap the edge on the side and the data signal lines 15x and 15y
  • the pixel electrode 17IA is provided so as to overlap the edge on the upstream side in the scanning direction of the scanning signal line 16i and the data signal lines 15X and 15Y.
  • the pixel electrode 17I is overlapped with the edge of the scanning signal line 16i on the downstream side in the scanning direction and the data signal lines 15X and 15Y.
  • the pixel electrode 17JA is provided so as to overlap the upstream edge of the scanning signal line 16j in the scanning direction and the data signal lines 15X and 15Y, and the downstream edge of the scanning signal line 16j in the scanning direction and the data signal line 15X.
  • a pixel electrode 17JB is provided so as to overlap with 15Y.
  • the linear electrode 41p is arranged in the gap between the pixel electrode 17ib and the pixel electrode 17ja, and the storage capacitor wiring 18p is arranged so as to overlap the gap. Further, the linear electrode 41p and the storage capacitor line 18p are connected through a contact hole 121p provided so as to overlap the gap between the pixel electrode 17ib and the pixel electrode 17ja.
  • the linear electrode 41p passes through the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the storage capacitor line 18p overlaps the gap between the pixel electrode 17IB and the pixel electrode 17JA.
  • the linear electrode 41p and the storage capacitor line 18p are connected through a contact hole 121P provided so as to overlap with the gap between the pixel electrode 17IB and the pixel electrode 17JA.
  • two edges along the column direction of the pixel electrode 17ia are located outside the data signal line 15x and the data signal line 15y
  • two edges along the column direction of the pixel electrode 17ib are Two edges that are located outside the data signal line 15x and the data signal line 15y and extend in the column direction of the pixel electrode 17ja are located outside the data signal line 15x and the data signal line 15y, and extend in the column direction of the pixel electrode 17jb.
  • Two edges along the column are located outside the data signal line 15x and the data signal line 15y, and two edges along the column direction of the pixel electrode 17IA are located outside the data signal line 15X and the data signal line 15Y.
  • Two edges along the column direction of the electrode 17IB are located outside the data signal line 15X and the data signal line 15Y, and the pixel electrode 17JA Two edges along the direction are located outside the data signal line 15X and the data signal line 15Y, and two edges along the column direction of the pixel electrode 17JB are located outside the data signal line 15X and the data signal line 15Y. ing.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12ia, the source electrode of the transistor 12ia is connected to the data signal line 15x, and the drain electrode is connected to the pixel electrode 17ia through the contact hole 31ia.
  • the capacitor electrode 37ia is located on the storage capacitor line 18k, and is connected to the pixel electrode 17ia through two contact holes 11ia.
  • the scanning signal line 16i functions as a gate electrode of the transistor 12ib, the source electrode of the transistor 12ib is connected to the data signal line 15x, and the drain electrode is connected to the pixel electrode 17ib through the contact hole 31ib.
  • the capacitor electrode 37ib is located on the storage capacitor line 18p and is connected to the pixel electrode 17ib through two contact holes 11ib.
  • the scanning signal line 16j functions as a gate electrode of the transistor 12ja, the source electrode of the transistor 12ja is connected to the data signal line 15y, and the drain electrode is connected to the pixel electrode 17ja through the contact hole 31ja.
  • the capacitor electrode 37ja is located on the storage capacitor line 18p, and is connected to the pixel electrode 17ja through the two contact holes 11ja.
  • the scanning signal line 16j functions as a gate electrode of the transistor 12jb, the source electrode of the transistor 12jb is connected to the data signal line 15y, and the drain electrode is connected to the pixel electrode 17jb through the contact hole 31jb.
  • the capacitor electrode 37jb is located on the storage capacitor line 18q, and is connected to the pixel electrode 17jb through the two contact holes 11jb.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12IA, the source electrode of the transistor 12IA is connected to the data signal line 15X, and the drain electrode is connected to the pixel electrode 17IA through the contact hole 31IA.
  • the capacitor electrode 37IA is located on the storage capacitor line 18k, and is connected to the pixel electrode 17IA through two contact holes 11IA.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12IB, the source electrode of the transistor 12IB is connected to the data signal line 15X, and the drain electrode is connected to the pixel electrode 17IB through the contact hole 31IB.
  • the capacitor electrode 37IB is located on the storage capacitor line 18p, and is connected to the pixel electrode 17IB through two contact holes 11IB.
  • the scanning signal line 16j functions as a gate electrode of the transistor 12JA, the source electrode of the transistor 12JA is connected to the data signal line 15Y, and the drain electrode is connected to the pixel electrode 17JA through the contact hole 31JA.
  • the capacitor electrode 37JA is located on the storage capacitor line 18p and connected to the pixel electrode 17JA through two contact holes 11JA.
  • the scanning signal line 16j functions as a gate electrode of the transistor 12JB, the source electrode of the transistor 12JB is connected to the data signal line 15Y, and the drain electrode is connected to the pixel electrode 17JB through the contact hole 31JB.
  • the capacitor electrode 37JB is located on the storage capacitor line 18q, and is connected to the pixel electrode 17JB through the two contact holes 11JB.
  • the present liquid crystal panel includes an active matrix substrate 3, a color filter substrate 30 facing the active matrix substrate 3, and a liquid crystal layer 40 disposed between the substrates (3 and 30).
  • the storage capacitor wiring 18p is formed on the glass substrate 31, and the gate insulating film 43 is formed so as to cover it.
  • scanning signal lines are formed on the glass substrate 31.
  • capacitor electrodes 37ib and 37ja and data signal lines 15x and 15y are formed.
  • a semiconductor layer (i layer and n + layer) of each transistor and a source electrode and a drain electrode in contact with the n + layer are formed on the gate insulating film 43.
  • an inorganic interlayer insulating film 25 is formed so as to cover the metal layer including the source / drain electrodes of the transistor, and a thicker organic interlayer insulating film 26 is formed on the inorganic interlayer insulating film 25.
  • pixel electrodes 17ib and 17ja and a linear electrode 41p are formed, and an alignment film (not shown) is formed so as to cover these pixel electrodes.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated, and the pixel electrode 17ib and the capacitor electrode 37ib are in contact with each other. Further, the gate insulating film 43, the inorganic interlayer insulating film 25, and the organic interlayer insulating film 26 are penetrated in the formation portion of the contact hole 121p, and the linear electrode 41p and the storage capacitor wiring 18p are in contact with each other.
  • a storage capacitor is formed in a portion where the storage capacitor wiring 18p and the capacitor electrode 37ib overlap through the gate insulating film 43, and a portion in which the storage capacitor wiring 18p and the capacitor electrode 37ja overlap through the gate insulating film 43.
  • a storage capacitor is formed.
  • a black matrix 13 and a colored layer (color filter layer) 14 are formed on a glass substrate 32, and a common electrode (com) 28 is formed thereon, and an alignment film is formed so as to cover this. (Not shown) is formed.
  • the method for manufacturing a liquid crystal panel includes an active matrix substrate manufacturing process, a color filter substrate manufacturing process, and an assembly process in which both substrates are bonded to each other and filled with liquid crystal.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a laminated film thereof (thickness 1000 to 3000 mm) is sputtered onto a substrate such as glass or plastic. Then, patterning is performed by photolithography technology (Photo Engraving Process, hereinafter referred to as “PEP technology”, which includes an etching process), and scanning signal lines (the gate electrode of each transistor). ) And a storage capacitor wiring.
  • PEP technology Photo Engraving Process
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed on the entire substrate on which the scanning signal lines are formed by a CVD (Chemical Vapor Deposition) method, and the photoresist is removed. Then, a gate insulating film is formed.
  • an intrinsic amorphous silicon film (thickness 1000 to 3000 mm) and an n + amorphous silicon film (thickness 400 to 700 mm) doped with phosphorus are continuously formed on the gate insulating film (whole substrate) by CVD.
  • patterning is performed by the PEP technique, and the photoresist is removed, thereby forming an island-shaped silicon laminate including an intrinsic amorphous silicon layer and an n + amorphous silicon layer on the gate electrode.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, or copper, an alloy film thereof, or a stacked film thereof (thickness 1000 to 3000 mm) is formed on the entire substrate on which the silicon laminate is formed. Then, patterning is performed by the PEP technique to form data signal lines, transistor source / drain electrodes, and capacitor electrodes (formation of a metal layer). Here, the resist is removed as necessary.
  • the n + amorphous silicon layer constituting the silicon stacked body is removed by etching using the photoresist at the time of forming the metal wiring or the source electrode and the drain electrode as a mask, and the photoresist is removed to form a transistor channel.
  • the semiconductor layer may be formed of an amorphous silicon film as described above.
  • a polysilicon film may be formed, or a laser annealing treatment is performed on the amorphous silicon film and the polysilicon film to form a crystal. May be improved. Thereby, the moving speed of the electrons in the semiconductor layer is increased, and the characteristics of the transistor (TFT) can be improved.
  • an interlayer insulating film is formed over the entire substrate on which the data signal lines and the like are formed.
  • an inorganic interlayer insulating film (passivation film) made of SiNx having a thickness of about 3000 mm is formed by CVD using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas so as to cover the entire surface of the substrate.
  • an organic interlayer insulating film made of a positive photosensitive acrylic resin having a thickness of about 3 ⁇ m is formed by spin coating or die coating.
  • contact holes are patterned in the organic interlayer insulating film by the PEP technique, and then the organic interlayer insulating film is baked. Further, using the pattern of the organic interlayer insulating film, the inorganic interlayer insulating film or the inorganic interlayer insulating film and the gate insulating film are removed by etching to form a contact hole.
  • a transparent conductive film (thickness 1000 to 2000 mm) made of ITO (Indium / Tin / Oxide), IZO (Indium / Zinc / Oxide), zinc oxide, tin oxide or the like is formed on the entire substrate on the interlayer insulating film in which the contact holes are formed. Is formed by sputtering, followed by patterning by PEP technology, the resist is removed, and each pixel electrode and linear electrode (shield electrode) are formed.
  • polyimide resin is printed on the entire substrate on the pixel electrode with a thickness of 500 to 1000 mm, and then baked and rubbed in one direction with a rotating cloth to form an alignment film.
  • the active matrix substrate is manufactured as described above.
  • the color filter substrate manufacturing process will be described below.
  • a chromium thin film or a resin containing a black pigment is formed on a glass or plastic substrate (entire substrate), and then patterned by PEP technology to form a black matrix.
  • red, green and blue color filter layers are formed in a pattern in the gap of the black matrix by using a pigment dispersion method or the like.
  • a transparent conductive film made of ITO, IZO, zinc oxide, tin oxide or the like is formed on the entire substrate on the color filter layer to form a common electrode (com).
  • a color filter substrate can be manufactured as described above.
  • a seal material made of a thermosetting epoxy resin or the like is applied to one of the active matrix substrate and the color filter substrate by screen printing in a frame-like pattern lacking the liquid crystal inlet portion, and the liquid crystal layer is applied to the other substrate.
  • a spherical spacer having a diameter corresponding to the thickness and made of plastic or silica is dispersed. Instead of spraying the spacer, the spacer may be formed on the BM of the CF substrate or the metal wiring of the active matrix substrate by the PEP technique.
  • the active matrix substrate and the color filter substrate are bonded together, and the sealing material is cured.
  • the liquid crystal panel is manufactured.
  • FIG. 5 is an equivalent circuit diagram of the active matrix substrate of FIG. 1, and FIG. 6 is a timing chart showing a driving method (normally black mode) of a liquid crystal panel provided with the active matrix substrate of FIG. 1 (FIG. 5).
  • Sx, Sy, SX, and SY indicate data signals (data signals) supplied to the data signal lines 15x, 15y, 15X, and 15Y, and GPi, GPj, GPm, and GPn indicate scanning signal lines 16i, 16j, respectively.
  • Csk, Csp, Csq, Csr, and Css denote storage capacitor wiring signals (Cs signals) supplied to the storage capacitor wirings 18k, 18p, 18q, 18r, and 18s, respectively.
  • Via, Vib, Vja, Vjb, VIA, VIB, Vma, Vmb, Vna, and Vnb indicate the potentials of the pixel electrodes 17ia, 17ib, 17ja, 17jb, 17IA, 17IB, 17ma, 17mb, 17na, and 17nb. Note that the potential of each pixel electrode periodically changes after the data signal is written, but an effective value (a constant value) is shown in FIG.
  • the data signal line 15x and the data signal line 15Y have positive polarity data in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), respectively.
  • a signal is supplied, and a positive polarity data signal is also supplied to the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and each of the data signal line 15y and the data signal line 15X has N
  • a negative polarity data signal is supplied in the first horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and also in the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n). Supply a negative polarity data signal.
  • the storage capacitor line 18k is supplied with a storage capacitor line signal whose polarity is inverted every 4H and whose polarity is inverted from minus to plus at the end of the Nth horizontal scanning period.
  • a storage capacitor wiring signal that reverses polarity every 4H and reverses polarity from positive to negative at the end of the Nth horizontal scanning period is supplied to the storage capacitor wiring 18q, and the polarity is inverted every 4H.
  • a storage capacitor wiring signal whose polarity is inverted from minus to plus at the end of the (N + 1) th horizontal scanning period is supplied to the storage capacitor wiring 18r, and the polarity is inverted every 4H, and the (N + 1) th
  • a storage capacitor wiring signal whose polarity is inverted from positive to negative is supplied, and the storage capacitor wiring 18s is inverted in polarity every 4H and (N + 2) Supplying retention capacitor line signal, such as polarity from negative to positive is reversed when th horizontal scanning period.
  • the potential of the pixel electrode 17ia has a positive polarity, and after writing the data signal, the potential of the storage capacitor wiring 18k first fluctuates in the positive direction, so the effective potential is the potential of the written data signal.
  • the effective potential is lower than the potential of the written data signal (the absolute value of the effective potential). Value> absolute value of the data signal).
  • the potential of the pixel electrode 17jb has a negative polarity and the potential of the storage capacitor wiring 18q first fluctuates in the positive direction after the data signal is written, the effective potential becomes higher than the potential of the written data signal (the effective potential). Absolute value ⁇ absolute value of data signal).
  • the effective potential of the pixel electrode 17IA has a negative polarity and the potential of the storage capacitor wiring 18k first fluctuates in the positive direction after writing the data signal, the effective potential becomes higher than the potential of the written data signal (the effective potential). Absolute value ⁇ absolute value of data signal). Further, since the potential of the pixel electrode 17IB has a negative polarity and the potential of the storage capacitor wiring 18p first fluctuates in the negative direction after writing the data signal, the effective potential becomes lower than the potential of the written data signal (the effective potential). Absolute value> absolute value of data signal).
  • the effective potential of the pixel electrode 17ma Since the potential of the pixel electrode 17ma has a positive polarity and the potential of the storage capacitor wiring 18q first fluctuates in the positive direction after writing the data signal, the effective potential becomes higher than the potential of the written data signal (the absolute value of the effective potential). > Absolute value of data signal). Further, the potential of the pixel electrode 17mb has a positive polarity, and after writing the data signal, the potential of the storage capacitor wiring 18r first fluctuates in the negative direction. Therefore, the effective potential is lower than the potential of the written data signal (the effective potential is reduced). Absolute value ⁇ absolute value of data signal).
  • the effective potential of the pixel electrode 17na has a negative polarity and the potential of the storage capacitor wiring 18r first fluctuates in the negative direction after the data signal is written, the effective potential is lower than the potential of the written data signal (the effective potential). Absolute value> absolute value of data signal). Further, since the potential of the pixel electrode 17nb has a negative polarity and the potential of the storage capacitor wiring 18s first fluctuates in the positive direction after writing the data signal, the effective potential becomes higher than the potential of the written data signal (the effective potential). Absolute value ⁇ absolute value of data signal).
  • the subpixel including the pixel electrode 17ia is a positive subpixel
  • the subpixel including the pixel electrode 17ib is a positive dark subpixel
  • the subpixel including the pixel electrode 17ja is Minus-polar bright subpixels
  • subpixels including pixel electrode 17jb are negative-polarity dark subpixels
  • subpixels including pixel electrode 17ma are positive-polarity bright subpixels
  • subpixels including pixel electrode 17mb are positive-polarity dark subpixels.
  • the pixel, the sub-pixel including the pixel electrode 17na is a bright sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17nb is a dark sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17IA is a dark sub-pixel having a negative polarity
  • the pixel electrode 17IB The sub-pixel including the pixel is a bright sub-pixel having a negative polarity, and is driven by dot inversion at F1 and bright / dark checkered display (bright sub-pixel and dark sub-pixel in each of the row direction and the column direction). There display as alternating) is achieved.
  • a negative polarity data signal is applied to the data signal line 15x and the data signal line 15Y in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j).
  • the negative polarity data signal is supplied to the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and the Nth data signal line 15y and the data signal line 15X are supplied with the Nth data signal line 15y.
  • a positive polarity data signal is supplied in the horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and also in the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n). The data signal is supplied.
  • the storage capacitor wiring 18k is supplied with a storage capacitor wiring signal whose polarity is inverted every 4H and whose polarity is inverted from positive to negative at the end of the Nth horizontal scanning period.
  • a storage capacitor wiring signal that reverses the polarity every 4H and reverses the polarity from minus to plus at the end of the Nth horizontal scanning period is supplied to the storage capacitor wiring 18q, and the polarity is inverted every 4H.
  • a storage capacitor wiring signal whose polarity is inverted from plus to minus at the end of the (N + 1) th horizontal scanning period is supplied to the storage capacitor wiring 18r, and the polarity is inverted every 4H, and the (N + 1) th At the end of the horizontal scanning period, a storage capacitor wiring signal whose polarity is inverted from minus to plus is supplied, the polarity is inverted every 4H to the storage capacitor wiring 18s, and (N + 2) Supplying retention capacitor line signal, such as polarity from positive to negative is reversed when th horizontal scanning period.
  • the subpixel including the pixel electrode 17ia is a bright subpixel having a negative polarity
  • the subpixel including the pixel electrode 17ib is a dark subpixel having a negative polarity
  • the subpixel including the pixel electrode 17ja is a bright subpixel having a positive polarity
  • the sub-pixel including the pixel electrode 17jb includes a positive-polarity dark sub-pixel
  • the sub-pixel including the pixel electrode 17IA includes a positive-polarity dark sub-pixel
  • the sub-pixel including the pixel electrode 17IB includes the positive-polarity bright sub-pixel
  • the pixel electrode 17ma is a positive-polarity dark sub-pixel
  • the sub-pixel is a bright sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17mb is a dark sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17na is a bright sub-pixel having a positive polarity
  • the sub-pixel including the pixel electrode 17nb is a positive polarity.
  • the dark subpixel is also driven by dot inversion driving and bright and dark checkered display even in F2 (the bright subpixel and the dark subpixel are alternately arranged in each of the row direction and the column direction). Display) is realized.
  • this liquid crystal panel since two scanning signal lines can be selected simultaneously, the writing time of the screen can be halved while leaving the writing time of each pixel as it is. That is, this liquid crystal panel is suitable for high speed driving such as double speed driving (120 Hz driving). Further, since the halftone can be displayed by the bright / dark sub-pixels, the viewing angle characteristics can be improved. In addition, the bright and dark checkered display can suppress striped unevenness caused by continuous arrangement of bright subpixels or dark subpixels.
  • a line is formed in a gap between two adjacent pixel electrodes, one of which is a pixel electrode included in an arbitrary pixel area and the other is a pixel electrode included in a pixel area adjacent to the downstream side in the scanning direction of the arbitrary pixel area.
  • An electrode shield electrode
  • each of the two adjacent pixel electrodes is electrically shielded by the linear electrode, and the effective potential varies every other line (scanning signal line) when two scanning signal lines are simultaneously scanned. Can be suppressed. Thereby, the horizontal stripe-like unevenness caused by this phenomenon can be improved.
  • linear electrode and the storage capacitor wiring are formed so as to overlap each other, and both are connected by a plurality of contact holes, one of them can function as a disconnection redundancy for the other.
  • the liquid crystal panel has a staggered connection of the pixel electrodes in the pixel area column to the two data signal lines provided corresponding to the pixel area column, one vertical scan is performed on each data signal line. It is possible to reverse the pixel polarity distribution while supplying the same polarity data signal during the period. Thereby, in addition to low power consumption, it can be said that it is suitable for enlargement and high-speed driving.
  • one is a pixel electrode included in an arbitrary pixel region, and the other is a gap between two adjacent pixel electrodes, which are pixel electrodes included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • linear electrodes shield electrodes
  • island electrodes are provided in the gaps (formed in the same layer as the pixel electrodes).
  • the island electrode and the storage capacitor wiring may be connected by a contact hole.
  • an island electrode 141p is disposed in the gap between the pixel electrode 17ib and the pixel electrode 17ja, and the island electrode 141p and the storage capacitor wiring 18p are connected via a contact hole 121p.
  • an island electrode 141P is disposed in the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the island electrode 141P and the storage capacitor wiring 18p are connected through a contact hole 121P.
  • the waveform dullness of the data signal can be suppressed.
  • the island electrode is formed in the same layer as the pixel electrode.
  • the island electrode may be formed in the same layer as the data signal line.
  • an island-shaped electrode 241p is arranged under the gap between the pixel electrode 17ib and the pixel electrode 17ja, and the island-shaped electrode 241p and the storage capacitor wiring 18p are connected through a contact hole 221p.
  • an island-shaped electrode 241P is arranged under the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the island-shaped electrode 241P and the storage capacitor wiring 18p are connected through a contact hole 221P.
  • 12 is a cross-sectional view taken along the line AB in FIG. 11, and FIG.
  • FIG. 13 is a cross-sectional view taken along the line XY in FIG.
  • capacitive electrodes 37ib and 37ja, island electrodes 241p, and data signal lines 15x and 15y are formed on the gate insulating film 43.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are penetrated in the formation portion of the contact hole 221p, and the island-shaped electrode 241p and the storage capacitor wiring 18p are in contact with each other.
  • a storage capacitor is formed in a portion where the storage capacitor wiring 18p and the capacitor electrode 37ib overlap through the gate insulating film 43, and a portion in which the storage capacitor wiring 18p and the capacitor electrode 37ja overlap through the gate insulating film 43.
  • a storage capacitor is formed.
  • the island-like electrode and the pixel electrode are formed in different layers, so that a short circuit between them can be prevented.
  • the contact hole 221p shown in FIG. 12 can be configured as shown in FIG. That is, by providing an opening that overlaps the contact hole 221p in the island electrode 241p, the gate insulating film 43 under the opening is also etched when the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are etched. Further, the transparent electrode (ITO) 17z in the contact hole 241p portion is left (without etching). In this way, it is possible to connect the island-like electrode 241p (same layer as the data signal line) and the storage capacitor wiring 18p via the transparent electrode 17z contacting both without increasing the number of masks.
  • ITO transparent electrode
  • the active matrix substrate of FIG. 1 can be configured as shown in FIG. That is, two data signal lines provided corresponding to an arbitrary pixel region column and the other data signal line provided corresponding to a pixel region column adjacent to the arbitrary pixel region column Interstitial wiring is provided in the gap between adjacent data signal lines. Specifically, as shown in FIG. 14, a data signal line 15y corresponding to the pixel region column ⁇ and a data signal line 15X corresponding to the pixel region column ⁇ are adjacent to each other, and the data signal line 15y and the data signal line 15X are adjacent to each other. Interstitial wiring 51 is arranged in the gap.
  • the interposition wiring 51 is under the gap between the pixel electrode 17ia and the pixel electrode 17Ia, under the gap between the pixel electrode 17ib and the pixel electrode 17IB, under the gap between the pixel electrode 17ja and the pixel electrode 17JA, and between the pixel electrode 17jb and the pixel electrode 17JB. It passes through the gap.
  • 15 is a plan view showing a part of a liquid crystal panel including the active matrix substrate of FIG. 14, and FIG. 16 is a cross-sectional view taken along the line XY of FIG. As shown in FIGS.
  • data signal lines 15x, 15y, and 15X and interstitial wires 51 are formed on the gate insulating film 43, and the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are formed thereon. And the linear electrode 41p is formed on the organic interlayer insulating film 26.
  • the interstitial wiring may be made independent of the storage capacitor wiring and a constant potential signal (for example, a Vcom signal) may be supplied to the interstitial wiring. Further, the interstitial wiring may be connected to each of the storage capacitor wirings to which the storage capacitor wiring signal having the same phase is supplied.
  • a constant potential signal for example, a Vcom signal
  • interstitial wiring can be provided on the gap (same layer as the pixel electrode) between the two adjacent data signal lines, and the interstitial wiring and the linear electrode can be integrally formed.
  • the interposition wiring 151 is arranged on the gap between the data signal line 15y and the data signal line 15X (same layer as the pixel electrodes 17ia and 17IA), and the interposition wiring 151 and the linear electrode 41p are on the same layer. Connected.
  • a constant potential signal for example, a Vcom signal
  • crosstalk caused by parasitic capacitance between each pixel electrode of the pixel region column ⁇ and the data signal line 15X, and each pixel of the pixel region column ⁇ can be greatly reduced, and vertical shadow that can be caused by these crosstalk can be suppressed.
  • the active matrix substrate of FIG. 1 can be configured as shown in FIG. That is, two adjacent pixels, one of which is a pixel electrode included in an even-numbered pixel region of the pixel region column and the other is a pixel electrode included in a pixel region adjacent to the downstream side in the scanning direction of the even-numbered pixel region.
  • a linear electrode shield electrode
  • the pixel electrode 17jb included in the second pixel region 102 of the pixel region column ⁇ and the pixel electrode 17ma included in the pixel region 103 adjacent to the downstream side in the scanning direction of the pixel region 102 are adjacent to each other.
  • the linear electrode 41q is disposed in the gap between the electrode 17jb and the pixel electrode 17ma, and the pixel electrode 17ib included in the first pixel region 101 of the pixel region column ⁇ and the pixel adjacent to the pixel region 101 on the downstream side in the scanning direction Although adjacent to the pixel electrode 17ja included in the region 102, no linear electrode is disposed in the gap between the pixel electrode 17ib and the pixel electrode 17ja.
  • the scanning signal lines 16i and 16j are simultaneously selected and then the scanning signal lines 16m and 16n are simultaneously selected as shown in FIG.
  • the active matrix substrate of FIG. 1 can be configured as shown in FIG. That is, two adjacent pixels, one of which is a pixel electrode included in the odd-numbered pixel region of the pixel region column and the other is a pixel electrode included in a pixel region adjacent to the odd-numbered pixel region on the downstream side in the scanning direction.
  • a linear electrode shield electrode
  • the pixel electrode 17ib included in the first pixel region 101 of the pixel region column ⁇ and the pixel electrode 17ja included in the pixel region 102 adjacent to the downstream side in the scanning direction of the pixel region 101 are adjacent to each other.
  • a linear electrode 41p is disposed in the gap between the electrode 17ib and the pixel electrode 17ja, and a pixel electrode 17jb included in the second pixel region 102 of the pixel region column ⁇ and a pixel adjacent to the pixel region 102 on the downstream side in the scanning direction.
  • a linear electrode is disposed in the gap between the pixel electrode 17jb and the pixel electrode 17ma.
  • the scanning signal line 16i and the scanning signal line adjacent to the upstream side in the scanning direction are simultaneously selected as shown in FIG. 16j and 16m are selected simultaneously.
  • the number of intersections between the linear electrodes and the data signal lines can be reduced, and the waveform dullness of the data signals can be suppressed. Further, if the linear electrodes in FIGS. 17 and 38 are island-shaped electrodes as described with reference to FIG. 9, the waveform dullness of the data signal can be further suppressed.
  • the polarity distribution of the data signal written to the pixel is dot inversion (inverted for each pixel in the row direction and the column direction) has been described (see FIG. 7). It is not limited. This polarity distribution may be H line inversion (inverted in the row direction but not in the column direction for every pixel), or V line inversion (inverted in the row direction for each pixel, The direction may not be reversed). Further, inversion is performed for each pixel in the row direction, but block inversion may be performed for inversion in a plurality of pixels in the column direction. In addition, the polarity of the data signal written to the same pixel may be inverted every frame or every plural frames.
  • FIG. 18 is a schematic diagram illustrating a part of the active matrix substrate according to the second embodiment.
  • the arrangement of the pixel regions, pixel electrodes, and data signal lines in the active matrix substrate of FIG. 18 is the same as those of FIG.
  • one scanning signal line is provided corresponding to one pixel region row, specifically, the scanning signal line 16i is provided along the upstream edge in the scanning direction of each of the pixel regions 101 and 105,
  • a scanning signal line 16j is provided along an edge on the upstream side in the scanning direction of each of the pixel regions 102 and 106, and a scanning signal line 16m is provided along an edge on the upstream side in the scanning direction of each of the pixel regions 103 and 107.
  • a scanning signal line 16n is provided along the upstream edge of each of the scanning lines 104 and 108 in the scanning direction.
  • an arbitrary pixel area included in one pixel area column includes one pixel electrode connected to one of two data signal lines corresponding to the pixel area column via a transistor.
  • a pixel region adjacent to the pixel region on the downstream side in the scanning direction includes one pixel electrode connected to the other of the two data signal lines via a transistor.
  • the pixel electrodes 17ia and 17ib are arranged in this order along the scanning direction, and the pixel electrode 17ia is connected to the scanning signal line 16i through the transistor 12i and the data signal line.
  • the pixel electrode 17ib is connected to the pixel electrode 17ia through a capacitor.
  • the pixel electrodes 17ja and 17jb are arranged in this order along the scanning direction, and the pixel electrode 17ja is connected via the transistor 12j connected to the scanning signal line 16j.
  • the pixel electrode 17jb is connected to the pixel electrode 17ja through a capacitor.
  • the pixel electrodes 17IA and 17IB are arranged in this order along the scanning direction, and the pixel electrode 17IA is connected to the data signal line 15X via the transistor 12I connected to the scanning signal line 16i.
  • the pixel electrode 17IB is connected to the pixel electrode 17IA through a capacitor.
  • the pixel electrodes 17JA and 17JB are arranged in this order along the scanning direction, and the pixel electrode 17JA is connected via the transistor 12J connected to the scanning signal line 16j.
  • the pixel electrode 17JB is connected to the pixel electrode 17JA through a capacitor while being connected to the data signal line 15Y.
  • pixel electrodes 17ma and 17mb are arranged in this order along the scanning direction, and the pixel electrode 17ma is connected to the data signal line 15x via the transistor 12m connected to the scanning signal line 16m.
  • the pixel electrode 17mb is connected to the pixel electrode 17ma through a capacitor.
  • the pixel electrodes 17na and 17nb are arranged in this order along the scanning direction, and the pixel electrode 17na is connected via the transistor 12n connected to the scanning signal line 16n.
  • the pixel electrode 17nb is connected to the pixel electrode 17na through a capacitor while being connected to the data signal line 15y.
  • one is a pixel electrode included in an arbitrary pixel region
  • the other is a pixel electrode included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • a storage electrode is arranged so as to overlap a gap between two pixel electrodes arranged in the same pixel region.
  • the pixel electrode 17ib in the pixel region 101 and the pixel electrode 17ja in the pixel region 102 are adjacent to each other, and a linear shape is formed between the pixel electrode 17ib and the pixel electrode 17ja (so as to overlap the scanning signal line 16j).
  • the electrode 41j is disposed, and the storage capacitor wiring 18p is disposed so as to overlap with the gap between the pixel electrode 17ja and the pixel electrode 17jb disposed in the pixel region 102.
  • the pixel electrode 17IB of the pixel region 105 and the pixel electrode 17JA of the pixel region 106 are adjacent to each other, the linear electrode 41j passes through the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the storage capacitor wiring 18p is connected to the pixel electrode 17JA. In addition, it overlaps the gap between the pixel electrodes 17JB. Further, the pixel electrode 17jb in the pixel region 102 and the pixel electrode 17ma in the pixel region 103 are adjacent to each other, and the linear electrode 41m is disposed in the gap between the pixel electrode 17jb and the pixel electrode 17ma (so as to overlap the scanning signal line 16j). In addition, the storage capacitor wiring 18q is arranged so as to overlap the gap between the pixel electrode 17ma and the pixel electrode 17mb arranged in the pixel region 103.
  • one end of the linear electrode 41j is connected to one end of the storage capacitor wiring 18p via the connection electrode 91j and the contact hole 191j formed in the peripheral area of the display portion.
  • the other end of the electrode 41j is connected to the other end of the storage capacitor wiring 18p through a connection electrode 91J and a contact hole 191J formed in the peripheral area of the display portion.
  • One end of the linear electrode 41m is connected to one end of the storage capacitor wiring 18q via the connection electrode 91m and the contact hole 191m formed in the peripheral area of the display portion, and the other end of the linear electrode 41m is It is connected to the other end of the storage capacitor wiring 18q through the connection electrode 91M and the contact hole 191M formed in the peripheral area of the display portion.
  • the scanning signal line 16i and the scanning signal line 16j are connected, for example, inside or outside the panel, and both (16i and 16j) are simultaneously selected (described later). Further, the scanning signal line 16m and the scanning signal line 16n are connected, for example, inside or outside the panel, and both (16m and 16n) are simultaneously selected (described later).
  • FIG. 20 is a plan view showing a part of a liquid crystal panel provided with the active matrix substrate of FIG.
  • members on the color filter substrate (counter substrate) side are omitted and only members of the active matrix substrate are shown.
  • a pair (two) of data signal lines 15x and 15y and a pair (two) of data signal lines 15X and 15Y are provided so that the data signal line 15y and the data signal line 15X are adjacent to each other.
  • a scanning signal line 16i and a scanning signal line 16j are provided so as to be orthogonal to each data signal line, a transistor 12i is provided in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16i, and the data signal line 15y and the scanning signal line Transistor 12j is provided near the intersection of 16j, transistor 12I is provided near the intersection of data signal line 15X and scanning signal line 16i, and transistor 12J is provided near the intersection of data signal line 15Y and scanning signal line 16j. It has been.
  • the pixel electrodes 17ia and 17ib are arranged in the column direction so as to overlap the data signal lines 15x and 15y, and the pixel electrodes 17IA and 17IB are overlapped with the data signal lines 15X and 15Y. Are arranged in the column direction. Further, between the scanning signal lines 16j and 16m, the pixel electrodes 17ja and 17jb are arranged in the column direction so as to overlap the data signal lines 15x and 15y, and the pixel electrodes 17JA and 17JB so as to overlap the data signal lines 15X and 15Y. Are arranged in the column direction.
  • the linear electrode 41j is disposed in the gap between the pixel electrode 17ib and the pixel electrode 17ja, and the storage capacitor wiring 18k is disposed so as to overlap the gap between the pixel electrodes 17ia and 17ib.
  • the linear electrode 41j passes through the gap between the pixel electrode 17IB and the pixel electrode 17JA, and the storage capacitor line 18k overlaps the gap between the pixel electrodes 17IA and 17IB.
  • a storage capacitor line 18p is arranged so as to overlap the gap between the pixel electrodes 17ja and 17ib.
  • two edges along the column direction of the pixel electrode 17ia are located outside the data signal line 15x and the data signal line 15y
  • two edges along the column direction of the pixel electrode 17ib are Two edges that are located outside the data signal line 15x and the data signal line 15y and extend in the column direction of the pixel electrode 17ja are located outside the data signal line 15x and the data signal line 15y, and extend in the column direction of the pixel electrode 17jb.
  • Two edges along the column are located outside the data signal line 15x and the data signal line 15y, and two edges along the column direction of the pixel electrode 17IA are located outside the data signal line 15X and the data signal line 15Y.
  • Two edges along the column direction of the electrode 17IB are located outside the data signal line 15X and the data signal line 15Y, and the pixel electrode 17JA Two edges along the direction are located outside the data signal line 15X and the data signal line 15Y, and two edges along the column direction of the pixel electrode 17JB are located outside the data signal line 15X and the data signal line 15Y. ing.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12i, the source electrode of the transistor 12i is connected to the data signal line 15x, and the drain electrode is connected to the pixel electrode 17ia through the contact hole 11i.
  • the drain electrode of the transistor 12i is connected to the capacitor electrode 37i via the drain lead electrode 27i, and the capacitor electrode 37i overlaps the pixel electrode 17ib.
  • the scanning signal line 16j functions as a gate electrode of the transistor 12j, the source electrode of the transistor 12j is connected to the data signal line 15y, and the drain electrode is connected to the pixel electrode 17ja through the contact hole 11j.
  • the drain electrode of the transistor 12j is connected to the capacitor electrode 37j through the drain lead electrode 27j, and the capacitor electrode 37j overlaps with the pixel electrode 17jb.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12I
  • the source electrode of the transistor 12I is connected to the data signal line 15X
  • the drain electrode is connected to the pixel electrode 17IA through the contact hole 11I.
  • the drain electrode of the transistor 12I is connected to the capacitor electrode 37I via the drain lead electrode 27I, and the capacitor electrode 37I overlaps with the pixel electrode 17IB.
  • the scanning signal line 16j functions as the gate electrode of the transistor 12J, the source electrode of the transistor 12J is connected to the data signal line 15Y, and the drain electrode is connected to the pixel electrode 17JA through the contact hole 11J.
  • the drain electrode of the transistor 12J is connected to the capacitor electrode 37J through the drain lead electrode 27J, and the capacitor electrode 37J overlaps the pixel electrode 17JB.
  • the storage capacitor wiring 18p, the pixel electrode 17ia and the pixel electrode ib overlap each other via a gate insulating film and an interlayer insulating film (desirably composed only of an inorganic interlayer insulating film), a storage capacitor wiring 18p and the pixel electrode 17IA and the pixel electrode IB overlap each other through the gate insulating film and the interlayer insulating film, and the storage capacitor wiring 18q and the pixel electrode 17ja and the pixel electrode jb respectively overlap through the gate insulating film and the interlayer insulating film.
  • a storage capacitor is formed in a portion where the storage capacitor wiring 18q overlaps with the pixel electrode 17JA and the pixel electrode JB via the gate insulating film and the interlayer insulating film.
  • the capacitor electrode 37i and the pixel electrode 17ib overlap with each other via an interlayer insulating film (desirably composed only of an inorganic interlayer insulating film), and the capacitor electrode 37I and the pixel electrode 17IB overlap with each other via an interlayer insulating film.
  • a pixel is formed in a portion where the capacitor electrode 37j and the pixel electrode 17jb overlap through an interlayer insulating film (an inorganic interlayer insulating film and an organic interlayer insulating film), and in a portion where the capacitor electrode 37J and the pixel electrode 17JB overlap through an interlayer insulating film.
  • a coupling capacitance between the electrodes is formed.
  • FIG. 21 is an equivalent circuit diagram of the active matrix substrate of FIG. 18, and FIG. 22 is a timing chart showing a driving method (normally black mode) of a liquid crystal panel including the active matrix substrate of FIG. Sx, Sy, SX, and SY indicate data signals (data signals) supplied to the data signal lines 15x, 15y, 15X, and 15Y, and GPi, GPj, GPm, and GPn indicate scanning signal lines 16i, 16j, respectively.
  • Via, Vib, Vja, Vjb, VIA, VIB, Vma, Vmb, Vna, and Vnb are pixel electrodes 17ia, 17ib, 17ja, 17jb, 17IA, 17IB, 17ma, and 17mb. -Shows the potentials of 17na and 17nb.
  • the data signal line 15x and the data signal line 15Y have positive polarity data in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), respectively.
  • a signal is supplied, and a positive polarity data signal is also supplied to the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and each of the data signal line 15y and the data signal line 15X has N
  • a negative polarity data signal is supplied in the first horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and also in the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n). Supply a negative polarity data signal.
  • the potential of the pixel electrode 17ia is equal to the data signal with a positive polarity, and the pixel electrode 17ib is connected to the pixel electrode 17ia via a capacitor.
  • the absolute value is equal to or less than the absolute value of the data signal.
  • the potential of the pixel electrode 17ja is negative and equal to the data signal, and the pixel electrode 17jb is connected to the pixel electrode 17ja via a capacitor. Therefore, the potential of the pixel electrode 17jb is negative and its absolute value is the data signal. Or less than the absolute value of.
  • the potential of the pixel electrode 17ma is equal to the data signal with a positive polarity and the pixel electrode 17mb is connected to the pixel electrode 17ma via a capacitor, the potential of the pixel electrode 17mb has a positive polarity and its absolute value is the data signal. Or less than the absolute value of.
  • the potential of the pixel electrode 17na is negative and equal to the data signal, and the pixel electrode 17nb is connected to the pixel electrode 17na via a capacitor, the potential of the pixel electrode 17nb is negative and its absolute value is the data signal. Or less than the absolute value of.
  • the potential of the pixel electrode 17IA is negative and equal to the data signal, and the pixel electrode 17IB is connected to the pixel electrode 17IA through a capacitor, the potential of the pixel electrode 17IB is negative and its absolute value is the data signal. Or less than the absolute value of.
  • the potential of the pixel electrode 17JA is positive and equal to the data signal, and the pixel electrode 17JB is connected to the pixel electrode 17JA through a capacitor. Therefore, the potential of the pixel electrode 17JB is positive and its absolute value is the data signal. Or less than the absolute value of.
  • the subpixel including the pixel electrode 17ia is a bright subpixel having a positive polarity
  • the subpixel including the pixel electrode 17ib is a dark subpixel having a positive polarity
  • the subpixel including the pixel electrode 17ja is Minus-polar bright subpixels
  • subpixels including pixel electrode 17jb are negative-polarity dark subpixels
  • subpixels including pixel electrode 17ma are positive-polarity bright subpixels
  • subpixels including pixel electrode 17mb are positive-polarity dark subpixels.
  • the sub-pixel including the pixel, the pixel electrode 17na is a bright sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17nb is a dark sub-pixel having a negative polarity
  • the sub-pixel including the pixel electrode 17IA is a bright sub-pixel having a negative polarity
  • the pixel electrode 17IB A sub-pixel including a negative-polarity dark sub-pixel, and dot inversion driving is realized by F1.
  • a negative polarity data signal is applied to the data signal line 15x and the data signal line 15Y in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j).
  • the negative polarity data signal is supplied to the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and the Nth data signal line 15y and the data signal line 15X are supplied with the Nth data signal line 15y.
  • a positive polarity data signal is supplied in the horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and also in the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n). The data signal is supplied.
  • the subpixel including the pixel electrode 17ia is a bright subpixel having a negative polarity
  • the subpixel including the pixel electrode 17ib is a dark subpixel having a negative polarity
  • the subpixel including the pixel electrode 17ja is a bright subpixel having a positive polarity
  • the sub-pixel including the pixel electrode 17jb is a positive-polarity dark sub-pixel
  • the sub-pixel including the pixel electrode 17ma is a negative-polar bright sub-pixel
  • the sub-pixel including the pixel electrode 17mb includes a negative-polarity dark sub-pixel
  • the pixel electrode 17na includes a negative-polarity dark sub-pixel
  • the sub-pixel is a positive sub-pixel
  • the sub-pixel including the pixel electrode 17nb is a positive sub-dark dark sub-pixel
  • the sub-pixel including the pixel electrode 17IA is a positive positive sub-pixel
  • the sub-pixel including the pixel electrode 17IB is positive.
  • the dot inversion drive is realized even with F2.
  • the halftone can be displayed by the bright / dark sub-pixels, the viewing angle characteristics can be improved.
  • one is a pixel electrode included in an arbitrary pixel region, and the other is held in a gap between two adjacent pixel electrodes, which are pixel electrodes included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • a linear electrode (shield electrode) connected to the capacitor wiring is disposed. Therefore, each of the two adjacent pixel electrodes is electrically shielded by the linear electrode, and the effective potential varies every other line (scanning signal line) when two scanning signal lines are simultaneously scanned. Can be suppressed. Thereby, the horizontal stripe-like unevenness caused by this phenomenon can be improved.
  • the storage capacitor wiring extending portion can be extended from the storage capacitor wiring along the edge of the pixel electrode that becomes electrically floating.
  • pixel electrodes pixel electrodes 17ib, 17IB, 17jb, and 17JB
  • pixel burn-in can be suppressed.
  • the active matrix substrate of FIG. 18 can be configured as shown in FIG. That is, two data signal lines provided corresponding to an arbitrary pixel region column and the other data signal line provided corresponding to a pixel region column adjacent to the arbitrary pixel region column Interstitial wiring is provided in the gap between adjacent data signal lines. Specifically, as shown in FIG. 25, the data signal line 15y corresponding to the pixel region column ⁇ and the data signal line 15X corresponding to the pixel region column ⁇ are adjacent to each other, and the data signal line 15y and the data signal line 15X are adjacent to each other. Interstitial wiring 51 is arranged in the gap.
  • the interposition wiring 51 is under the gap between the pixel electrode 17ia and the pixel electrode 17Ia, under the gap between the pixel electrode 17ib and the pixel electrode 17IB, under the gap between the pixel electrode 17ja and the pixel electrode 17JA, and between the pixel electrode 17jb and the pixel electrode 17JB. It passes through the gap.
  • an interposition wiring can be provided on the gap (the same layer as the pixel electrode) between the two adjacent data signal lines, and the interposition wiring and the linear electrode can be integrally formed.
  • the interposer 151 is arranged on the gap between the data signal line 15y and the data signal line 15X (same layer as the pixel electrodes 17ia and 17IA), and the interposer 151 and the linear electrode 41j are on the same layer. Connected.
  • the interstitial wiring and the storage capacitor wiring may be connected through a contact hole (see FIG. 41).
  • the interstitial wiring 151 and the storage capacitor wiring 18p are connected through the contact holes 121p and 121P.
  • This configuration is suitable for, for example, a tiled display (a display device that displays a single picture by combining a plurality of separately driven liquid crystal panels) in order to enable a narrow frame.
  • FIG. 27 is a schematic diagram illustrating a part of the active matrix substrate according to the third embodiment.
  • the arrangement of the pixel regions, data signal lines, and scanning signal lines in the active matrix substrate of FIG. 27 is the same as those of FIG.
  • An arbitrary pixel region included in one pixel region column includes one pixel electrode connected to one of two data signal lines corresponding to the pixel region column via a transistor.
  • the pixel region adjacent to the downstream side of the pixel region in the scanning direction includes one pixel electrode connected to the other of the two data signal lines through a transistor.
  • a pixel electrode 17i is disposed in the pixel region 101 of the pixel region column ⁇ , and the pixel electrode 17i is connected to the data signal line 15x via a transistor 12i connected to the scanning signal line 16i.
  • a pixel electrode 17j is disposed in the pixel region 102 adjacent to the downstream side in the scanning direction of the pixel region 101, and the pixel electrode 17j is connected to the data signal line 15y via the transistor 12j connected to the scanning signal line 16j.
  • a pixel electrode 17I is arranged in the pixel region 105 of the pixel region column ⁇ , and the pixel electrode 17IA is connected to the data signal line 15X via the transistor 12I connected to the scanning signal line 16i.
  • a pixel electrode 17J is disposed in the pixel region 106 adjacent to the downstream side of the pixel region 105 in the scanning direction, and the pixel electrode 17J is connected to the data signal line 15Y via the transistor 12J connected to the scanning signal line 16j.
  • a pixel electrode 17m is disposed in the pixel region 103 of the pixel region column ⁇ , and the pixel electrode 17m is connected to the data signal line 15x via the transistor 12m connected to the scanning signal line 16m.
  • a pixel electrode 17n is disposed in the pixel region 104 adjacent to the downstream side in the scanning direction of the pixel region 103, and the pixel electrode 17n is connected to the data signal line 15y via a transistor 12n connected to the scanning signal line 16n.
  • one is a pixel electrode included in an arbitrary pixel region, and the other is a pixel electrode included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • the storage capacitor wiring is arranged across the pixel region row.
  • the pixel electrode 17i in the pixel region 101 and the pixel electrode 17j in the pixel region 102 are adjacent to each other, and a linear shape is formed in the gap between the pixel electrode 17i and the pixel electrode 17j (so as to overlap the scanning signal line 16j).
  • An electrode 41j is disposed, and a storage capacitor wiring 18p is disposed so as to overlap with the pixel electrode 17j in the pixel region 102.
  • the pixel electrode 17I in the pixel region 105 and the pixel electrode 17J in the pixel region 106 are adjacent to each other, the linear electrode 41j passes through the gap between the pixel electrode 17I and the pixel electrode 17J, and the storage capacitor line 18p is connected to the pixel region 106.
  • the pixel electrode 17J is the pixel electrode 17J.
  • the pixel electrode 17j in the pixel region 102 and the pixel electrode 17m in the pixel region 103 are adjacent to each other, and the linear electrode 41m is arranged in the gap between the pixel electrode 17j and the pixel electrode 17m (so as to overlap the scanning signal line 16m).
  • a storage capacitor wiring 18q is arranged so as to overlap with the pixel electrode 17m in the pixel region 103.
  • one end of the linear electrode 41j is connected to one end of the storage capacitor wiring 18p via the connection electrode 91j and the contact hole 191j formed in the peripheral area of the display portion.
  • the other end of the electrode 41j is connected to the other end of the storage capacitor wiring 18p through a connection electrode 91J and a contact hole 191J formed in the peripheral area of the display portion.
  • One end of the linear electrode 41m is connected to one end of the storage capacitor wiring 18q via the connection electrode 91m and the contact hole 191m formed in the peripheral area of the display portion, and the other end of the linear electrode 41m is It is connected to the other end of the storage capacitor wiring 18q through the connection electrode 91M and the contact hole 191M formed in the peripheral area of the display portion.
  • the scanning signal line 16i and the scanning signal line 16j are connected, for example, inside or outside the panel, and both (16i and 16j) are simultaneously selected (described later). Further, the scanning signal line 16m and the scanning signal line 16n are connected, for example, inside or outside the panel, and both (16m and 16n) are simultaneously selected (described later).
  • FIG. 29 is a plan view showing a part of a liquid crystal panel provided with the active matrix substrate of FIG. In FIG. 29, for ease of viewing, members on the color filter substrate (counter substrate) side are omitted, and only members of the active matrix substrate are shown.
  • a pair (two) of data signal lines 15x and 15y and a pair (two) of data signal lines 15X and 15Y are provided so that the data signal line 15y and the data signal line 15X are adjacent to each other.
  • a scanning signal line 16i and a scanning signal line 16j are provided so as to be orthogonal to each data signal line, a transistor 12i is provided in the vicinity of the intersection of the data signal line 15x and the scanning signal line 16i, and the data signal line 15y and the scanning signal line Transistor 12j is provided near the intersection of 16j, transistor 12I is provided near the intersection of data signal line 15X and scanning signal line 16i, and transistor 12J is provided near the intersection of data signal line 15Y and scanning signal line 16j. It has been.
  • a pixel electrode 17i is disposed so as to overlap the data signal lines 15x and 15y, and a pixel electrode 17I is disposed so as to overlap the data signal lines 15X and 15Y.
  • a pixel electrode 17j is disposed between the scanning signal lines 16j and 16m so as to overlap the data signal lines 15x and 15y, and a pixel electrode 17J is disposed so as to overlap the data signal lines 15X and 15Y. .
  • the linear electrode 41j is disposed in the gap between the pixel electrode 17i and the pixel electrode 17j, and the storage capacitor wiring 18p is disposed so as to overlap the pixel electrode 17j.
  • the linear electrode 41j passes through the gap between the pixel electrode 17I and the pixel electrode 17J, and the storage capacitor line 18p overlaps the pixel electrode 17J.
  • the two edges along the column direction of the pixel electrode 17i are located outside the data signal line 15x and the data signal line 15y
  • the two edges along the column direction of the pixel electrode 17j are Two edges located outside the data signal line 15x and the data signal line 15y and along the column direction of the pixel electrode 17I are located outside the data signal line 15X and the data signal line 15Y, and extend in the column direction of the pixel electrode 17J.
  • Two edges along the line are located outside the data signal line 15X and the data signal line 15Y.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12i, the source electrode of the transistor 12i is connected to the data signal line 15x, and the drain electrode overlaps the storage capacitor line 18k via the drain lead electrode 27i.
  • the capacitor electrode 37i is connected to the pixel electrode 17i through the contact hole 11i.
  • the scanning signal line 16j functions as the gate electrode of the transistor 12j, the source electrode of the transistor 12j is connected to the data signal line 15y, and the drain electrode overlaps the storage capacitor line 18p via the drain lead electrode 27j.
  • the capacitor electrode 37j is connected to the pixel electrode 17j through the contact hole 11j.
  • the scanning signal line 16i functions as the gate electrode of the transistor 12I
  • the source electrode of the transistor 12I is connected to the data signal line 15X
  • the drain electrode overlaps with the storage capacitor line 18k via the drain lead electrode 27I.
  • the capacitor electrode 37I is connected to the pixel electrode 17I through the contact hole 11I.
  • the scanning signal line 16j functions as the gate electrode of the transistor 12J
  • the source electrode of the transistor 12J is connected to the data signal line 15Y
  • the drain electrode overlaps the storage capacitor line 18p via the drain lead electrode 27J.
  • the capacitor electrode 37J is connected to the pixel electrode 17J through the contact hole 11J.
  • FIG. 30 is a cross-sectional view taken along the line XY in FIG. As shown in FIG. 30, the scanning signal line 16j is formed on the substrate 31, and the gate insulating film 43 is formed so as to cover the scanning signal line 16j.
  • An inorganic interlayer insulating film 25 and an organic interlayer insulating film 26 are stacked on the gate insulating film 43, and pixel electrodes 17 i and 17 j and a linear electrode 41 j are formed on the organic interlayer insulating film 26.
  • FIG. 32 is a timing chart showing a driving method (normally black mode) of a liquid crystal panel including the active matrix substrate of FIG. Sx, Sy, SX, and SY indicate data signals (data signals) supplied to the data signal lines 15x, 15y, 15X, and 15Y, and GPi, GPj, GPm, and GPn indicate scanning signal lines 16i, 16j, respectively.
  • Gate signals supplied to 16m and 16n are indicated, and Vi, Vj, VI, VJ, Vm, and Vn indicate potentials of the pixel electrodes 17i, 17j, 17I, 17J, 17m, and 17n.
  • the data signal line 15x and the data signal line 15Y have positive polarity data in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), respectively.
  • a signal is supplied, and a positive polarity data signal is also supplied to the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and each of the data signal line 15y and the data signal line 15X has N
  • a negative polarity data signal is supplied in the first horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and also in the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n). Supply a negative polarity data signal.
  • the pixel including the pixel electrode 17i has a positive polarity
  • the pixel including the pixel electrode 17j has a negative polarity
  • the pixel including the pixel electrode 17m has a positive polarity
  • the pixel electrode 17n has the pixel electrode 17n.
  • the pixel including the negative polarity, the pixel including the pixel electrode 17I has the negative polarity
  • the pixel including the pixel electrode 17J has the positive polarity
  • dot inversion driving is realized by F1.
  • a negative polarity data signal is supplied to the data signal line 15x and the data signal line 15Y in the Nth horizontal scanning period (including the scanning period of the scanning signal lines 16i and 16j), and the (N + 1) th data is supplied.
  • the negative polarity data signal is also supplied during the horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n), and the Nth horizontal scanning period (scanning signal line 16i) is supplied to each of the data signal line 15y and the data signal line 15X.
  • a positive polarity data signal is supplied during the (including the scanning period of 16j), and a positive polarity data signal is also supplied during the (N + 1) th horizontal scanning period (including the scanning period of the scanning signal lines 16m and 16n).
  • the pixel electrode 17i has a negative polarity
  • the pixel electrode 17j has a positive polarity
  • the pixel electrode 17m has a negative polarity
  • the pixel electrode 17n has a positive polarity
  • the pixel electrode 17I has a positive polarity
  • the pixel electrode 17J has a negative polarity. Driving is realized.
  • the active matrix substrate of FIG. 27 can be configured as shown in FIG. That is, two data signal lines provided corresponding to an arbitrary pixel region column and the other data signal line provided corresponding to a pixel region column adjacent to the arbitrary pixel region column Interstitial wiring is provided in the gap between adjacent data signal lines. Specifically, as shown in FIG. 34, the data signal line 15y corresponding to the pixel region column ⁇ and the data signal line 15X corresponding to the pixel region column ⁇ are adjacent to each other, and the data signal line 15y and the data signal line 15X are adjacent to each other. Interstitial wiring 51 is arranged in the gap. The interstitial wiring 51 passes under the gap between the pixel electrode 17i and the pixel electrode 17I and under the gap between the pixel electrode 17j and the pixel electrode 17J.
  • an interposition wiring can be provided on the gap between the two adjacent data signal lines (same layer as the pixel electrode), and the interposition wiring and the linear electrode can be integrally formed.
  • the interposition wiring 151 is arranged on the gap between the data signal line 15y and the data signal line 15X (same layer as the pixel electrodes 17i and 17I), and the interposition wiring 151 and the linear electrode 41j are in the same layer. Connected.
  • the interstitial wiring and the storage capacitor wiring may be connected via a contact hole (see FIG. 42).
  • the interstitial wiring 151 and the storage capacitor wiring 18p are connected through the contact holes 121p and 121P.
  • This configuration is suitable for, for example, a tiled display because it enables a narrow frame.
  • FIG. 36 is a schematic diagram showing a part of the active matrix substrate according to the fourth embodiment.
  • the arrangement of the pixel regions on the active matrix substrate of FIG. 36 is the same as that of FIG.
  • Two scanning signal lines that are simultaneously selected are provided corresponding to one pixel region row, and one data signal line is provided corresponding to one pixel region column. Further, four pixel electrodes are arranged in one pixel region along the scanning direction.
  • the pixel electrodes 17ia, 17ib, 17ic, and 17id are arranged in this order along the scanning direction, and the pixel electrode 17ia passes through the transistor 12iab that is connected to the scanning signal line 16i.
  • the pixel electrode 17ib is connected to the data signal line 15x via the transistor 12iab connected to the scanning signal line 16i
  • the data signal line is connected to the data signal line 15x via the transistor 12icd connected to the scanning signal line 16I.
  • the pixel electrode 17id is connected to the data signal line 15x via the transistor 12icd connected to the scanning signal line 16I.
  • pixel electrodes 17ja, 17jb, 17jc, and 17jd are arranged in this order along the scanning direction, and the pixel electrode 17ja is connected to the scanning signal line 16j.
  • 12jab is connected to the data signal line 15x
  • the pixel electrode 17jb is connected to the data signal line 15x via the transistor 12jab connected to the scanning signal line 16j
  • the pixel electrode 17jc is connected to the scanning signal line 16J via the transistor 12jcd.
  • the pixel electrode 17jd is connected to the data signal line 15x
  • the pixel electrode 17jd is connected to the data signal line 15x via the transistor 12jcd connected to the scanning signal line 16J.
  • pixel electrodes 17IA, 17IB, 17IC, and 17ID are arranged in this order along the scanning direction, and the data signal is transmitted through the transistor that connects the pixel electrode 17IA to the scanning signal line 16i.
  • the pixel electrode 17IB is connected to the data signal line 15x via a transistor connected to the scanning signal line 16i
  • the pixel electrode 17IC is connected to the data signal line 15X via a transistor connected to the scanning signal line 16I.
  • the pixel electrode 17ID is connected to the data signal line 15X via a transistor connected to the scanning signal line 16I.
  • pixel electrodes 17JA, 17JB, 17JC, and 17JD are arranged in this order along the scanning direction, and the pixel electrode 17JA is connected to the scanning signal line 16j.
  • the pixel electrode 17JB is connected to the data signal line 15X via a transistor connected to the scanning signal line 16j
  • the pixel electrode 17JC is connected to the data signal line 16J via a transistor connected to the scanning signal line 16J.
  • the pixel electrode 17JD is connected to the data signal line 15X via a transistor connected to the scanning signal line 16J.
  • one is a pixel electrode included in an arbitrary pixel region
  • the other is a pixel electrode included in a pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region.
  • One storage capacitor line is provided so as to traverse one pixel electrode (pixel electrode column).
  • the pixel electrode 17id in the pixel region 101 and the pixel electrode 17ja in the pixel region 102 are adjacent to each other, and the linear electrode 41p is disposed in the gap between the pixel electrode 17id and the pixel electrode 17ja.
  • the pixel electrode 17ID of the pixel region 105 and the pixel electrode 17JA of the pixel region 106 are adjacent to each other, and the linear electrode 41p passes through the gap between the pixel electrode 17ID and the pixel electrode 17JA.
  • the storage capacitor line 18ka overlaps with the pixel electrodes 17ia and 17IA
  • the storage capacitor line 18kb overlaps with the pixel electrodes 17ib and 17IB
  • the storage capacitor line 18kc overlaps with the pixel electrodes 17ic and 17IC
  • the storage capacitor line 18kd overlap each other.
  • the storage capacitor line 18pa overlaps with the pixel electrodes 17ja and 17JA
  • the storage capacitor line 18pb overlaps with the pixel electrodes 17jb and 17JB
  • the storage capacitor line 18pc overlaps with the pixel electrodes 17jc and 17JC
  • the storage capacitor line 18pd It overlaps with each of the electrodes 17jd and 17JD.
  • two scanning signal lines provided corresponding to the same pixel region row are simultaneously selected. Specifically, the scanning signal lines 16i and 16I are simultaneously selected, and then 16j and 16J are simultaneously selected.
  • the polarity of the data signal supplied to the same data signal line can be 1H (horizontal scanning period) inversion, multiple H inversions, or 1V (vertical scanning period) inversion.
  • Vcom signal a constant potential signal (Vcom signal) equal to the potential of the common electrode is supplied to the storage capacitor wirings 18 ka to 18 kd and the storage capacitor wirings 18 pa to 18 pd, the four pixel electrodes in one pixel region have the same potential. Two pixels have uniform brightness. In this case, redundancy can be obtained by providing two scanning signal lines that are simultaneously selected in one pixel region.
  • modulation signals for example, the storage capacitor wiring signals Cska to Cskd and Cspa to Cspd that are inverted in a 4H cycle as shown in FIG. 37
  • modulation signals for example, the storage capacitor wiring signals Cska to Cskd and Cspa to Cspd that are inverted in a 4H cycle as shown in FIG. 37
  • the storage capacitor wires 18ka to 18kd and the storage capacitor wires 18pa to 18pd Since four pixel electrodes in one pixel region can be controlled to a plurality of potentials (Via (the potential of the pixel electrode 17ia), Vib (the potential of the pixel electrode 17ib), Vic (the potential of the pixel electrode 17ic) in FIG. 37), Vid (the potential of the pixel electrode 17id) and the like) and viewing angle characteristics at the time of halftone display can be improved.
  • Via the potential of the pixel electrode 17ia
  • Vib the potential of the pixel electrode 17ib
  • Vic the potential of the pixel electrode 17ic
  • the present liquid crystal display unit and the liquid crystal display device are configured as follows. That is, the two polarizing plates A and B are attached to both surfaces of the liquid crystal panel so that the polarizing axis of the polarizing plate A and the polarizing axis of the polarizing plate B are orthogonal to each other. In addition, you may laminate
  • drivers gate driver 202, source driver 201 are connected.
  • ACF is temporarily pressure-bonded to the terminal portion of the liquid crystal panel.
  • the TCP on which the driver is placed is punched out of the carrier tape, aligned with the panel terminal electrode, and heated and pressed.
  • the circuit board 203 (PWB) for connecting the driver TCPs and the input terminal of the TCP are connected by ACF.
  • the liquid crystal display unit 200 is completed.
  • the display control circuit 209 is connected to each driver (201, 202) of the liquid crystal display unit via the circuit board 203, and integrated with the lighting device (backlight unit) 204. As a result, the liquid crystal display device 210 is obtained.
  • FIG. 45 is a block diagram showing a configuration of the present liquid crystal display device.
  • the liquid crystal display device includes a display unit (liquid crystal panel), a source driver (SD), a gate driver (GD), and a display control circuit.
  • the source driver drives the data signal line
  • the gate driver drives the scanning signal line
  • the display control circuit controls the source driver and the gate driver.
  • a storage capacitor wiring driving circuit for driving the storage capacitor wiring (Cs wiring) is provided as necessary.
  • the display control circuit controls a display operation from a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv from an external signal source (for example, a tuner). For receiving the control signal Dc. Further, the display control circuit, based on the received signals Dv, HSY, VSY, and Dc, uses a data start pulse signal SSP and a data clock as signals for displaying an image represented by the digital video signal Dv on the display unit.
  • Signal SCK digital image signal DA (signal corresponding to video signal Dv) representing an image to be displayed
  • gate start pulse signal GSP gate start pulse signal GSP
  • gate clock signal GCK gate driver output control signal (scanning signal output control signal) GOE is generated and these are output.
  • the video signal Dv is output as a digital image signal DA from the display control circuit, and a pulse corresponding to each pixel of the image represented by the digital image signal DA.
  • a data clock signal SCK is generated as a signal consisting of the above, a data start pulse signal SSP is generated as a signal that becomes high level (H level) for a predetermined period every horizontal scanning period based on the horizontal synchronization signal HSY, and the vertical synchronization signal VSY
  • the gate start pulse signal GSP is generated as a signal that becomes H level only for a predetermined period every one frame period (one vertical scanning period), and the gate clock signal GCK is generated based on the horizontal synchronization signal HSY, and the horizontal synchronization signal HSY and
  • a gate driver output control signal GOE is generated based on the control signal Dc.
  • the digital image signal DA the polarity inversion signal POL for controlling the polarity of the data signal (data data signal), the data start pulse signal SSP, and the data clock signal SCK are:
  • the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE are input to the gate driver.
  • the source driver based on the digital image signal DA, the data clock signal SCK, the data start pulse signal SSP, and the polarity inversion signal POL, outputs an analog potential (data corresponding to the pixel value in each scanning signal line of the image represented by the digital image signal DA. Signal) is sequentially generated every horizontal scanning period, and these data signals are output to the data signal lines.
  • the gate driver generates a gate signal based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE, and outputs these to the scanning signal line, thereby selectively selecting the scanning signal line. To drive.
  • the data signal line and the scanning signal line of the display unit are driven by the source driver and the gate driver, so that the data is transmitted through the transistor (TFT) connected to the selected scanning signal line.
  • TFT transistor
  • a data signal is written from the signal line to the pixel electrode.
  • a voltage is applied to the liquid crystal layer of each sub-pixel, whereby the amount of light transmitted from the backlight is controlled, and an image indicated by the digital video signal Dv is displayed.
  • FIG. 46 is a block diagram showing a configuration of a liquid crystal display device 800 for a television receiver.
  • the liquid crystal display device 800 includes a liquid crystal display unit 84, a Y / C separation circuit 80, a video chroma circuit 81, an A / D converter 82, a liquid crystal controller 83, a backlight drive circuit 85, a backlight 86, A microcomputer 87 and a gradation circuit 88 are provided.
  • the liquid crystal display unit 84 includes a liquid crystal panel and a source driver and a gate driver for driving the liquid crystal panel.
  • a composite color video signal Scv as a television signal is input from the outside to the Y / C separation circuit 80, where it is separated into a luminance signal and a color signal.
  • These luminance signals and color signals are converted into analog RGB signals corresponding to the three primary colors of light by the video chroma circuit 81, and further, the analog RGB signals are converted into digital RGB signals by the A / D converter 82. .
  • This digital RGB signal is input to the liquid crystal controller 83.
  • the Y / C separation circuit 80 also extracts horizontal and vertical synchronization signals from the composite color video signal Scv input from the outside, and these synchronization signals are also input to the liquid crystal controller 83 via the microcomputer 87.
  • the liquid crystal display unit 84 receives a digital RGB signal from the liquid crystal controller 83 at a predetermined timing together with a timing signal based on the synchronization signal.
  • the gradation circuit 88 generates gradation potentials for the three primary colors R, G, and B for color display, and these gradation potentials are also supplied to the liquid crystal display unit 84.
  • driving signals data signals, gate signals, etc.
  • driving signals are generated by internal source drivers, gate drivers, etc. based on these RGB signals, timing signals, and gradation potentials, and based on these driving signals.
  • a color image is displayed on the internal liquid crystal panel.
  • the backlight drive is performed under the control of the microcomputer 87.
  • the circuit 85 drives the backlight 86, so that light is irradiated to the back surface of the liquid crystal panel.
  • the microcomputer 87 controls the entire system including the above processing.
  • the video signal (composite color video signal) input from the outside includes not only a video signal based on television broadcasting but also a video signal captured by a camera, a video signal supplied via an Internet line, and the like.
  • the liquid crystal display device 800 can display images based on various video signals.
  • a tuner unit 90 is connected to the liquid crystal display device 800, thereby configuring the television receiver 701.
  • the tuner unit 90 extracts a signal of a channel to be received from a received wave (high frequency signal) received by an antenna (not shown), converts the signal to an intermediate frequency signal, and detects the intermediate frequency signal to thereby detect the television.
  • a composite color video signal Scv as a signal is taken out.
  • the composite color video signal Scv is input to the liquid crystal display device 800 as described above, and an image based on the composite color video signal Scv is displayed by the liquid crystal display device 800.
  • FIG. 48 is an exploded perspective view showing a configuration example of the present television receiver.
  • the present television receiver 701 includes a first housing 801 and a second housing 806 in addition to the liquid crystal display device 800 as its constituent elements. It is configured to be sandwiched between one housing 801 and a second housing 806.
  • the first housing 801 is formed with an opening 801a through which an image displayed on the liquid crystal display device 800 is transmitted.
  • the second housing 806 covers the back side of the liquid crystal display device 800, is provided with an operation circuit 805 for operating the display device 800, and a support member 808 is attached below. Yes.
  • the active matrix substrate of the present invention is used in a liquid crystal display device that scans two scanning signal lines simultaneously, and includes a plurality of scanning signal lines and a plurality of data signal lines, and the scanning direction is a column direction.
  • the pixel regions including the pixel electrodes are arranged in the row and column directions, and one scanning signal line is provided corresponding to one pixel region row, and one is included in the even-numbered pixel region of the pixel region column.
  • Conductor so that it overlaps the gap between two adjacent pixel electrodes that are pixel electrodes and the other is a pixel electrode included in the pixel area adjacent to the downstream side in the scanning direction of the even-numbered pixel area.
  • a conductor is disposed so as to overlap with or be adjacent to a gap between adjacent pixel electrodes, or one is a pixel electrode included in an arbitrary pixel area, and the other is a downstream side in the scanning direction of the arbitrary pixel area.
  • a conductor is arranged so as to overlap a gap between two adjacent pixel electrodes that are pixel electrodes included in a pixel area adjacent to (under or under the gap).
  • each of the two adjacent pixel electrodes can be electrically shielded by the conductor.
  • the phenomenon that the effective potential fluctuates every other line (scanning signal line) when two scanning signal lines are simultaneously scanned can be suppressed, and the horizontal stripe-like unevenness caused by this phenomenon can be improved. be able to.
  • the conductor may be formed in the same layer as each pixel electrode.
  • a storage capacitor wiring may be provided so as to overlap each of the two adjacent pixel electrodes.
  • the conductor and the storage capacitor wiring may be connected via a contact hole.
  • the conductor may be a part of a linear electrode extending in the row direction.
  • the conductor may be an island electrode.
  • the present active matrix substrate may have a configuration in which two data signal lines are provided corresponding to one pixel region column.
  • an arbitrary pixel region in the pixel region column includes a pixel electrode connected to one of the two data signal lines via a transistor, and the scanning direction of the arbitrary pixel region
  • a pixel region adjacent to the downstream side may include a pixel electrode connected to the other of the two data signal lines through a transistor.
  • one is a data signal line provided corresponding to an arbitrary pixel region column, and the other is a data signal line provided corresponding to a pixel region column adjacent to the arbitrary pixel region column. It is also possible to adopt a configuration in which an intervening wiring is provided in the gap between the two adjacent data signal lines.
  • the conductor and the interstitial wiring are formed in the same layer as each pixel electrode, and the conductor is a part of a linear electrode extending in the row direction. It can also be set as the structure connected to existing wiring.
  • the interstitial wiring may be formed in the same layer as each data signal line.
  • the active matrix substrate may have a configuration in which a plurality of pixel electrodes are provided in one pixel region.
  • a plurality of storage capacitor lines are provided, and two pixel electrodes provided in one pixel region are connected to the same data signal line through different transistors connected to the same scanning signal line.
  • one pixel electrode may form a storage capacitor line and a capacitor, and the other pixel electrode may form another storage capacitor line and a capacitor.
  • two pixel electrodes provided in one pixel region are connected via a capacitor, and only one pixel electrode is connected to a data signal line via a transistor connected to one scanning signal line. It can also be set as the structure currently made.
  • the present active matrix substrate is used in a liquid crystal display device that simultaneously scans n scanning signal lines at a time, and includes a plurality of scanning signal lines and a plurality of data signal lines.
  • Pixel regions including pixel electrodes are arranged in the row and column directions, and n scanning signal lines that are simultaneously selected corresponding to one pixel region row are provided, one of which is included in an arbitrary pixel region
  • the conductor may be arranged so that the other overlaps the gap between two adjacent pixel electrodes that are pixel electrodes included in the pixel region adjacent to the downstream side in the scanning direction of the arbitrary pixel region. it can.
  • This liquid crystal panel includes the above active matrix substrate.
  • the present liquid crystal display device includes the liquid crystal panel.
  • the present liquid crystal display device includes the active matrix substrate, and a signal whose polarity is periodically inverted is supplied to each storage capacitor wiring.
  • the television receiver includes the liquid crystal display device and a tuner unit that receives a television broadcast.
  • the present active matrix substrate it is possible to suppress the phenomenon that the effective potential fluctuates every other line (scanning signal line) when two scanning signal lines are simultaneously scanned.
  • the horizontal stripe-like unevenness caused by the phenomenon can be improved.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the active matrix substrate of the present invention and the liquid crystal panel provided with the active matrix substrate are suitable for, for example, a liquid crystal television.

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Abstract

　２本の走査信号線(１６ｉ・１６ｊ)を同時走査する液晶表示装置に用いられるアクティブマトリクス基板であって、走査方向を列方向とすれば、２つの画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して１本の走査信号線が設けられ、一方が任意の画素領域(１０１)に含まれる画素電極で、他方が上記任意の画素領域(１０１)の走査方向下流側に隣接する画素領域(１０２)に含まれる画素電極である２つの隣り合う画素電極(１７ｉｂ・１７ｊａ)の間隙と重なるようにシールド用の導電体(４１ｐ)が配されている。本アクティブマトリクス基板を用いることで、２本の走査信号線を同時選択する液晶表示装置の表示品位を高めることができる。

Description

アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機
　本発明は、２本の走査信号線を同時選択する液晶表示装置並びにそれに用いられるアクティブマトリクス基板および液晶パネルに関する。
　特許文献１（図４９参照）には、１つの画素列に２本のデータ線（左側データ線および右側データ線）を設け、同一画素列に含まれる奇数番目の画素の画素電極を左側データ線に接続する一方、偶数番目の画素の画素電極を右側データ線に接続し、連続する２本の走査信号線（奇数番目の画素に接続する走査信号線および偶数番目の画素に接続する走査信号線）を同時選択することで、画面の書き換え速度を高める液晶表示装置が開示されている。
日本国公開特許公報「特開平１０－２５３９８７号公報（公開日：１９９８年９月２５日）」
　本願発明者らは、上記のように２本の走査信号線を同時選択する場合には以下の問題が生じることを見出した。例えば走査信号線を隣り合う２本ずつ同時選択していく場合、同一画素列において列（縦）方向に並ぶ１～６番目の画素について考えると、１番目の画素と２番目の画素に同時書き込みを行い、次いで３番目の画素と４番目の画素に同時書き込みを行い、次いで５番目の画素と６番目の画素に同時書き込みを行うことになる。そうすると、隣り合う２つの画素間に形成される寄生容量に起因して、２番目の画素はデータ信号の書き込み後に３番目の画素への書き込み（３番目の画素の電位極性反転）の影響を受けて実効電位が変動し、４番目の画素はデータ信号の書き込み後に５番目の画素への書き込み（５番目の画素の電位極性反転）の影響を受けて実効電位が変動する場合があり、これらの現象が画面上で横縞状のムラとして視認されるおそれがある。
　本発明は、２本の走査信号線を同時選択する液晶表示装置の表示品位を高めることを目的とする。
　本発明のアクティブマトリクス基板は、走査信号線を２本ずつ同時走査していく液晶表示装置に用いられ、複数の走査信号線と複数のデータ信号線とを備え、走査方向を列方向とすれば、画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して１本の走査信号線が設けられ、一方が画素領域列の偶数番目の画素領域に含まれる画素電極で、他方が上記偶数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、一方が画素領域列の奇数番目となる画素領域に含まれる画素電極で、他方が上記奇数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、のいずれかに構成されている。
　本アクティブマトリクス基板によれば、上記２つの隣り合う画素電極それぞれを、導電体によって電気的にシールドすることができる。これにより、走査信号線を２本ずつ同時走査していくと１ライン（走査信号線）おきに実効電位が変動するという現象を抑制することができる。したがって、本アクティブマトリクス基板を用いた液晶表示装置において、上記現象が引き起こす横縞状のムラを改善することができる。
実施の形態１にかかるアクティブマトリクス基板の構成例を示す模式図である。 図１のアクティブマトリクス基板を備えた液晶パネルの構成例を示す平面図である。 図２の液晶パネルのＡ－Ｂ矢視断面図である。 図２の液晶パネルのＸ－Ｙ矢視断面図である。 図１のアクティブマトリクス基板の等価回路図である。 図５のアクティブマトリクス基板を備えた液晶パネルの駆動方法（フレーム１）を示すタイミングチャートである。 図６の駆動方法による液晶パネルの表示状態を示す模式図である。 図５のアクティブマトリクス基板を備えた液晶パネルの駆動方法（フレーム２）を示すタイミングチャートである。 図１のアクティブマトリクス基板の変形例を示す模式図である。 図９のアクティブマトリクス基板を備えた液晶パネルの構成例を示す平面図である。 図１０の液晶パネルの変形例を示す平面図である。 図１１の液晶パネルのＡ－Ｂ矢視断面図である。 図１１の液晶パネルのＸ－Ｙ矢視断面図である。 図１のアクティブマトリクス基板の変形例を示す模式図である。 図１４のアクティブマトリクス基板を備えた液晶パネルの構成例を示す平面図である。 図１５の液晶パネルのＸ－Ｙ矢視断面図である。 図１のアクティブマトリクス基板の変形例を示す模式図である。 実施の形態２にかかるアクティブマトリクス基板の構成例を示す模式図である。 図１８のアクティブマトリクス基板の端部を示す模式図である。 図１８のアクティブマトリクス基板を備えた液晶パネルの構成例を示す平面図である。 図１８のアクティブマトリクス基板の等価回路図である。 図２１のアクティブマトリクス基板を備えた液晶パネルの駆動方法（フレーム１・２）を示すタイミングチャートである。 図２２の駆動方法による液晶パネルの表示状態を示す模式図である。 図２０の液晶パネルの変形例を示す模式図である。 図１８のアクティブマトリクス基板の変形例を示す模式図である。 図１８に示すアクティブマトリクス基板の他の変形例を示す模式図である。 実施の形態３にかかるアクティブマトリクス基板の構成例を示す模式図である。 図２７のアクティブマトリクス基板の端部を示す模式図である。 図２７のアクティブマトリクス基板を備えた液晶パネルの構成例を示す平面図である。 図２９の液晶パネルのＸ－Ｙ矢視断面図である。 図２７のアクティブマトリクス基板の等価回路図である。 図２７のアクティブマトリクス基板を備えた液晶パネルの駆動方法（フレーム１・２）を示すタイミングチャートである。 図３２の駆動方法による液晶パネルの表示状態を示す模式図である。 図２７のアクティブマトリクス基板の変形例を示す模式図である。 図２７に示すアクティブマトリクス基板の他の変形例を示す模式図である。 実施の形態４にかかるアクティブマトリクス基板の構成例を示す模式図である。 図３６のアクティブマトリクス基板を備えた液晶パネルの駆動方法（１フレーム）を示すタイミングチャートである。 図１のアクティブマトリクス基板の変形例を示す模式図である。 図３８のアクティブマトリクス基板において同時選択する走査信号線の組を示す等価回路である。 図１に示すアクティブマトリクス基板のさらに他の変形例を示す模式図である。 図２６に示すアクティブマトリクス基板の変形例を示す模式図である。 図３５に示すアクティブマトリクス基板の変形例を示す模式図である。 図１１の液晶パネルの変形例を示すＡ－Ｂ矢視断面図である。 （ａ）は本液晶表示ユニットの構成を示す模式図であり、（ｂ）は本液晶表示装置の構成を示す模式図である。 本液晶表示装置の全体構成を説明するブロック図である。 本液晶表示装置の機能を説明するブロック図である。 本テレビジョン受像機の機能を説明するブロック図である。 本テレビジョン受像機の構成を示す分解斜視図である。 従来のアクティブマトリクス基板の構成を示す平面図である。
　本実施の形態を、図１～４８を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、本液晶パネル（あるいはこれに用いられるアクティブマトリクス基板）を備えた液晶表示装置の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。なお、液晶パネルを示す図面では、配向規制用構造物を適宜省略記載している。
　〔実施の形態１〕
　図１は実施の形態１にかかるアクティブマトリクス基板の一部を示す模式図である。図１に示すように、本アクティブマトリクス基板では、画素領域１０１～１０４が走査方向に沿ってこの順に並べられた画素領域列αと、画素領域１０５～１０８が走査方向に沿ってこの順に並べられた画素領域列βとが隣接している。そして、画素領域１０１・１０５、画素領域１０２・１０６、画素領域１０３・１０７、および画素領域１０４・１０８がそれぞれ画素領域行を形成しており、１つの画素領域行に対応して１本の走査信号線が設けられている。具体的には、画素領域１０１・１０５を横切るように走査信号線１６ｉが設けられ、画素領域１０２・１０６を横切るように走査信号線１６ｊが設けられ、画素領域１０３・１０７を横切るように走査信号線１６ｍが設けられ、画素領域１０４・１０８を横切るように走査信号線１６ｎが設けられている。さらに、１つの画素領域列に対応して２本のデータ信号線が設けられている。具体的には、画素領域列αに対応して２本のデータ信号線１５ｘ・１５ｙが設けられるとともに、画素領域列βに対応して２本のデータ信号線１５Ｘ・１５Ｙが設けられ、これらデータ信号線１５ｘ・１５ｙ・１５Ｘ・１５Ｙがこの順に並べられている。
　さらに、各画素領域には２つの画素電極が走査方向に沿って並べられ、１つの画素領域列に含まれる任意の画素領域には、トランジスタを介してこの画素領域列に対応する２本のデータ信号線の一方に接続される画素電極が２つ含まれ、上記任意の画素領域の走査方向下流側に隣接する画素領域には、トランジスタを介して上記２本のデータ信号線の他方に接続される画素電極が２つ含まれる。具体的には、画素領域列αの画素領域１０１には、画素電極１７ｉａ・１７ｉｂが走査方向に沿ってこの順に並べられ、画素電極１７ｉａが走査信号線１６ｉに繋がるトランジスタ１２ｉａを介してデータ信号線１５ｘに接続されるとともに、画素電極１７ｉｂが走査信号線１６ｉに繋がるトランジスタ１２ｉｂを介してデータ信号線１５ｘに接続されている。また、画素領域１０１の走査方向下流側に隣接する画素領域１０２には、画素電極１７ｊａ・１７ｊｂが走査方向に沿ってこの順に並べられ、画素電極１７ｊａが走査信号線１６ｊに繋がるトランジスタ１２ｊａを介してデータ信号線１５ｙに接続されるとともに、画素電極１７ｊｂが走査信号線１６ｊに繋がるトランジスタ１２ｊｂを介してデータ信号線１５ｙに接続されている。
　同様に、画素領域列βの画素領域１０５には、画素電極１７ＩＡ・１７ＩＢが走査方向に沿ってこの順に並べられ、画素電極１７ＩＡが走査信号線１６ｉに繋がるトランジスタ１２ＩＡを介してデータ信号線１５Ｘに接続されるとともに、画素電極１７ＩＢが走査信号線１６ｉに繋がるトランジスタ１２ＩＢを介してデータ信号線１５Ｘに接続されている。また、画素領域１０５の走査方向下流側に隣接する画素領域１０６には、画素電極１７ＪＡ・１７ＪＢが走査方向に沿ってこの順に並べられ、画素電極１７ＪＡが走査信号線１６ｊに繋がるトランジスタ１２ＪＡを介してデータ信号線１５Ｙに接続されるとともに、画素電極１７ＪＢが走査信号線１６ｊに繋がるトランジスタ１２ＪＢを介してデータ信号線１５Ｙに接続されている。
　また、画素領域列αの画素領域１０３には、画素電極１７ｍａ・１７ｍｂが走査方向に沿ってこの順に並べられ、画素電極１７ｍａが走査信号線１６ｍに繋がるトランジスタ１２ｍａを介してデータ信号線１５ｘに接続されるとともに、画素電極１７ｍｂが走査信号線１６ｍに繋がるトランジスタ１２ｍｂを介してデータ信号線１５ｘに接続されている。また、画素領域１０３の走査方向下流側に隣接する画素領域１０４には、画素電極１７ｎａ・１７ｎｂが走査方向に沿ってこの順に並べられ、画素電極１７ｎａが走査信号線１６ｎに繋がるトランジスタ１２ｎａを介してデータ信号線１５ｙに接続されるとともに、画素電極１７ｎｂが走査信号線１６ｎに繋がるトランジスタ１２ｎｂを介してデータ信号線１５ｙに接続されている。
　ここで、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配されるとともに、この間隙と重なるように保持容量配線が配されている。
　具体的には、画素領域１０１の画素電極１７ｉｂと画素領域１０２の画素電極１７ｊａとが隣り合っており、これら画素電極１７ｉｂおよび画素電極１７ｊａの間隙に線状電極４１ｐが配されるとともに、この間隙と重なるように保持容量配線１８ｐが配されている。また、画素領域１０５の画素電極１７ＩＢおよび画素領域１０６の画素電極１７ＪＡが隣り合っており、線状電極４１ｐは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙を通り、保持容量配線１８ｐは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙と重なっている。なお、保持容量配線１８ｐと線状電極４１ｐとはコンタクトホールを介して接続されている。また、画素領域１０２の画素電極１７ｊｂおよび画素領域１０３の画素電極１７ｍａが隣り合っており、これら画素電極１７ｊｂおよび画素電極１７ｍａの間隙に線状電極４１ｑが配されるとともに、この間隙と重なるように保持容量配線１８ｑが配されている。なお、保持容量配線１８ｑと線状電極４１ｑとはコンタクトホールを介して接続されている。
　また、走査信号線１６ｉおよび走査信号線１６ｊは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｉ・１６ｊ）は同時選択される（後述）。また、走査信号線１６ｍおよび走査信号線１６ｎは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｍ・１６ｎ）は同時選択される（後述）。
　図２は、図１のアクティブマトリクス基板を備えた液晶パネルの一部を示す平面図である。図２では、その見易さのために、カラーフィルタ基板（対向基板）側の部材を省略してアクティブマトリクス基板の部材のみ記載している。
　本液晶パネルでは、一対（２本）のデータ信号線１５ｘ・１５ｙと一対（２本）のデータ信号線１５Ｘ・１５Ｙとが、データ信号線１５ｙおよびデータ信号線１５Ｘが隣り合うように設けられ、各データ信号線と直交するように走査信号線１６ｉおよび走査信号線１６ｊが設けられ、データ信号線１５ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２ｉａ・１２ｉｂが設けられ、データ信号線１５ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２ｊａ・１２ｊｂが設けられ、データ信号線１５Ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２ＩＡ・１２ＩＢが設けられ、データ信号線１５Ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２ＪＡ・１２ＪＢが設けられている。
　また、走査信号線１６ｉの走査方向上流側のエッジとデータ信号線１５ｘ・１５ｙとに重なるように画素電極１７ｉａが設けられ、走査信号線１６ｉの走査方向下流側のエッジとデータ信号線１５ｘ・１５ｙとに重なるように画素電極１７ｉｂが設けられ、走査信号線１６ｊの走査方向上流側のエッジとデータ信号線１５ｘ・１５ｙとに重なるように画素電極１７ｊａが設けられ、走査信号線１６ｊの走査方向下流側のエッジとデータ信号線１５ｘ・１５ｙとに重なるように画素電極１７ｊｂが設けられ、走査信号線１６ｉの走査方向上流側のエッジとデータ信号線１５Ｘ・１５Ｙとに重なるように画素電極１７ＩＡが設けられ、走査信号線１６ｉの走査方向下流側のエッジとデータ信号線１５Ｘ・１５Ｙとに重なるように画素電極１７ＩＢが設けられ、走査信号線１６ｊの走査方向上流側のエッジとデータ信号線１５Ｘ・１５Ｙとに重なるように画素電極１７ＪＡが設けられ、走査信号線１６ｊの走査方向下流側のエッジとデータ信号線１５Ｘ・１５Ｙとに重なるように画素電極１７ＪＢが設けられている。
　ここで、画素電極１７ｉｂおよび画素電極１７ｊａの間隙に線状電極４１ｐが配されるとともに、この間隙と重なるように保持容量配線１８ｐが配されている。さらに、画素電極１７ｉｂおよび画素電極１７ｊａの間隙と重なるように設けられたコンタクトホール１２１ｐを介して、線状電極４１ｐと保持容量配線１８ｐとが接続されている。また、線状電極４１ｐは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙を通り、保持容量配線１８ｐは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙と重なっている。また、線状電極４１ｐおよび保持容量配線１８ｐは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙と重なるように設けられたコンタクトホール１２１Ｐを介して接続されている。
　なお、平面的に視ると、画素電極１７ｉａの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｉｂの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｊａの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｊｂの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ＩＡの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＩＢの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＪＡの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＪＢの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置している。
　そして、走査信号線１６ｉがトランジスタ１２ｉａのゲート電極として機能し、トランジスタ１２ｉａのソース電極はデータ信号線１５ｘに接続され、ドレイン電極はコンタクトホール３１ｉａを介して画素電極１７ｉａに接続されている。容量電極３７ｉａは保持容量配線１８ｋ上に位置し、２個のコンタクトホール１１ｉａを介して画素電極１７ｉａに接続されている。また、走査信号線１６ｉがトランジスタ１２ｉｂのゲート電極として機能し、トランジスタ１２ｉｂのソース電極はデータ信号線１５ｘに接続され、ドレイン電極はコンタクトホール３１ｉｂを介して画素電極１７ｉｂに接続されている。容量電極３７ｉｂは保持容量配線１８ｐ上に位置し、２個のコンタクトホール１１ｉｂを介して画素電極１７ｉｂに接続されている。また、走査信号線１６ｊがトランジスタ１２ｊａのゲート電極として機能し、トランジスタ１２ｊａのソース電極はデータ信号線１５ｙに接続され、ドレイン電極はコンタクトホール３１ｊａを介して画素電極１７ｊａに接続されている。容量電極３７ｊａは保持容量配線１８ｐ上に位置し、２個のコンタクトホール１１ｊａを介して画素電極１７ｊａに接続されている。また、走査信号線１６ｊがトランジスタ１２ｊｂのゲート電極として機能し、トランジスタ１２ｊｂのソース電極はデータ信号線１５ｙに接続され、ドレイン電極はコンタクトホール３１ｊｂを介して画素電極１７ｊｂに接続されている。容量電極３７ｊｂは保持容量配線１８ｑ上に位置し、２個のコンタクトホール１１ｊｂを介して画素電極１７ｊｂに接続されている。
　同様に、走査信号線１６ｉがトランジスタ１２ＩＡのゲート電極として機能し、トランジスタ１２ＩＡのソース電極はデータ信号線１５Ｘに接続され、ドレイン電極はコンタクトホール３１ＩＡを介して画素電極１７ＩＡに接続されている。容量電極３７ＩＡは保持容量配線１８ｋ上に位置し、２個のコンタクトホール１１ＩＡを介して画素電極１７ＩＡに接続されている。また、走査信号線１６ｉがトランジスタ１２ＩＢのゲート電極として機能し、トランジスタ１２ＩＢのソース電極はデータ信号線１５Ｘに接続され、ドレイン電極はコンタクトホール３１ＩＢを介して画素電極１７ＩＢに接続されている。容量電極３７ＩＢは保持容量配線１８ｐ上に位置し、２個のコンタクトホール１１ＩＢを介して画素電極１７ＩＢに接続されている。また、走査信号線１６ｊがトランジスタ１２ＪＡのゲート電極として機能し、トランジスタ１２ＪＡのソース電極はデータ信号線１５Ｙに接続され、ドレイン電極はコンタクトホール３１ＪＡを介して画素電極１７ＪＡに接続されている。容量電極３７ＪＡは保持容量配線１８ｐ上に位置し、２個のコンタクトホール１１ＪＡを介して画素電極１７ＪＡに接続されている。また、走査信号線１６ｊがトランジスタ１２ＪＢのゲート電極として機能し、トランジスタ１２ＪＢのソース電極はデータ信号線１５Ｙに接続され、ドレイン電極はコンタクトホール３１ＪＢを介して画素電極１７ＪＢに接続されている。容量電極３７ＪＢは保持容量配線１８ｑ上に位置し、２個のコンタクトホール１１ＪＢを介して画素電極１７ＪＢに接続されている。
　本液晶パネルでは、保持容量配線１８ｋおよび容量電極３７ｉａがゲート絶縁膜を介して重なる部分、保持容量配線１８ｐおよび容量電極３７ｉｂがゲート絶縁膜を介して重なる部分、保持容量配線１８ｐおよび容量電極３７ｊａがゲート絶縁膜を介して重なる部分、保持容量配線１８ｑおよび容量電極３７ｊｂがゲート絶縁膜を介して重なる部分、保持容量配線１８ｋおよび容量電極３７ＩＡがゲート絶縁膜を介して重なる部分、保持容量配線１８ｐおよび容量電極３７ＩＢがゲート絶縁膜を介して重なる部分、保持容量配線１８ｐおよび容量電極３７ＪＡがゲート絶縁膜を介して重なる部分、保持容量配線１８ｑおよび容量電極３７ＪＢがゲート絶縁膜を介して重なる部分それぞれに保持容量が形成される。
　図３は図２のＡ－Ｂ矢視断面図であり、図４は図２のＸ－Ｙ矢視断面図である。図３・４に示すように、本液晶パネルは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板（３・３０）間に配される液晶層４０とを備える。アクティブマトリクス基板３では、ガラス基板３１上に保持容量配線１８ｐが形成され、これを覆うようにゲート絶縁膜４３が形成されている。なお、断面には含まれないが、ガラス基板３１上には走査信号線が形成される。ゲート絶縁膜４３上には、容量電極３７ｉｂ・３７ｊａとデータ信号線１５ｘ・１５ｙとが形成されている。なお、断面には含まれないが、ゲート絶縁膜４３上には、各トランジスタの半導体層（ｉ層およびｎ＋層）と、ｎ＋層に接するソース電極およびドレイン電極が形成されている。さらに、トランジスタのソース・ドレイン電極を含むメタル層を覆うように無機層間絶縁膜２５が形成され、無機層間絶縁膜２５上に、これよりも厚い有機層間絶縁膜２６が形成されている。有機層間絶縁膜２６上には、画素電極１７ｉｂ・１７ｊａと線状電極４１ｐとが形成され、さらに、これら画素電極を覆うように配向膜（不図示）が形成されている。なお、コンタクトホール１１ｉｂの形成部では無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、画素電極１７ｉｂと容量電極３７ｉｂとが接触している。また、コンタクトホール１２１ｐの形成部ではゲート絶縁膜４３、無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、線状電極４１ｐと保持容量配線１８ｐとが接触している。また、上記のように、保持容量配線１８ｐおよび容量電極３７ｉｂがゲート絶縁膜４３を介して重なる部分に保持容量が形成され、保持容量配線１８ｐおよび容量電極３７ｊａがゲート絶縁膜４３を介して重なる部分に保持容量が形成されている。
　一方、カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層（カラーフィルタ層）１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（不図示）が形成されている。
　次に、本液晶パネルの製造方法について説明する。液晶パネルの製造方法には、アクティブマトリクス基板製造工程と、カラーフィルタ基板製造工程と、両基板を貼り合わせて液晶を充填する組み立て工程とが含まれる。
　まず、ガラス、プラスチックなどの基板上に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å～３０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称し、これにはエッチング工程が含まれるものとする）によりパターニングを行い、走査信号線（各トランジスタのゲート電極）および保持容量配線を形成する。
　次いで、走査信号線が形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ３０００Å～５０００Å程度）を成膜し、フォトレジストの除去を行い、ゲート絶縁膜を形成する。
　続いて、ゲート絶縁膜上（基板全体）に、ＣＶＤ法により真性アモルファスシリコン膜（厚さ１０００Å～３０００Å）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４００Å～７００Å）とを連続して成膜し、その後、ＰＥＰ技術によってパターニングを行い、フォトレジストを除去することにより、ゲート電極上に、真性アモルファスシリコン層とｎ＋アモルファスシリコン層とからなるシリコン積層体を島状に形成する。
　続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、または、それらの積層膜（厚さ１０００Å～３０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングを行い、データ信号線、トランジスタのソース電極・ドレイン電極、および容量電極を形成する（メタル層の形成）。ここでは必要に応じてレジストを除去する。
　さらに、上記メタル配線形成時のフォトレジスト、またはソース電極およびドレイン電極をマスクとして、シリコン積層体を構成するｎ＋アモルファスシリコン層をエッチング除去し、フォトレジストを除去することにより、トランジスタのチャネルを形成する。ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜およびポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、トランジスタ（ＴＦＴ）の特性を向上させることができる。
　次いで、データ信号線などが形成された基板全体に層間絶縁膜を形成する。具体的には、ＳｉＨ４ガスとＮＨ３ガスとＮ２ガスとの混合ガスを用い、基板全面を覆うように、厚さ約３０００ÅのＳｉＮｘからなる無機層間絶縁膜（パッシベーション膜）をＣＶＤにて形成し、さらに、厚さ約３μｍのポジ型感光性アクリル樹脂からなる有機層間絶縁膜をスピンコートやダイコートにて形成する。
　その後、ＰＥＰ技術により有機層間絶縁膜にコンタクトホールのパターニングを行い、その後有機層間絶縁膜を焼成する。さらに、有機層間絶縁膜のパターンを用いて、無機層間絶縁膜あるいは無機層間絶縁膜とゲート絶縁膜をエッチング除去してコンタクトホールを形成する。
　続いて、コンタクトホールが形成された層間絶縁膜上の基板全体に、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å～２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターニングを行い、レジストを除去して各画素電極および線状電極（シールド電極）を形成する。
　最後に、画素電極上の基板全体に、ポリイミド樹脂を厚さ５００Å～１０００Åで印刷し、その後、焼成して、回転布にて一方向にラビング処理を行って、配向膜を形成する。以上のようにして、アクティブマトリクス基板製造される。
　以下に、カラーフィルタ基板製造工程について説明する。
　まず、ガラス、プラスチックなどの基板上（基板全体）に、クロム薄膜、または黒色顔料を含有する樹脂を成膜した後にＰＥＰ技術によってパターニングを行い、ブラックマトリクスを形成する。次いで、ブラックマトリクスの間隙に、顔料分散法などを用いて、赤、緑および青のカラーフィルタ層（厚さ２μｍ程度）をパターン形成する。
　続いて、カラーフィルタ層上の基板全体に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å程度）を成膜し、共通電極（ｃｏｍ）を形成する。
　最後に、共通電極上の基板全体に、ポリイミド樹脂を厚さ５００Å～１０００Åで印刷し、その後、焼成して、回転布にて一方向にラビング処理を行って、配向膜を形成する。上記のようにして、カラーフィルタ基板を製造することができる。
　以下に、組み立て工程について、説明する。
　まず、アクティブマトリクス基板およびカラーフィルタ基板の一方に、スクリーン印刷により、熱硬化性エポキシ樹脂などからなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチックまたはシリカからなる球状のスペーサーを散布する。なお、スペーサーを散布する代わりに、ＰＥＰ技術によりＣＦ基板のＢＭ上あるいはアクティブマトリクス基板のメタル配線上にスペーサーを形成してもよい。
　次いで、アクティブマトリクス基板とカラーフィルタ基板とを貼り合わせ、シール材料を硬化させる。
　最後に、アクティブマトリクス基板およびカラーフィルタ基板並びにシール材料で囲まれる空間に、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射によって液晶材料を封止することで液晶層を形成する。以上のようにして、液晶パネルが製造される。
　図５は図１のアクティブマトリクス基板の等価回路図であり、図６は図１（図５）のアクティブマトリクス基板を備えた液晶パネルの駆動方法（ノーマリブラックモード）を示すタイミングチャートである。
　なお、Ｓｘ・Ｓｙ・ＳＸ・ＳＹはそれぞれデータ信号線１５ｘ・１５ｙ・１５Ｘ・１５Ｙに供給されるデータ信号（データ信号）を示し、ＧＰｉ・ＧＰｊ・ＧＰｍ・ＧＰｎはそれぞれ、走査信号線１６ｉ・１６ｊ・１６ｍ・１６ｎに供給されるゲート信号を示し、Ｃｓｋ・Ｃｓｐ・Ｃｓｑ・Ｃｓｒ・Ｃｓｓはそれぞれ保持容量配線１８ｋ・１８ｐ・１８ｑ・１８ｒ・１８ｓに供給される保持容量配線信号（Ｃｓ信号）を示し、Ｖｉａ・Ｖｉｂ・Ｖｊａ・Ｖｊｂ・ＶＩＡ・ＶＩＢ・Ｖｍａ・Ｖｍｂ・Ｖｎａ・Ｖｎｂは画素電極１７ｉａ・１７ｉｂ・１７ｊａ・１７ｊｂ・１７ＩＡ・１７ＩＢ・１７ｍａ・１７ｍｂ・１７ｎａ・１７ｎｂの電位を示している。なお、各画素電極の電位は、データ信号の書き込み後に周期的に変動するが、本図では実効値（一定値）を記載している。
　本駆動方法では、図６に示されるように、走査信号線を２本ずつ同時選択していき、データ信号線に供給するデータ信号の極性を１フレーム期間（１Ｖ）ごとに反転させるとともに、同一垂直走査期間においては、同一画素領域列に対応する２本のデータ信号線（１５ｘ・１５ｙあるいは１５Ｘ・１５Ｙ）に逆極性のデータ信号を供給する。また、各保持容量配線には、複数水平走査期間ごとに極性が反転する保持容量配線信号を供給する。
　具体的には、連続するフレームＦ１・Ｆ２のＦ１では、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給する。また、保持容量配線１８ｋには、４Ｈごとに極性が反転し、かつＮ番目の水平走査期間終了時にマイナスからプラスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｐには、４Ｈごとに極性が反転し、かつＮ番目の水平走査期間終了時にプラスからマイナスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｑには、４Ｈごとに極性が反転し、かつ（Ｎ＋１）番目の水平走査期間終了時にマイナスからプラスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｒには、４Ｈごとに極性が反転し、かつ（Ｎ＋１）番目の水平走査期間終了時にプラスからマイナスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｓには、４Ｈごとに極性が反転し、かつ（Ｎ＋２）番目の水平走査期間終了時にマイナスからプラスに極性が反転するような保持容量配線信号を供給する。
　これにより、図８に示すように、画素電極１７ｉａの電位はプラス極性で、データ信号書き込み後、保持容量配線１８ｋの電位がまずプラス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも高くなる（Ｖｃｏｍを基準とする実効電位の絶対値＞Ｖｃｏｍを基準とするデータ信号の絶対値）。また、画素電極１７ｉｂの電位はプラス極性で、データ信号書き込み後、保持容量配線１８ｐの電位がまずマイナス方向に変動するため、その実効電位は書き込まれたデータ信号の電位よりも低くなる（実効電位の絶対値＜データ信号の絶対値）。また、画素電極１７ｊａの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｐの電位がまずマイナス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも低く（実効電位の絶対値＞データ信号の絶対値）なる。また、画素電極１７ｊｂの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｑの電位がまずプラス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも高くなる（実効電位の絶対値＜データ信号の絶対値）。また、画素電極１７ＩＡの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｋの電位がまずプラス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも高くなる（実効電位の絶対値＜データ信号の絶対値）。また、画素電極１７ＩＢの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｐの電位がまずマイナス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも低くなる（実効電位の絶対値＞データ信号の絶対値）。画素電極１７ｍａの電位はプラス極性で、データ信号書き込み後、保持容量配線１８ｑの電位がまずプラス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも高くなる（実効電位の絶対値＞データ信号の絶対値）。また、画素電極１７ｍｂの電位はプラス極性で、データ信号書き込み後、保持容量配線１８ｒの電位がまずマイナス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも低くなる（実効電位の絶対値＜データ信号の絶対値）。また、画素電極１７ｎａの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｒの電位がまずマイナス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも低くなる（実効電位の絶対値＞データ信号の絶対値）。また、画素電極１７ｎｂの電位はマイナス極性で、データ信号書き込み後、保持容量配線１８ｓの電位がまずプラス方向に変動するため、実効電位は書き込まれたデータ信号の電位よりも高くなる（実効電位の絶対値＜データ信号の絶対値）。
　以上からＦ１では、図７に示すように、画素電極１７ｉａを含む副画素はプラス極性の明副画素、画素電極１７ｉｂを含む副画素はプラス極性の暗副画素、画素電極１７ｊａを含む副画素はマイナス極性の明副画素、画素電極１７ｊｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｍａを含む副画素はプラス極性の明副画素、画素電極１７ｍｂを含む副画素はプラス極性の暗副画素、画素電極１７ｎａを含む副画素はマイナス極性の明副画素、画素電極１７ｎｂを含む副画素はマイナス極性の暗副画素、画素電極１７ＩＡを含む副画素はマイナス極性の暗副画素、画素電極１７ＩＢを含む副画素はマイナス極性の明副画素となり、Ｆ１でドット反転駆動かつ明暗市松表示（行方向および列方向それぞれについて、明副画素と暗副画素が交互に並ぶような表示）が実現される。
　また、フレームＦ２では、図８に示すように、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給する。また、保持容量配線１８ｋには、４Ｈごとに極性が反転し、かつＮ番目の水平走査期間終了時にプラスからマイナスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｐには、４Ｈごとに極性が反転し、かつＮ番目の水平走査期間終了時にマイナスからプラスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｑには、４Ｈごとに極性が反転し、かつ（Ｎ＋１）番目の水平走査期間終了時にプラスからマイナスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｒには、４Ｈごとに極性が反転し、かつ（Ｎ＋１）番目の水平走査期間終了時にマイナスからプラスに極性が反転するような保持容量配線信号を供給し、保持容量配線１８ｓには、４Ｈごとに極性が反転し、かつ（Ｎ＋２）番目の水平走査期間終了時にプラスからマイナスに極性が反転するような保持容量配線信号を供給する。
　これによりＦ２では、画素電極１７ｉａを含む副画素はマイナス極性の明副画素、画素電極１７ｉｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｊａを含む副画素はプラス極性の明副画素、画素電極１７ｊｂを含む副画素はプラス極性の暗副画素、画素電極１７ＩＡを含む副画素はプラス極性の暗副画素、画素電極１７ＩＢを含む副画素はプラス極性の明副画素、画素電極１７ｍａを含む副画素はマイナス極性の明副画素、画素電極１７ｍｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｎａを含む副画素はプラス極性の明副画素、画素電極１７ｎｂを含む副画素はプラス極性の暗副画素となり、Ｆ２でもドット反転駆動かつ明暗市松表示（行方向および列方向それぞれについて、明副画素と暗副画素が交互に並ぶような表示）が実現される。
　本液晶パネルでは、２本の走査信号線を同時選択していくことができるため、各画素の書き込み時間をそのままにして画面の書き込み時間を半減することができる。すなわち、本液晶パネルは倍速駆動（１２０Ｈｚ駆動）等の高速駆動に好適である。また、明・暗副画素によって中間調を表示することができるため、視野角特性を高めることができる。また、明暗市松表示によって、明副画素あるいは暗副画素が連続して並ぶことで生じる縞状のムラを抑制することができる。
　そして、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配されている。したがって、上記２つの隣り合う画素電極それぞれが線状電極によって電気的にシールドされ、走査信号線を２本ずつ同時走査していくと１ライン（走査信号線）おきに実効電位が変動するという現象を抑制することができる。これにより、この現象が引き起こす横縞状のムラを改善することができる。
　また、線状電極および保持容量配線が上下に重なるように形成され、かつ両者が複数のコンタクトホールで接続されているため、一方を他方の断線冗長用として機能させることができる。
　加えて、本液晶パネルは、画素領域列内の画素電極を、該画素領域列に対応して設けられた２本のデータ信号線に千鳥接続しているため、各データ信号線に一垂直走査期間中同極性のデータ信号を供給しつつ画素極性の分布をドット反転とすることが可能となっている。これにより、低消費電力化に加え、大型化や高速駆動にも好適といえる。
　図１では、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配されているが、図９の模式図および図１０の平面図に示すように、上記間隙に島状電極を設け、（画素電極と同層に形成された）島状電極と保持容量配線とをコンタクトホールで接続してもよい。具体的には、画素電極１７ｉｂおよび画素電極１７ｊａの間隙に島状電極１４１ｐが配されるとともに、島状電極１４１ｐと保持容量配線１８ｐとがコンタクトホール１２１ｐを介して接続されている。また、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙に島状電極１４１Ｐが配されるとともに、島状電極１４１Ｐと保持容量配線１８ｐとがコンタクトホール１２１Ｐを介して接続されている。図９・１０の構成では、島状電極とデータ信号線とが交差しないため、データ信号の波形鈍りを抑制することができる。
　また、図１０では島状電極を画素電極と同層に形成しているが、図１１の平面図に示すように、島状電極をデータ信号線と同層に形成してもよい。具体的には、画素電極１７ｉｂおよび画素電極１７ｊａの間隙下に島状電極２４１ｐが配されるとともに、島状電極２４１ｐと保持容量配線１８ｐとがコンタクトホール２２１ｐを介して接続されている。また、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙下に島状電極２４１Ｐが配されるとともに、島状電極２４１Ｐと保持容量配線１８ｐとがコンタクトホール２２１Ｐを介して接続されている。図１２は図１１のＡ－Ｂ矢視断面図であり、図１３は図１２のＸ－Ｙ矢視断面図である。図１２・１３に示すように、ゲート絶縁膜４３上には、容量電極３７ｉｂ・３７ｊａと、島状電極２４１ｐと、データ信号線１５ｘ・１５ｙとが形成されている。そして、コンタクトホール２２１ｐの形成部では無機層間絶縁膜２５および有機層間絶縁膜２６が刳り貫かれ、島状電極２４１ｐと保持容量配線１８ｐとが接触している。また、上記のように、保持容量配線１８ｐおよび容量電極３７ｉｂがゲート絶縁膜４３を介して重なる部分に保持容量が形成され、保持容量配線１８ｐおよび容量電極３７ｊａがゲート絶縁膜４３を介して重なる部分に保持容量が形成されている。図１１の構成では、データ信号の波形鈍りを抑制することができるのに加えて、島状電極と画素電極とが別層に形成されるため、両者の短絡を防止することができる。
　なお、図１２に示すコンタクトホール２２１ｐを図４３のように構成することもできる。すなわち、島状電極２４１ｐに、コンタクトホール２２１ｐと重なるような開口を設けておくことで、無機層間絶縁膜２５および有機層間絶縁膜２６をエッチングする際に開口下のゲート絶縁膜４３もエッチングし、さらに、コンタクトホール２４１ｐ部分の透明電極（ＩＴＯ）１７ｚを（エッチングせずに）残しておく。こうすれば、マスク枚数を増やすことなく、（データ信号線と同層の）島状電極２４１ｐと保持容量配線１８ｐとを、両者に接触する透明電極１７ｚを介して接続することが可能となる。
　また、図１のアクティブマトリクス基板を図１４のように構成することもできる。すなわち、一方が任意の画素領域列に対応して設けられたデータ信号線で、他方が上記任意の画素領域列に隣接する画素領域列に対応して設けられたデータ信号線である２本の隣り合うデータ信号線の間隙に間在配線を設ける。具体的には、図１４に示すように、画素領域列αに対応するデータ信号線１５ｙと画素領域列βに対応するデータ信号線１５Ｘとが隣接し、これらデータ信号線１５ｙおよびデータ信号線１５Ｘの間隙に間在配線５１が配されている。間在配線５１は、画素電極１７ｉａおよび画素電極１７Ｉａの間隙下と、画素電極１７ｉｂおよび画素電極１７ＩＢの間隙下と、画素電極１７ｊａおよび画素電極１７ＪＡの間隙下と、画素電極１７ｊｂおよび画素電極１７ＪＢの間隙下とを通っている。図１５は図１４のアクティブマトリクス基板を備える液晶パネルの一部を示す平面図であり、図１６は図１５のＸ－Ｙ矢視断面図である。図１５・１６に示すように、ゲート絶縁膜４３上には、データ信号線１５ｘ・１５ｙ・１５Ｘと間在配線５１とが形成され、これらの上層に無機層間絶縁膜２５および有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に線状電極４１ｐが形成されている。
　ここでは、間在配線を保持容量配線から独立させ、間在配線に定電位信号（例えばＶｃｏｍ信号）を供給してもよい。また、間在配線を、同位相の保持容量配線信号が供給される保持容量配線それぞれに接続してもよい。
　また、図４０に示すように、上記２本の隣り合うデータ信号線の間隙上（画素電極と同層）に間在配線を設け、間在配線と線状電極とを一体形成することもできる。具体的には、データ信号線１５ｙおよびデータ信号線１５Ｘの間隙上（画素電極１７ｉａ・１７ＩＡと同層）に間在配線１５１が配され、間在配線１５１と線状電極４１ｐとが同層にて接続されている。この構成では、線状電極と保持容量配線とが独立するため、線状電極に定電位信号（例えばＶｃｏｍ信号）を供給すればよい。
　図１４および図４０のアクティブマトリクス基板を備えた液晶表示装置では、画素領域列αの各画素電極とデータ信号線１５Ｘとの間の寄生容量に起因するクロストーク、並びに画素領域列βの各画素電極とデータ信号線１５ｙとの間の寄生容量に起因するクロストークを大幅に低減することができ、これらのクロストークにより生じうる縦シャドーを抑制することができる。
　また、図１のアクティブマトリクス基板を図１７のように構成することもできる。すなわち、一方が画素領域列の偶数番目の画素領域に含まれる画素電極で、他方が上記偶数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙にのみ線状電極（シールド電極）を配する。具体的には、画素領域列αの２番目の画素領域１０２に含まれる画素電極１７ｊｂと画素領域１０２の走査方向下流側に隣接する画素領域１０３に含まれる画素電極１７ｍａとが隣り合い、これら画素電極１７ｊｂおよび画素電極１７ｍａの間隙には線状電極４１ｑが配される一方、画素領域列αの１番目の画素領域１０１に含まれる画素電極１７ｉｂと画素領域１０１の走査方向下流側に隣接する画素領域１０２に含まれる画素電極１７ｊａとは隣り合うが、これら画素電極１７ｉｂおよび画素電極１７ｊａの間隙には線状電極が配されていない。なお、図１７のアクティブマトリクス基板を含む液晶パネルを駆動する場合には図５に示すように走査信号線１６ｉ・１６ｊを同時選択し、次いで走査信号線１６ｍ・１６ｎを同時選択するものとする。
　また、図１のアクティブマトリクス基板を図３８のように構成することもできる。すなわち、一方が画素領域列の奇数番目の画素領域に含まれる画素電極で、他方が上記奇数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙にのみ線状電極（シールド電極）を配する。具体的には、画素領域列αの１番目の画素領域１０１に含まれる画素電極１７ｉｂと画素領域１０１の走査方向下流側に隣接する画素領域１０２に含まれる画素電極１７ｊａとが隣り合い、これら画素電極１７ｉｂおよび画素電極１７ｊａの間隙には線状電極４１ｐが配される一方、画素領域列αの２番目の画素領域１０２に含まれる画素電極１７ｊｂと画素領域１０２の走査方向下流側に隣接する画素領域１０３に含まれる画素電極１７ｍａとは隣り合うが、これら画素電極１７ｊｂおよび画素電極１７ｍａの間隙には線状電極が配されていない。なお、図３８のアクティブマトリクス基板を含む液晶パネルを駆動する場合には図３９に示すように走査信号線１６ｉとその走査方向上流側に隣接する走査信号線とを同時選択し、次いで走査信号線１６ｊ・１６ｍを同時選択するものとする。
　図１７および図３８のアクティブマトリクス基板を備えた液晶表示装置では、線状電極とデータ信号線との交差箇所を少なくすることができ、データ信号の波形鈍りを抑制することができる。また、図１７および図３８の線状電極を、図９で説明したような島状電極とすれば、データ信号の波形鈍りをより一層抑制することができる。
　なお、本実施の形態では、画素に書き込まれるデータ信号の極性分布がドット反転（行方向、列方向それぞれについて１画素ごとに反転する）になる場合を説明したが（図７参照）、これに限定されない。この極性分布は、Ｈライン反転（行方向ついては反転せず、列方向については１画素ごとに反転する）であってもよいし、Ｖライン反転（行方向ついては１画素ごとに反転するが、列方向については反転しない）であってもよい。また、行方向には１画素ごとに反転するが、列方向については複数画素ごとに反転するブロック反転であってもよい。また、同一画素に書き込まれるデータ信号の極性が１フレームごとに反転してもよいし、複数フレームごとに反転してもよい。
　〔実施の形態２〕
　図１８は実施の形態２にかかるアクティブマトリクス基板の一部を示す模式図である。図１８のアクティブマトリクス基板における画素領域および画素電極並びにデータ信号線の配置は、図１のそれらと同じである。また、１つの画素領域行に対応して１本の走査信号線が設けられ、具体的には、画素領域１０１・１０５それぞれの走査方向上流側のエッジに沿って走査信号線１６ｉが設けられ、画素領域１０２・１０６それぞれの走査方向上流側のエッジに沿って走査信号線１６ｊが設けられ、画素領域１０３・１０７それぞれの走査方向上流側のエッジに沿って走査信号線１６ｍが設けられ、画素領域１０４・１０８それぞれの走査方向上流側のエッジに沿って走査信号線１６ｎが設けられている。
　さらに、１つの画素領域列に含まれる任意の画素領域には、トランジスタを介してこの画素領域列に対応する２本のデータ信号線の一方に接続される画素電極が１つ含まれ、上記任意の画素領域の走査方向下流側に隣接する画素領域には、トランジスタを介して上記２本のデータ信号線の他方に接続される画素電極が１つ含まれる。具体的には、画素領域列αの画素領域１０１には、画素電極１７ｉａ・１７ｉｂが走査方向に沿ってこの順に並べられ、画素電極１７ｉａが走査信号線１６ｉに繋がるトランジスタ１２ｉを介してデータ信号線１５ｘに接続されるとともに、画素電極１７ｉｂが容量を介して画素電極１７ｉａに接続されている。また、画素領域１０１の走査方向下流側に隣接する画素領域１０２には、画素電極１７ｊａ・１７ｊｂが走査方向に沿ってこの順に並べられ、画素電極１７ｊａが走査信号線１６ｊに繋がるトランジスタ１２ｊを介してデータ信号線１５ｙに接続されるとともに、画素電極１７ｊｂが容量を介して画素電極１７ｊａに接続されている。
　同様に、画素領域列βの画素領域１０５には、画素電極１７ＩＡ・１７ＩＢが走査方向に沿ってこの順に並べられ、画素電極１７ＩＡが走査信号線１６ｉに繋がるトランジスタ１２Ｉを介してデータ信号線１５Ｘに接続されるとともに、画素電極１７ＩＢが容量を介して画素電極１７ＩＡに接続されている。また、画素領域１０５の走査方向下流側に隣接する画素領域１０６には、画素電極１７ＪＡ・１７ＪＢが走査方向に沿ってこの順に並べられ、画素電極１７ＪＡが走査信号線１６ｊに繋がるトランジスタ１２Ｊを介してデータ信号線１５Ｙに接続されるとともに、画素電極１７ＪＢが容量を介して画素電極１７ＪＡに接続されている。
　また、画素領域列αの画素領域１０３には、画素電極１７ｍａ・１７ｍｂが走査方向に沿ってこの順に並べられ、画素電極１７ｍａが走査信号線１６ｍに繋がるトランジスタ１２ｍを介してデータ信号線１５ｘに接続されるとともに、画素電極１７ｍｂが容量を介して画素電極１７ｍａに接続されている。また、画素領域１０３の走査方向下流側に隣接する画素領域１０４には、画素電極１７ｎａ・１７ｎｂが走査方向に沿ってこの順に並べられ、画素電極１７ｎａが走査信号線１６ｎに繋がるトランジスタ１２ｎを介してデータ信号線１５ｙに接続されるとともに、画素電極１７ｎｂが容量を介して画素電極１７ｎａに接続されている。
　ここで、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配されるとともに、同一画素領域に配される２つの画素電極の間隙と重なるように保持容量配線が配されている。
　具体的には、画素領域１０１の画素電極１７ｉｂと画素領域１０２の画素電極１７ｊａとが隣り合っており、これら画素電極１７ｉｂおよび画素電極１７ｊａの間隙に（走査信号線１６ｊと重なるように）線状電極４１ｊが配されるとともに、画素領域１０２に配される画素電極１７ｊａおよび画素電極１７ｊｂの間隙と重なるように保持容量配線１８ｐが配されている。また、画素領域１０５の画素電極１７ＩＢおよび画素領域１０６の画素電極１７ＪＡが隣り合っており、線状電極４１ｊは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙を通り、保持容量配線１８ｐは、画素電極１７ＪＡおよび画素電極１７ＪＢの間隙と重なっている。また、画素領域１０２の画素電極１７ｊｂおよび画素領域１０３の画素電極１７ｍａが隣り合っており、これら画素電極１７ｊｂおよび画素電極１７ｍａの間隙に（走査信号線１６ｊと重なるように）線状電極４１ｍが配されるとともに、画素領域１０３に配される画素電極１７ｍａおよび画素電極１７ｍｂの間隙と重なるように保持容量配線１８ｑが配されている。
　なお、図１９に示すように、線状電極４１ｊの一方端は、表示部周縁領域に形成された、接続電極９１ｊおよびコンタクトホール１９１ｊを介して保持容量配線１８ｐの一方端に接続され、線状電極４１ｊの他方端は、表示部周縁領域に形成された、接続電極９１Ｊおよびコンタクトホール１９１Ｊを介して保持容量配線１８ｐの他方端に接続されている。また、線状電極４１ｍの一方端は、表示部周縁領域に形成された、接続電極９１ｍおよびコンタクトホール１９１ｍを介して保持容量配線１８ｑの一方端に接続され、線状電極４１ｍの他方端は、表示部周縁領域に形成された、接続電極９１Ｍおよびコンタクトホール１９１Ｍを介して保持容量配線１８ｑの他方端に接続されている。こうすれば、非表示領域に各保持容量配線が接続される幹配線を設ける場合に比較して狭額縁化が可能となる。
　また、走査信号線１６ｉおよび走査信号線１６ｊは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｉ・１６ｊ）は同時選択される（後述）。また、走査信号線１６ｍおよび走査信号線１６ｎは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｍ・１６ｎ）は同時選択される（後述）。
　図２０は、図１８のアクティブマトリクス基板を備えた液晶パネルの一部を示す平面図である。図２０では、その見易さのために、カラーフィルタ基板（対向基板）側の部材を省略してアクティブマトリクス基板の部材のみ記載している。
　本液晶パネルでは、一対（２本）のデータ信号線１５ｘ・１５ｙと一対（２本）のデータ信号線１５Ｘ・１５Ｙとが、データ信号線１５ｙおよびデータ信号線１５Ｘが隣り合うように設けられ、各データ信号線と直交するように走査信号線１６ｉおよび走査信号線１６ｊが設けられ、データ信号線１５ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２ｉが設けられ、データ信号線１５ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２ｊが設けられ、データ信号線１５Ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２Ｉが設けられ、データ信号線１５Ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２Ｊが設けられている。
　また、走査信号線１６ｉ・１６ｊ間には、データ信号線１５ｘ・１５ｙに重なるように画素電極１７ｉａ・１７ｉｂが列方向に並べられるとともに、データ信号線１５Ｘ・１５Ｙに重なるように画素電極１７ＩＡ・１７ＩＢが列方向に並べられている。また、走査信号線１６ｊ・１６ｍ間には、データ信号線１５ｘ・１５ｙに重なるように画素電極１７ｊａ・１７ｊｂが列方向に並べられるとともに、データ信号線１５Ｘ・１５Ｙに重なるように画素電極１７ＪＡ・１７ＪＢが列方向に並べられている。
　ここで、画素電極１７ｉｂおよび画素電極１７ｊａの間隙に線状電極４１ｊが配され、画素電極１７ｉａ・１７ｉｂの間隙と重なるように保持容量配線１８ｋが配されている。また、線状電極４１ｊは、画素電極１７ＩＢおよび画素電極１７ＪＡの間隙を通り、保持容量配線１８ｋは、画素電極１７ＩＡ・１７ＩＢの間隙と重なっている。また、画素電極１７ｊａ・１７ｉｂの間隙と重なるように保持容量配線１８ｐが配されている。
　なお、平面的に視ると、画素電極１７ｉａの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｉｂの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｊａの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｊｂの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ＩＡの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＩＢの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＪＡの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７ＪＢの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置している。
　そして、走査信号線１６ｉがトランジスタ１２ｉのゲート電極として機能し、トランジスタ１２ｉのソース電極はデータ信号線１５ｘに接続され、ドレイン電極はコンタクトホール１１ｉを介して画素電極１７ｉａに接続されている。トランジスタ１２ｉのドレイン電極は、ドレイン引き出し電極２７ｉを介して容量電極３７ｉに接続され、容量電極３７ｉは画素電極１７ｉｂと重なっている。また、走査信号線１６ｊがトランジスタ１２ｊのゲート電極として機能し、トランジスタ１２ｊのソース電極はデータ信号線１５ｙに接続され、ドレイン電極はコンタクトホール１１ｊを介して画素電極１７ｊａに接続されている。トランジスタ１２ｊのドレイン電極は、ドレイン引き出し電極２７ｊを介して容量電極３７ｊに接続され、容量電極３７ｊは画素電極１７ｊｂと重なっている。
　同様に、走査信号線１６ｉがトランジスタ１２Ｉのゲート電極として機能し、トランジスタ１２Ｉのソース電極はデータ信号線１５Ｘに接続され、ドレイン電極はコンタクトホール１１Ｉを介して画素電極１７ＩＡに接続されている。トランジスタ１２Ｉのドレイン電極は、ドレイン引き出し電極２７Ｉを介して容量電極３７Ｉに接続され、容量電極３７Ｉは画素電極１７ＩＢと重なっている。また、走査信号線１６ｊがトランジスタ１２Ｊのゲート電極として機能し、トランジスタ１２Ｊのソース電極はデータ信号線１５Ｙに接続され、ドレイン電極はコンタクトホール１１Ｊを介して画素電極１７ＪＡに接続されている。トランジスタ１２Ｊのドレイン電極は、ドレイン引き出し電極２７Ｊを介して容量電極３７Ｊに接続され、容量電極３７Ｊは画素電極１７ＪＢと重なっている。
　本液晶パネルでは、保持容量配線１８ｐと画素電極１７ｉａ・画素電極ｉｂそれぞれとがゲート絶縁膜および層間絶縁膜（無機層間絶縁膜のみで構成されることが望ましい）を介して重なる部分、保持容量配線１８ｐと画素電極１７ＩＡ・画素電極ＩＢそれぞれとがゲート絶縁膜および層間絶縁膜を介して重なる部分、保持容量配線１８ｑと画素電極１７ｊａ・画素電極ｊｂそれぞれとがゲート絶縁膜および層間絶縁膜を介して重なる部分、保持容量配線１８ｑと画素電極１７ＪＡ・画素電極ＪＢそれぞれとがゲート絶縁膜および層間絶縁膜を介して重なる部分に保持容量が形成される。
　また、容量電極３７ｉと画素電極１７ｉｂとが層間絶縁膜（無機層間絶縁膜のみで構成されることが望ましい）を介して重なる部分、容量電極３７Ｉと画素電極１７ＩＢとが層間絶縁膜を介して重なる部分、容量電極３７ｊと画素電極１７ｊｂとが層間絶縁膜（無機層間絶縁膜および有機層間絶縁膜）を介して重なる部分、容量電極３７Ｊと画素電極１７ＪＢとが層間絶縁膜を介して重なる部分に画素電極間の結合容量が形成される。
　図２１は図１８のアクティブマトリクス基板の等価回路図であり、図２２は図１８のアクティブマトリクス基板を備えた液晶パネルの駆動方法（ノーマリブラックモード）を示すタイミングチャートである。なお、Ｓｘ・Ｓｙ・ＳＸ・ＳＹはそれぞれデータ信号線１５ｘ・１５ｙ・１５Ｘ・１５Ｙに供給されるデータ信号（データ信号）を示し、ＧＰｉ・ＧＰｊ・ＧＰｍ・ＧＰｎはそれぞれ、走査信号線１６ｉ・１６ｊ・１６ｍ・１６ｎに供給されるゲート信号を示し、Ｖｉａ・Ｖｉｂ・Ｖｊａ・Ｖｊｂ・ＶＩＡ・ＶＩＢ・Ｖｍａ・Ｖｍｂ・Ｖｎａ・Ｖｎｂは画素電極１７ｉａ・１７ｉｂ・１７ｊａ・１７ｊｂ・１７ＩＡ・１７ＩＢ・１７ｍａ・１７ｍｂ・１７ｎａ・１７ｎｂの電位を示している。
　本駆動方法では、図２２に示されるように、走査信号線を２本ずつ同時選択していき、データ信号線に供給するデータ信号の極性を１フレーム期間（１Ｖ）ごとに反転させるとともに、同一垂直走査期間においては、同一画素列に対応する２本のデータ信号線（１５ｘ・１５ｙあるいは１５Ｘ・１５Ｙ）に逆極性のデータ信号を供給し、各保持容量配線には、共通電極の電位に等しい定電位信号（Ｖｃｏｍ信号）を供給する。
　具体的には、連続するフレームＦ１・Ｆ２のＦ１では、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給する。
　これにより、図２２に示すように、画素電極１７ｉａの電位はプラス極性でデータ信号に等しく、画素電極１７ｉｂは容量を介して画素電極１７ｉａに接続しているため、画素電極１７ｉｂの電位はプラス極性で、その絶対値はデータ信号の絶対値以下となる。また、画素電極１７ｊａの電位はマイナス極性でデータ信号に等しく、画素電極１７ｊｂは容量を介して画素電極１７ｊａに接続しているため、画素電極１７ｊｂの電位はマイナス極性で、その絶対値はデータ信号の絶対値以下となる。また、画素電極１７ｍａの電位はプラス極性でデータ信号に等しく、画素電極１７ｍｂは容量を介して画素電極１７ｍａに接続しているため、画素電極１７ｍｂの電位はプラス極性で、その絶対値はデータ信号の絶対値以下となる。また、画素電極１７ｎａの電位はマイナス極性でデータ信号に等しく、画素電極１７ｎｂは容量を介して画素電極１７ｎａに接続しているため、画素電極１７ｎｂの電位はマイナス極性で、その絶対値はデータ信号の絶対値以下となる。また、画素電極１７ＩＡの電位はマイナス極性でデータ信号に等しく、画素電極１７ＩＢは容量を介して画素電極１７ＩＡに接続しているため、画素電極１７ＩＢの電位はマイナス極性で、その絶対値はデータ信号の絶対値以下となる。また、画素電極１７ＪＡの電位はプラス極性でデータ信号に等しく、画素電極１７ＪＢは容量を介して画素電極１７ＪＡに接続しているため、画素電極１７ＪＢの電位はプラス極性で、その絶対値はデータ信号の絶対値以下となる。
　以上からＦ１では、図２３に示すように、画素電極１７ｉａを含む副画素はプラス極性の明副画素、画素電極１７ｉｂを含む副画素はプラス極性の暗副画素、画素電極１７ｊａを含む副画素はマイナス極性の明副画素、画素電極１７ｊｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｍａを含む副画素はプラス極性の明副画素、画素電極１７ｍｂを含む副画素はプラス極性の暗副画素、画素電極１７ｎａを含む副画素はマイナス極性の明副画素、画素電極１７ｎｂを含む副画素はマイナス極性の暗副画素、画素電極１７ＩＡを含む副画素はマイナス極性の明副画素、画素電極１７ＩＢを含む副画素はマイナス極性の暗副画素となり、Ｆ１でドット反転駆動が実現される。
　また、フレームＦ２では、図２２に示すように、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給する。
　これによりＦ２では、画素電極１７ｉａを含む副画素はマイナス極性の明副画素、画素電極１７ｉｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｊａを含む副画素はプラス極性の明副画素、画素電極１７ｊｂを含む副画素はプラス極性の暗副画素、画素電極１７ｍａを含む副画素はマイナス極性の明副画素、画素電極１７ｍｂを含む副画素はマイナス極性の暗副画素、画素電極１７ｎａを含む副画素はプラス極性の明副画素、画素電極１７ｎｂを含む副画素はプラス極性の暗副画素、画素電極１７ＩＡを含む副画素はプラス極性の明副画素、画素電極１７ＩＢを含む副画素はプラス極性の暗副画素となり、Ｆ２でもドット反転駆動が実現される。
　このように本液晶パネルでは、明・暗副画素によって中間調を表示することができるため、視野角特性を高めることができる。
　そして、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に、保持容量配線に接続された線状電極（シールド電極）が配されている。したがって、上記２つの隣り合う画素電極それぞれが線状電極によって電気的にシールドされ、走査信号線を２本ずつ同時走査していくと１ライン（走査信号線）おきに実効電位が変動するという現象を抑制することができる。これにより、この現象が引き起こす横縞状のムラを改善することができる。
　また、図２０の液晶パネルでは、図２４に示すように、保持容量配線から、電気的にフローティグとなる画素電極のエッジに沿うように保持容量配線延伸部を延伸させることもできる。こうすれば、電気的にフローティグとなる画素電極（画素電極１７ｉｂ・１７ＩＢ・１７ｊｂ・１７ＪＢ）が保持容量配線延伸部によって電気的にシールドされ、画素の焼き付きを抑制することができる。
　また、図１８のアクティブマトリクス基板を図２５のように構成することもできる。すなわち、一方が任意の画素領域列に対応して設けられたデータ信号線で、他方が上記任意の画素領域列に隣接する画素領域列に対応して設けられたデータ信号線である２本の隣り合うデータ信号線の間隙に間在配線を設ける。具体的には、図２５に示すように、画素領域列αに対応するデータ信号線１５ｙと画素領域列βに対応するデータ信号線１５Ｘとが隣接し、これらデータ信号線１５ｙおよびデータ信号線１５Ｘの間隙に間在配線５１が配されている。間在配線５１は、画素電極１７ｉａおよび画素電極１７Ｉａの間隙下と、画素電極１７ｉｂおよび画素電極１７ＩＢの間隙下と、画素電極１７ｊａおよび画素電極１７ＪＡの間隙下と、画素電極１７ｊｂおよび画素電極１７ＪＢの間隙下とを通っている。
　また、図２６に示すように、上記２本の隣り合うデータ信号線の間隙上（画素電極と同層）に間在配線を設け、間在配線と線状電極とを一体形成することもできる。具体的には、データ信号線１５ｙおよびデータ信号線１５Ｘの間隙上（画素電極１７ｉａ・１７ＩＡと同層）に間在配線１５１が配され、間在配線１５１と線状電極４１ｊとが同層にて接続されている。
　図２５・２６のアクティブマトリクス基板を備えた液晶表示装置では、画素領域列αの各画素電極とデータ信号線１５Ｘとの間の寄生容量に起因するクロストーク、並びに画素領域列βの各画素電極とデータ信号線１５ｙとの間の寄生容量に起因するクロストークを大幅に低減することができ、これらのクロストークにより生じうる縦シャドーを抑制することができる。
　また、図２６の構成では、間在配線と保持容量配線とをコンタクトホールを介して接続してもよい（図４１参照）。例えば、間在配線１５１と保持容量配線１８ｐとをコンタクトホール１２１ｐ・１２１Ｐを介して接続する。この構成は、狭額縁化を可能とするため、例えば、タイルドディスプレイ（別駆動される複数の液晶パネルを組み合わせて１つの絵を表示する表示装置）に好適である。
　〔実施の形態３〕
　図２７は実施の形態３にかかるアクティブマトリクス基板の一部を示す模式図である。図２７のアクティブマトリクス基板における画素領域、データ信号線、走査信号線の配置は、図１８のそれらと同じである。そして、１つの画素領域列に含まれる任意の画素領域には、トランジスタを介してこの画素領域列に対応する２本のデータ信号線の一方に接続される画素電極が１つ含まれ、上記任意の画素領域の走査方向下流側に隣接する画素領域には、トランジスタを介して上記２本のデータ信号線の他方に接続される画素電極が１つ含まれる。具体的には、画素領域列αの画素領域１０１には、画素電極１７ｉが配され、画素電極１７ｉが走査信号線１６ｉに繋がるトランジスタ１２ｉを介してデータ信号線１５ｘに接続される。また、画素領域１０１の走査方向下流側に隣接する画素領域１０２には、画素電極１７ｊが配され、画素電極１７ｊが走査信号線１６ｊに繋がるトランジスタ１２ｊを介してデータ信号線１５ｙに接続される。
　同様に、画素領域列βの画素領域１０５には、画素電極１７Ｉが配され、画素電極１７ＩＡが走査信号線１６ｉに繋がるトランジスタ１２Ｉを介してデータ信号線１５Ｘに接続される。また、画素領域１０５の走査方向下流側に隣接する画素領域１０６には、画素電極１７Ｊが配され、画素電極１７Ｊが走査信号線１６ｊに繋がるトランジスタ１２Ｊを介してデータ信号線１５Ｙに接続されている。
　また、画素領域列αの画素領域１０３には、画素電極１７ｍが配され、画素電極１７ｍが走査信号線１６ｍに繋がるトランジスタ１２ｍを介してデータ信号線１５ｘに接続される。また、画素領域１０３の走査方向下流側に隣接する画素領域１０４には、画素電極１７ｎが配され、画素電極１７ｎが走査信号線１６ｎに繋がるトランジスタ１２ｎを介してデータ信号線１５ｙに接続されている。
　ここで、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配されるとともに、画素領域行を横切るように保持容量配線が配されている。
　具体的には、画素領域１０１の画素電極１７ｉと画素領域１０２の画素電極１７ｊとが隣り合っており、これら画素電極１７ｉおよび画素電極１７ｊの間隙に（走査信号線１６ｊと重なるように）線状電極４１ｊが配されるとともに、画素領域１０２の画素電極１７ｊと重なるように保持容量配線１８ｐが配されている。また、画素領域１０５の画素電極１７Ｉおよび画素領域１０６の画素電極１７Ｊが隣り合っており、線状電極４１ｊは、画素電極１７Ｉおよび画素電極１７Ｊの間隙を通り、保持容量配線１８ｐは、画素領域１０６の画素電極１７Ｊと重なっている。
また、画素領域１０２の画素電極１７ｊおよび画素領域１０３の画素電極１７ｍが隣り合っており、これら画素電極１７ｊおよび画素電極１７ｍの間隙（走査信号線１６ｍと重なるように）に線状電極４１ｍが配されるとともに、画素領域１０３の画素電極１７ｍと重なるように保持容量配線１８ｑが配されている。
　なお、図２８に示すように、線状電極４１ｊの一方端は、表示部周縁領域に形成された、接続電極９１ｊおよびコンタクトホール１９１ｊを介して保持容量配線１８ｐの一方端に接続され、線状電極４１ｊの他方端は、表示部周縁領域に形成された、接続電極９１Ｊおよびコンタクトホール１９１Ｊを介して保持容量配線１８ｐの他方端に接続されている。また、線状電極４１ｍの一方端は、表示部周縁領域に形成された、接続電極９１ｍおよびコンタクトホール１９１ｍを介して保持容量配線１８ｑの一方端に接続され、線状電極４１ｍの他方端は、表示部周縁領域に形成された、接続電極９１Ｍおよびコンタクトホール１９１Ｍを介して保持容量配線１８ｑの他方端に接続されている。
　また、走査信号線１６ｉおよび走査信号線１６ｊは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｉ・１６ｊ）は同時選択される（後述）。また、走査信号線１６ｍおよび走査信号線１６ｎは、例えばパネル内あるいはパネル外で接続されており、両者（１６ｍ・１６ｎ）は同時選択される（後述）。
　図２９は、図２７のアクティブマトリクス基板を備えた液晶パネルの一部を示す平面図である。図２９では、その見易さのために、カラーフィルタ基板（対向基板）側の部材を省略してアクティブマトリクス基板の部材のみ記載している。
　本液晶パネルでは、一対（２本）のデータ信号線１５ｘ・１５ｙと一対（２本）のデータ信号線１５Ｘ・１５Ｙとが、データ信号線１５ｙおよびデータ信号線１５Ｘが隣り合うように設けられ、各データ信号線と直交するように走査信号線１６ｉおよび走査信号線１６ｊが設けられ、データ信号線１５ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２ｉが設けられ、データ信号線１５ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２ｊが設けられ、データ信号線１５Ｘおよび走査信号線１６ｉの交差部近傍にトランジスタ１２Ｉが設けられ、データ信号線１５Ｙおよび走査信号線１６ｊの交差部近傍にトランジスタ１２Ｊが設けられている。
　また、走査信号線１６ｉ・１６ｊ間には、データ信号線１５ｘ・１５ｙに重なるように画素電極１７ｉが配されるとともに、データ信号線１５Ｘ・１５Ｙに重なるように画素電極１７Ｉが配されている。また、走査信号線１６ｊ・１６ｍ間には、データ信号線１５ｘ・１５ｙに重なるように画素電極１７ｊが配されているとともに、データ信号線１５Ｘ・１５Ｙに重なるように画素電極１７Ｊが配されている。
　ここで、画素電極１７ｉおよび画素電極１７ｊの間隙に線状電極４１ｊが配され、画素電極１７ｊと重なるように保持容量配線１８ｐが配されている。また、線状電極４１ｊは、画素電極１７Ｉおよび画素電極１７Ｊの間隙を通り、保持容量配線１８ｐは、画素電極１７Ｊと重なっている。
　なお、平面的に視ると、画素電極１７ｉの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７ｊの列方向に沿う２つのエッジは、データ信号線１５ｘおよびデータ信号線１５ｙの外側に位置し、画素電極１７Ｉの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置し、画素電極１７Ｊの列方向に沿う２つのエッジは、データ信号線１５Ｘおよびデータ信号線１５Ｙの外側に位置している。
　そして、走査信号線１６ｉがトランジスタ１２ｉのゲート電極として機能し、トランジスタ１２ｉのソース電極はデータ信号線１５ｘに接続され、ドレイン電極はドレイン引き出し電極２７ｉを介して、保持容量配線１８ｋと重なる容量電極３７ｉに接続され、容量電極３７ｉは、コンタクトホール１１ｉを介して画素電極１７ｉに接続されている。また、走査信号線１６ｊがトランジスタ１２ｊのゲート電極として機能し、トランジスタ１２ｊのソース電極はデータ信号線１５ｙに接続され、ドレイン電極はドレイン引き出し電極２７ｊを介して、保持容量配線１８ｐと重なる容量電極３７ｊに接続され、容量電極３７ｊは、コンタクトホール１１ｊを介して画素電極１７ｊに接続されている。
　同様に、走査信号線１６ｉがトランジスタ１２Ｉのゲート電極として機能し、トランジスタ１２Ｉのソース電極はデータ信号線１５Ｘに接続され、ドレイン電極はドレイン引き出し電極２７Ｉを介して、保持容量配線１８ｋと重なる容量電極３７Ｉに接続され、容量電極３７Ｉは、コンタクトホール１１Ｉを介して画素電極１７Ｉに接続されている。また、走査信号線１６ｊがトランジスタ１２Ｊのゲート電極として機能し、トランジスタ１２Ｊのソース電極はデータ信号線１５Ｙに接続され、ドレイン電極はドレイン引き出し電極２７Ｊを介して、保持容量配線１８ｐと重なる容量電極３７Ｊに接続され、容量電極３７Ｊは、コンタクトホール１１Ｊを介して画素電極１７Ｊに接続されている。
　本液晶パネルでは、保持容量配線１８ｋと容量電極３７ｉ・３７Ｉそれぞれとがゲート絶縁膜を介して重なる部分、保持容量配線１８ｐと容量電極３７ｊ・３７Ｊそれぞれとがゲート絶縁膜を介して介して重なる部分に保持容量が形成される。
　図３０は図２９のＸ－Ｙ矢視断面図である。図３０に示すように、基板３１上に走査信号線１６ｊが形成され、走査信号線１６ｊを覆うようにゲート絶縁膜４３が形成される。ゲート絶縁膜４３上には無機層間絶縁膜２５と有機層間絶縁膜２６とが積層され、有機層間絶縁膜２６上に画素電極１７ｉ・１７ｊおよび線状電極４１ｊが形成されている。
　図３２は、図３１のアクティブマトリクス基板を備えた液晶パネルの駆動方法（ノーマリブラックモード）を示すタイミングチャートである。なお、Ｓｘ・Ｓｙ・ＳＸ・ＳＹはそれぞれデータ信号線１５ｘ・１５ｙ・１５Ｘ・１５Ｙに供給されるデータ信号（データ信号）を示し、ＧＰｉ・ＧＰｊ・ＧＰｍ・ＧＰｎはそれぞれ、走査信号線１６ｉ・１６ｊ・１６ｍ・１６ｎに供給されるゲート信号を示し、Ｖｉ・Ｖｊ・ＶＩ・ＶＪ・Ｖｍ・Ｖｎは画素電極１７ｉ・１７ｊ・１７Ｉ・１７Ｊ・１７ｍ・１７ｎの電位を示している。
　本駆動方法では、図３２に示されるように、走査信号線を２本ずつ同時選択していき、データ信号線に供給するデータ信号の極性を１フレーム期間（１Ｖ）ごとに反転させるとともに、同一水平走査期間（Ｈ）においては、同一画素列に対応する２本のデータ信号線（１５ｘ・１５ｙあるいは１５Ｘ・１５Ｙ）に逆極性のデータ信号を供給し、各保持容量配線には、共通電極の電位に等しい定電位信号（Ｖｃｏｍ信号）を供給する。
　具体的には、連続するフレームＦ１・Ｆ２のＦ１では、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給する。
　これにより、本液晶パネルを駆動すると、図３３に示すように、画素電極１７ｉを含む画素はプラス極性、画素電極１７ｊを含む画素はマイナス極性、画素電極１７ｍを含む画素はプラス極性、画素電極１７ｎを含む画素はマイナス極性、画素電極１７Ｉを含む画素はマイナス極性、画素電極１７Ｊを含む画素はプラス極性となり、Ｆ１でドット反転駆動が実現される。
　なお、Ｆ２では、データ信号線１５ｘおよびデータ信号線１５Ｙそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にマイナス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもマイナス極性のデータ信号を供給し、データ信号線１５ｙおよびデータ信号線１５Ｘそれぞれに、Ｎ番目の水平走査期間（走査信号線１６ｉ・１６ｊの走査期間含む）にプラス極性のデータ信号を供給して、（Ｎ＋１）番目の水平走査期間（走査信号線１６ｍ・１６ｎの走査期間含む）にもプラス極性のデータ信号を供給する。これにより、画素電極１７ｉはマイナス極性、画素電極１７ｊはプラス極性、画素電極１７ｍはマイナス極性、画素電極１７ｎはプラス極性、画素電極１７Ｉはプラス極性、画素電極１７Ｊはマイナス極性となり、Ｆ２でもドット反転駆動が実現される。
　また、図２７のアクティブマトリクス基板を図３４のように構成することもできる。すなわち、一方が任意の画素領域列に対応して設けられたデータ信号線で、他方が上記任意の画素領域列に隣接する画素領域列に対応して設けられたデータ信号線である２本の隣り合うデータ信号線の間隙に間在配線を設ける。具体的には、図３４に示すように、画素領域列αに対応するデータ信号線１５ｙと画素領域列βに対応するデータ信号線１５Ｘとが隣接し、これらデータ信号線１５ｙおよびデータ信号線１５Ｘの間隙に間在配線５１が配されている。間在配線５１は、画素電極１７ｉおよび画素電極１７Ｉの間隙下と、画素電極１７ｊおよび画素電極１７Ｊの間隙下とを通っている。
　また、図３５に示すように、上記２本の隣り合うデータ信号線の間隙上（画素電極と同層）に間在配線を設け、間在配線と線状電極とを一体形成することもできる。具体的には、データ信号線１５ｙおよびデータ信号線１５Ｘの間隙上（画素電極１７ｉ・１７Ｉと同層）に間在配線１５１が配され、間在配線１５１と線状電極４１ｊとが同層にて接続されている。
　図３４・３５のアクティブマトリクス基板を備えた液晶表示装置では、画素領域列αの各画素電極とデータ信号線１５Ｘとの間の寄生容量に起因するクロストーク、並びに画素領域列βの各画素電極とデータ信号線１５ｙとの間の寄生容量に起因するクロストークを大幅に低減することができ、これらのクロストークにより生じうる縦シャドーを抑制することができる。
　また、図３５の構成では、間在配線と保持容量配線とをコンタクトホールを介して接続してもよい（図４２参照）。例えば、間在配線１５１と保持容量配線１８ｐとをコンタクトホール１２１ｐ・１２１Ｐを介して接続する。この構成は、狭額縁化を可能とするため、例えば、タイルドディスプレイに好適である。
　〔実施の形態４〕
　図３６は実施の形態４にかかるアクティブマトリクス基板の一部を示す模式図である。図３６のアクティブマトリクス基板における画素領域の配置は、図１のそれと同じである。そして、１つの画素領域行に対応して同時選択される２本の走査信号線が設けられ、１つの画素領域列に対応して１本のデータ信号線が設けられている。また、１つの画素領域には走査方向に沿って４つの画素電極が並べられている。
　具体的には、画素領域列αの画素領域１０１には、画素電極１７ｉａ・１７ｉｂ・１７ｉｃ・１７ｉｄが走査方向に沿ってこの順に並べられ、画素電極１７ｉａが走査信号線１６ｉに繋がるトランジスタ１２ｉａｂを介してデータ信号線１５ｘに接続され、画素電極１７ｉｂが走査信号線１６ｉに繋がるトランジスタ１２ｉａｂを介してデータ信号線１５ｘに接続され、画素電極１７ｉｃが走査信号線１６Ｉに繋がるトランジスタ１２ｉｃｄを介してデータ信号線１５ｘに接続され、画素電極１７ｉｄが走査信号線１６Ｉに繋がるトランジスタ１２ｉｃｄを介してデータ信号線１５ｘに接続されている。また、画素領域１０１の走査方向下流側に隣接する画素領域１０２には、画素電極１７ｊａ・１７ｊｂ・１７ｊｃ・１７ｊｄが走査方向に沿ってこの順に並べられ、画素電極１７ｊａが走査信号線１６ｊに繋がるトランジスタ１２ｊａｂを介してデータ信号線１５ｘに接続され、画素電極１７ｊｂが走査信号線１６ｊに繋がるトランジスタ１２ｊａｂを介してデータ信号線１５ｘに接続され、画素電極１７ｊｃが走査信号線１６Ｊに繋がるトランジスタ１２ｊｃｄを介してデータ信号線１５ｘに接続され、画素電極１７ｊｄが走査信号線１６Ｊに繋がるトランジスタ１２ｊｃｄを介してデータ信号線１５ｘに接続されている。
　同様に、画素領域列βの画素領域１０５には、画素電極１７ＩＡ・１７ＩＢ・１７ＩＣ・１７ＩＤが走査方向に沿ってこの順に並べられ、画素電極１７ＩＡが走査信号線１６ｉに繋がるトランジスタを介してデータ信号線１５Ｘに接続され、画素電極１７ＩＢが走査信号線１６ｉに繋がるトランジスタを介してデータ信号線１５ｘに接続され、画素電極１７ＩＣが走査信号線１６Ｉに繋がるトランジスタを介してデータ信号線１５Ｘに接続され、画素電極１７ＩＤが走査信号線１６Ｉに繋がるトランジスタを介してデータ信号線１５Ｘに接続されている。また、画素領域１０５の走査方向下流側に隣接する画素領域１０６には、画素電極１７ＪＡ・１７ＪＢ・１７ＪＣ・１７ＪＤが走査方向に沿ってこの順に並べられ、画素電極１７ＪＡが走査信号線１６ｊに繋がるトランジスタを介してデータ信号線１５Ｘに接続され、画素電極１７ＪＢが走査信号線１６ｊに繋がるトランジスタを介してデータ信号線１５Ｘに接続され、画素電極１７ＪＣが走査信号線１６Ｊに繋がるトランジスタを介してデータ信号線１５Ｘに接続され、画素電極１７ＪＤが走査信号線１６Ｊに繋がるトランジスタを介してデータ信号線１５Ｘに接続されている。
　ここで、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙に線状電極（シールド電極）が配され、かつ１つの画素電極（画素電極列）を横切るように１本の保持容量配線が設けられている。
　具体的には、画素領域１０１の画素電極１７ｉｄと画素領域１０２の画素電極１７ｊａとが隣り合っており、これら画素電極１７ｉｄおよび画素電極１７ｊａの間隙に線状電極４１ｐが配される。また、画素領域１０５の画素電極１７ＩＤおよび画素領域１０６の画素電極１７ＪＡが隣り合っており、線状電極４１ｐは、画素電極１７ＩＤおよび画素電極１７ＪＡの間隙を通っている。また、保持容量配線１８ｋａは画素電極１７ｉａ・１７ＩＡそれぞれと重なり、保持容量配線１８ｋｂは画素電極１７ｉｂ・１７ＩＢそれぞれと重なり、保持容量配線１８ｋｃは画素電極１７ｉｃ・１７ＩＣそれぞれと重なり、保持容量配線１８ｋｄは画素電極１７ｉｄ・１７ＩＤそれぞれと重なっている。また、保持容量配線１８ｐａは画素電極１７ｊａ・１７ＪＡそれぞれと重なり、保持容量配線１８ｐｂは画素電極１７ｊｂ・１７ＪＢそれぞれと重なり、保持容量配線１８ｐｃは画素電極１７ｊｃ・１７ＪＣそれぞれと重なり、保持容量配線１８ｐｄは画素電極１７ｊｄ・１７ＪＤそれぞれと重なっている。
　図３６のアクティブマトリクス基板を備えた液晶パネルを駆動する場合には、同一画素領域行に対応して設けられた２本の走査信号線を同時選択する。具体的には、走査信号線１６ｉおよび１６Ｉを同時選択し、次いで１６ｊおよび１６Ｊを同時選択する。また、同一のデータ信号線に供給するデータ信号の極性は、１Ｈ（水平走査期間）反転、複数Ｈ反転、あるいは１Ｖ（垂直走査期間）反転とすることができる。
　保持容量配線１８ｋａ～１８ｋｄおよび保持容量配線１８ｐａ～１８ｐｄに共通電極の電位に等しい定電位信号（Ｖｃｏｍ信号）を供給する場合には、１画素領域の４つの画素電極は同一電位となるため、１つの画素は均一な輝度となる。この場合、１画素領域に同時選択される２本の走査信号線を設けることで冗長性を得ることができる。
　また、保持容量配線１８ｋａ～１８ｋｄおよび保持容量配線１８ｐａ～１８ｐｄに変調信号（例えば、図３７のように４Ｈ周期で反転する保持容量配線信号Ｃｓｋａ～ＣｓｋｄおよびＣｓｐａ～Ｃｓｐｄ）を供給する場合には、１画素領域の４つの画素電極を複数の電位に制御することができるため（図３７のＶｉａ（画素電極１７ｉａの電位）、Ｖｉｂ（画素電極１７ｉｂの電位）、Ｖｉｃ（画素電極１７ｉｃの電位）、Ｖｉｄ（画素電極１７ｉｄの電位）等を参照）、中間調表示時の視野角特性を高めることができる。
　本実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、本液晶パネルの両面に、２枚の偏光板Ａ・Ｂを、偏光板Ａの偏光軸と偏光板Ｂの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図４４（ａ）に示すように、ドライバ（ゲートドライバ２０２、ソースドライバ２０１）を接続する。ここでは、一例として、ドライバをＴＣＰ方式による接続について説明する。まず、液晶パネルの端子部にＡＣＦを仮圧着する。ついで、ドライバが乗せられたＴＣＰをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバＴＣＰ同士を連結するための回路基板２０３（ＰＷＢ）とＴＣＰの入力端子とをＡＣＦで接続する。これにより、液晶表示ユニット２００が完成する。その後、図４４（ｂ）に示すように、液晶表示ユニットの各ドライバ（２０１・２０２）に、回路基板２０３を介して表示制御回路２０９を接続し、照明装置（バックライトユニット）２０４と一体化することで、液晶表示装置２１０となる。
　図４５は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部（液晶パネル）と、ソースドライバ（ＳＤ）と、ゲートドライバ（ＧＤ）と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。なお、必要に応じて保持容量配線（Ｃｓ配線）を駆動する保持容量配線駆動回路を設ける。
　表示制御回路は、外部の信号源（例えばチューナ）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。また、表示制御回路は、受け取ったこれらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成し、これらを出力する。
　より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきゲートドライバ出力制御信号ＧＯＥを生成する。
　上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号ＤＡ、データ信号（データデータ信号）の極性を制御する極性反転信号ＰＯＬ、データスタートパルス信号ＳＳＰ、およびデータクロック信号ＳＣＫは、ソースドライバに入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバに入力される。
　ソースドライバは、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、データスタートパルス信号ＳＳＰ、および極性反転信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各走査信号線における画素値に相当するアナログ電位（データ信号）を１水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線に出力する。
　ゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、ゲート信号を生成し、これらを走査信号線に出力し、これによって走査信号線を選択的に駆動する。
　上記のようにソースドライバおよびゲートドライバにより表示部（液晶パネル）のデータ信号線および走査信号線が駆動されることで、選択された走査信号線に接続されたトランジスタ（ＴＦＴ）を介して、データ信号線から画素電極にデータ信号が書き込まれる。これにより各副画素の液晶層に電圧が印加され、これによってバックライトからの光の透過量が制御され、デジタルビデオ信号Ｄｖの示す画像が表示される。
　次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図４６は、テレビジョン受信機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。
　上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。
　液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号、ゲート信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。
　液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図４７に示すように、液晶表示装置８００にチューナ部９０が接続され、これによって本テレビジョン受像機７０１が構成される。このチューナ部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が該液晶表示装置８００によって表示される。
　図４８は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機７０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。
　本発明のアクティブマトリクス基板は、走査信号線を２本ずつ同時走査していく液晶表示装置に用いられ、複数の走査信号線と複数のデータ信号線とを備え、走査方向を列方向とすれば、画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して１本の走査信号線が設けられ、一方が画素領域列の偶数番目の画素領域に含まれる画素電極で、他方が上記偶数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、一方が画素領域列の奇数番目となる画素領域に含まれる画素電極で、他方が上記奇数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように（間隙あるいは間隙下に）導電体が配されるか、のいずれかに構成されていることを特徴とする。
　上記構成によれば、上記２つの隣り合う画素電極それぞれを、導電体によって電気的にシールドすることができる。これにより、走査信号線を２本ずつ同時走査していくと１ライン（走査信号線）おきに実効電位が変動するという現象を抑制することができ、この現象が引き起こす横縞状のムラを改善することができる。
　本アクティブマトリクス基板においては、上記導電体は各画素電極と同層に形成されている構成とすることもできる。
　本アクティブマトリクス基板においては、上記２つの隣り合う画素電極それぞれに重なるように保持容量配線が設けられている構成とすることもできる。
　本アクティブマトリクス基板においては、上記導電体と保持容量配線とがコンタクトホールを介して接続されている構成とすることもできる。
　本アクティブマトリクス基板においては、上記導電体は行方向に延伸する線状電極の一部である構成とすることもできる。
　本アクティブマトリクス基板においては、上記導電体は島状電極である構成とすることもできる。
　本アクティブマトリクス基板においては、１つの画素領域列に対応して２本のデータ信号線が設けられている構成とすることもできる。
　　本アクティブマトリクス基板においては、上記画素領域列の任意の画素領域には、トランジスタを介して上記２本のデータ信号線の一方に接続される画素電極が含まれ、上記任意の画素領域の走査方向下流側に隣接する画素領域には、トランジスタを介して上記２本のデータ信号線の他方に接続される画素電極が含まれる構成とすることもできる。
　本アクティブマトリクス基板においては、一方が任意の画素領域列に対応して設けられたデータ信号線で、他方が上記任意の画素領域列に隣接する画素領域列に対応して設けられたデータ信号線である２本の隣り合うデータ信号線の間隙または間隙上に間在配線が設けられている構成とすることもできる。
　本アクティブマトリクス基板においては、上記導電体および間在配線は各画素電極と同層に形成され、上記導電体は行方向に延伸する線状電極の一部であり、該線状電極は上記間在配線に接続されている構成とすることもできる。
　本アクティブマトリクス基板においては、上記間在配線は各データ信号線と同層に形成されている構成とすることもできる。
　本アクティブマトリクス基板においては、１つの画素領域に複数の画素電極が設けられている構成とすることもできる。
　本アクティブマトリクス基板においては、複数の保持容量配線を備え、１つの画素領域に設けられた２つの画素電極が、同一の走査信号線に繋がる別々のトランジスタを介して同一のデータ信号線に接続され、一方の画素電極が保持容量配線と容量を形成し、他方の画素電極が別の保持容量配線と容量を形成している構成とすることもできる。
　本アクティブマトリクス基板においては、１つの画素領域に設けられた２つの画素電極が容量を介して接続され、一方の画素電極のみが１本の走査信号線に繋がるトランジスタを介してデータ信号線に接続されている構成とすることもできる。
　本アクティブマトリクス基板においては、走査信号線をｎ本ずつ同時走査していく液晶表示装置に用いられ、複数の走査信号線と複数のデータ信号線とを備え、走査方向を列方向とすれば、画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して同時選択されるｎ本の走査信号線が設けられ、一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように導電体が配されている構成とすることもできる。
　本液晶パネルは、上記アクティブマトリクス基板を備えることを特徴とする。また、本液晶表示装置は、上記液晶パネルを備えることを特徴とする。
　本液晶表示装置は、上記アクティブマトリクス基板を備え、各保持容量配線には周期的に極性が反転する信号が供給されることを特徴とする。
　本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とする。
　以上のように、本アクティブマトリクス基板によれば、走査信号線を２本ずつ同時走査していくと１ライン（走査信号線）おきに実効電位が変動するという現象を抑制することができ、この現象が引き起こす横縞状のムラを改善することができる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
　本発明のアクティブマトリクス基板およびこれを備えた液晶パネルは、例えば液晶テレビに好適である。
　１０１～１０８　画素領域
　１２ｉａ　１２ｉｂ　１２ｊａ　１２ｊｂ　トランジスタ
　１５ｘ　１５ｙ　１５Ｘ　１５Ｙ　データ信号線
　１６ｉ　１６ｊ　１６ｍ　１６ｎ　走査信号線
　１７ｉａ　１７ｉｂ　１７ｊａ　１７ｊｂ　画素電極
　１８ｐ　１８ｑ　保持容量配線
　４１ｐ　４１ｑ　線状電極（シールド電極）
　５１　１５１　間在配線
　α　β　画素領域列

Claims (20)

  1. 　走査信号線を２本ずつ同時走査していく液晶表示装置に用いられ、
    　複数の走査信号線と複数のデータ信号線とを備え、
    　走査方向を列方向とすれば、画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して１本の走査信号線が設けられ、
    　一方が画素領域列の偶数番目の画素領域に含まれる画素電極で、他方が上記偶数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように導電体が配されるか、
    　一方が画素領域列の奇数番目となる画素領域に含まれる画素電極で、他方が上記奇数番目の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように導電体が配されるか、
    　一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように導電体が配されるか、のいずれかに構成されていることを特徴とするアクティブマトリクス基板。
  2. 　上記導電体は各画素電極と同層に形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 　上記２つの隣り合う画素電極それぞれに重なるように保持容量配線が設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  4. 　上記導電体と保持容量配線とがコンタクトホールを介して接続されていることを特徴とする請求項３に記載のアクティブマトリクス基板。
  5. 　上記導電体は行方向に延伸する線状電極の一部であることを特徴とする請求項１に記載のアクティブマトリクス基板。
  6. 　上記導電体は島状電極であることを特徴とする請求項１に記載のアクティブマトリクス基板。
  7. 　１つの画素領域列に対応して２本のデータ信号線が設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  8. 　上記画素領域列の任意の画素領域には、トランジスタを介して上記２本のデータ信号線の一方に接続される画素電極が含まれ、上記任意の画素領域の走査方向下流側に隣接する画素領域には、トランジスタを介して上記２本のデータ信号線の他方に接続される画素電極が含まれることを特徴とする請求項７に記載のアクティブマトリクス基板。
  9. 　一方が任意の画素領域列に対応して設けられたデータ信号線で、他方が上記任意の画素領域列に隣接する画素領域列に対応して設けられたデータ信号線である２本の隣り合うデータ信号線の間隙または間隙上に間在配線が設けられていることを特徴とする請求項７に記載のアクティブマトリクス基板。
  10. 　上記導電体および間在配線は各画素電極と同層に形成され、
    　上記導電体は行方向に延伸する線状電極の一部であり、該線状電極は上記間在配線に接続されていることを特徴とする請求項９に記載のアクティブマトリクス基板。
  11. 　上記間在配線は各データ信号線と同層に形成されていることを特徴とする請求項９に記載のアクティブマトリクス基板。
  12. 　１つの画素領域に複数の画素電極が設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  13. 　複数の保持容量配線を備え、
    　１つの画素領域に設けられた２つの画素電極が、同一の走査信号線に繋がる別々のトランジスタを介して同一のデータ信号線に接続され、一方の画素電極が保持容量配線と容量を形成し、他方の画素電極が別の保持容量配線と容量を形成していることを特徴とする請求項１２に記載のアクティブマトリクス基板。
  14. 　１つの画素領域に設けられた２つの画素電極が容量を介して接続され、一方の画素電極のみが１本の走査信号線に繋がるトランジスタを介してデータ信号線に接続されていることを特徴とする請求項１２に記載のアクティブマトリクス基板。
  15. 　走査信号線をｎ（ｎは２以上の整数）本ずつ同時走査していく液晶表示装置に用いられ、
    　複数の走査信号線と複数のデータ信号線とを備え、
    　走査方向を列方向とすれば、画素電極を含む画素領域が行および列方向に並べられるとともに、１つの画素領域行に対応して同時選択されるｎ本の走査信号線が設けられ、
    　一方が任意の画素領域に含まれる画素電極で、他方が上記任意の画素領域の走査方向下流側に隣接する画素領域に含まれる画素電極である２つの隣り合う画素電極の間隙と重なるように導電体が配されていることを特徴とするアクティブマトリクス基板。
  16. 　上記導電体は各データ信号線と同層に形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  17. 　請求項１～１６のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする液晶パネル。
  18. 　請求項１７に記載の液晶パネルを備えることを特徴とする液晶表示装置。
  19. 　請求項１３記載のアクティブマトリクス基板を備え、各保持容量配線には周期的に極性が反転する信号が供給されることを特徴とする液晶表示装置。
  20. 　請求項１８または１９記載の液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とするテレビジョン受像機。
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