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WO2010026654A1 - 記憶装置 - Google Patents

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Publication number
WO2010026654A1
WO2010026654A1 PCT/JP2008/066115 JP2008066115W WO2010026654A1 WO 2010026654 A1 WO2010026654 A1 WO 2010026654A1 JP 2008066115 W JP2008066115 W JP 2008066115W WO 2010026654 A1 WO2010026654 A1 WO 2010026654A1
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WO
WIPO (PCT)
Prior art keywords
semiconductor region
diode
impurity
conductivity type
storage device
Prior art date
Application number
PCT/JP2008/066115
Other languages
English (en)
French (fr)
Inventor
賢一 室岡
裕士 菅野
Original Assignee
株式会社 東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 東芝 filed Critical 株式会社 東芝
Priority to PCT/JP2008/066115 priority Critical patent/WO2010026654A1/ja
Priority to JP2010527636A priority patent/JP5454945B2/ja
Publication of WO2010026654A1 publication Critical patent/WO2010026654A1/ja
Priority to US13/040,764 priority patent/US8766225B2/en

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes

Definitions

  • the present invention relates to a memory device using a diode and a resistance change element.
  • ReRAM in which a memory cell is composed of a non-ohmic element typified by a diode and a resistance change material has been proposed. Since this ReRAM can be configured without using charge accumulation for storage and without using a MOSFET for a memory cell, it is expected that higher integration than the conventional trend can be achieved. ing.
  • the diode used in the ReRAM memory cell satisfies a certain standard regarding the allowable value of the current that can flow in the forward direction and the allowable value of the leak current that flows in the reverse direction depending on the characteristics of the variable resistance material. There is a need. In particular, when high integration is achieved and a cell having a fine cross-sectional area is used, in order to satisfy such a standard, it is necessary to solve many technical problems.
  • the present invention has been made in consideration of the above-mentioned circumstances, and its object is to suppress the reverse leakage current by setting the thickness of the low impurity concentration layer (i layer) to a certain thickness or less.
  • An object of the present invention is to provide a highly integrated memory device that can be manufactured easily and has high reliability at a low cost.
  • a storage device includes a plurality of row lines arranged in parallel to each other, a plurality of column lines arranged in parallel to each other so as to intersect the row lines, and the row lines. And a memory cell including a resistance change element and a diode connected in series therewith, wherein the diode includes a first semiconductor region containing a first conductivity type impurity, And a stack of a second semiconductor region containing a first conductivity type impurity having a lower concentration than the first semiconductor region and a third semiconductor region containing a second conductivity type impurity, and the impurity concentration of the second semiconductor region
  • the second adjacent portion adjacent to the first semiconductor region includes a portion having a higher concentration than the first adjacent portion adjacent to the third semiconductor region.
  • FIG. 1 is a cross-sectional view of a memory cell constituting a memory device according to an embodiment of the present invention.
  • FIG. 2A is an impurity concentration distribution diagram of a diode portion in the memory cell of FIG. 2B is another impurity concentration distribution diagram of the diode portion of FIG.
  • FIG. 3 is a characteristic diagram showing voltage / current characteristics of the diode of FIG. 4A is a schematic diagram showing an example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG. 4B is a schematic diagram showing another example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG.
  • FIG. 4C is a schematic diagram showing still another example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG.
  • FIG. 5 is a perspective view of a storage device according to an embodiment of the present invention.
  • FIG. 6 is a circuit diagram of a storage device according to an embodiment of the present invention.
  • FIG. 7 is a block diagram of a storage device according to an embodiment of the present invention.
  • FIG. 8 is a perspective view of a chip in which the memory device according to the embodiment of the present invention is integrated.
  • FIG. 9A is a cross-sectional view illustrating a manufacturing process of the memory device according to the embodiment of the present invention.
  • FIG. 9B is a cross-sectional view of the memory device in the process following FIG. 9A.
  • FIG. 9A is a cross-sectional view illustrating a manufacturing process of the memory device according to the embodiment of the present invention.
  • FIG. 9B is a cross-sectional view of the memory device in
  • FIG. 9C is a cross-sectional view of the memory device in the process following FIG. 9B.
  • FIG. 9D is a cross-sectional view of the memory device in the process following FIG. 9C.
  • FIG. 9E is a cross-sectional view of the memory device in the process following FIG. 9D.
  • FIG. 9F is a cross-sectional view of the memory device in the process following FIG. 9E.
  • FIG. 9G is a cross-sectional view of the memory device in the process following FIG. 9F.
  • FIG. 9H is a cross-sectional view of the memory device in the process following FIG. 9G.
  • FIG. 9I is a cross-sectional view of the memory device in the process following FIG. 9H.
  • FIG. 9J is a cross-sectional view of the memory device in the process following FIG. 9I.
  • FIG. 9K is a cross-sectional view of the memory device in the process following FIG. 9J.
  • FIG. 1 is a cross-sectional configuration diagram of a memory cell portion of a memory device according to the first embodiment of the present invention.
  • the memory cell 3 includes a resistance change element 11, a diode 12, and metal electrodes 13, 14, and 15, and is connected to each other in series.
  • the resistance change element 11 is formed of ZnMn 2 O 4 having a film thickness of 10 nm, one end is connected to a laminated wiring of W and TiN via a TiN electrode, and the other end is made of Si pn via a TiN electrode. It is connected to the p side of the junction diode. The n side of the pn junction diode is connected to a wiring made of W and TiN via a TiN electrode.
  • the resistance change element is an element that transits at least two resistance values of a low resistance state and a high resistance state, and is ZnMn 2 O 4 , NiO, TiO 2 , SrZrO 3 , Pr 0.7 Ca 0.3. it can be composed of a thin film made of a single material such as MnO 3.
  • a resistance change element in a high resistance state transitions to a low resistance state when a voltage exceeding a certain level is applied, and a resistance change element in a low resistance state transitions to a high resistance state when a current exceeding a certain level flows. It is known to do.
  • the metal electrodes 13, 14 and 15 are made of TiN and have a function as a so-called barrier metal that suppresses interdiffusion of constituent atoms between not only a conductive material but also a resistance change element, a diode, and a wiring. Yes.
  • the film configuration of the diode is, for example, p + / n ⁇ . / N + .
  • the impurity concentration in the n ⁇ semiconductor region 18 sandwiched between the n + semiconductor region 16 and the p + semiconductor region 17 shown in FIG. 1A is distributed, and the side close to the p + semiconductor region 17 (adjacent portion).
  • the impurity concentration on the side closer to the n + semiconductor region 16 (adjacent portion) is higher than that. Therefore, when the impurity concentration distribution in the AA ′ cross section of FIG. 1 is graphed, it is as shown in FIG. 2A.
  • the total reverse current is also about M ⁇ N times, which reduces power consumption. Therefore, it is desirable that the reverse leakage current is as small as possible.
  • the present inventors have studied means for suppressing reverse leakage current while keeping the thickness of the diode constant. Specifically, paying attention to the distribution of impurity atoms in the n ⁇ semiconductor region 18, assuming the case where the n ⁇ semiconductor region does not have a uniform impurity concentration, the newly developed device simulator is used to determine the electrical characteristics of the diode. investigated.
  • the characteristics of the newly developed device simulator will be briefly described.
  • the biggest feature of this device simulator is that it is possible to perform calculations that clearly capture the positions of individual impurity atoms, which was difficult to handle with conventional device simulators, corresponding to the miniaturization of elements. is there.
  • the size of the semiconductor region is 22 nm ⁇ 22 nm ⁇ 40 nm and the impurity concentration is 1 ⁇ 10 17 cm ⁇ 3
  • the number of contained impurity atoms is about two.
  • device characteristics are determined by such a small number of impurity atoms, it is not appropriate to set a continuous uniform impurity concentration over the entire semiconductor region as in a conventional device simulator. It is important to consider the correct distribution.
  • the conventional device simulator is a method in which the impurity concentration is set in an arbitrary region and the uniform potential field calculated from this concentration is used. It is possible to calculate by setting the position individually and considering the potential field created by each impurity atom. By using this function, simulation considering the discrete distribution of the impurity position of a semiconductor device with an extremely fine structure has become possible for the first time.
  • FIG. 3 shows the calculation result of the reverse leakage current of the diode using this device simulator.
  • Curves A, B, and C in FIG. 3 are forward current-voltage characteristics corresponding to the n-type region impurity atom distribution of the three types of diodes shown in FIGS. 4A to 4C.
  • the n-type region corresponds to the n ⁇ semiconductor region 18 of FIG. 1, the left side of the n-type region is connected to the p + semiconductor region 17, and the right side of the n-type region is connected to the n + semiconductor region 16 (not shown). Will be.
  • the impurity atoms in the n ⁇ semiconductor region are n + semiconductor rather than the case where the impurity atoms are distributed near the p + semiconductor region.
  • the reverse leakage current can be suppressed in the case of being distributed near the region.
  • an error write is performed by using a diode having a higher impurity concentration on the side closer to the n + semiconductor region 16 than on the side closer to the p + semiconductor region 17.
  • a storage device with extremely low probability and low power consumption can be provided.
  • the influence of the impurity atom distribution at the center of the n ⁇ semiconductor region is For example, as shown in FIG. 2B, even if the impurity concentration distribution has a convex portion at the center, the concentration closer to the n + semiconductor region can be higher than the side closer to the p + semiconductor region. I knew it would be good.
  • the conductivity type at the center of the diode is n-type, but it may be p-type.
  • the conductivity type at both ends of the diode can be switched between n-type and p-type. That is, a configuration other than p + / n ⁇ / n + , such as p + / p ⁇ / n + , n + / n ⁇ / p + , n + / p ⁇ / p +, may be used.
  • the impurity atom distribution in the semiconductor region does not need to be defined with the crystal lattice position of the atoms constituting the semiconductor as a unit, and the average number of impurity atoms in a region having a size of about 2 to 3 nm is significant. . This is based on the following physical considerations. As described above, carriers flowing through the diode follow an electric potential field formed in the semiconductor region. In the first approximation, the effective spread of the potential field created by the impurity atoms can be defined using the so-called Bohr radius.
  • the dielectric constant epsilon r 11.7 the effective mass ratio m e / m is known to be about 0.2 to 0.3 Bohr radius 2 ⁇ 3 nm It becomes.
  • the current flowing through the diode is determined, and the above-mentioned near the p + semiconductor region or n + semiconductor region is These may be considered as a region of 2 to 3 nm from the interface with the p + semiconductor region and a region of 2 to 3 nm from the interface with the n + semiconductor region, respectively. This region is referred to as an adjacent portion in the present invention.
  • the thickness of the low impurity concentration semiconductor region of the diode of this embodiment is only about 100 nm or less.
  • Depletion layer distance in semiconductor approximately 1 ⁇ Vd / eN 1/2 , ⁇ : dielectric constant of semiconductor, Vd: built-in potential of semiconductor, e: elementary charge, N: impurity concentration
  • the depletion layer extends over the entire low-impurity-concentrated semiconductor region, and the desired forward current is obtained by utilizing the small thickness of the low-impurity-concentrated semiconductor region. Secured.
  • the characteristics of the diode obtained according to the present embodiment are as follows.
  • a reverse leakage current as small as about 1 pA or less when used alone, and the number of parallel elements is one million. The effect becomes particularly remarkable when the number of parallel elements is multiplied by the number of elements.
  • FIG. 5 is a perspective view of the memory cell array of the memory device according to the first embodiment of the present invention.
  • a plurality of row lines 1 arranged in parallel and a plurality of column lines 2 arranged in parallel face each other so that the line directions intersect, and a memory cell 3 composed of a resistance change element and a diode is formed at each intersection.
  • the row line is referred to as a word line and the column line is referred to as a bit line in accordance with a normal MOS type memory cell.
  • the pitch between the word lines and the bit lines is 44 nm, that is, a line having a line width of 22 nm and a space of 22 nm, and the cell section has a cross section of 22 nm ⁇ 22 nm.
  • the word line and the bit line are merely line and space patterns, and the positional relationship in which the word line and the bit line cross each other is sufficient, and a shift in the word line direction and the bit line direction is considered. There is no need. Therefore, the alignment accuracy in the cell at the time of manufacture can be made very loose, and manufacture can be performed easily.
  • FIG. 6 is a circuit diagram in which a part of a cross-point type memory cell using a resistance change element and a diode constituting the memory device according to the first embodiment of the present invention is extracted.
  • a memory cell 3 composed of a resistance change element and a diode is connected to each intersection of the word line 1 and the bit line 2.
  • the word line 1 is connected to the row decoder 4, and the bit line 2 is connected to the column decoder 5. Yes.
  • the resistance change element is an element that transitions between at least two resistance values, a low resistance state and a high resistance state, and the resistance change element in the high resistance state is low when a certain voltage or more is applied. It is known that a resistance change element that transitions to a resistance state and transitions to a low resistance state transitions to a high resistance state when a certain current or more flows.
  • the row decoder 4 selects the third row from the top, and the column decoder 5 selects the second column from the left.
  • the selected word line is set to + V that is “High” potential and the selected bit line is set to 0 V that is “Low” potential (ground) so that the diode of the selected cell is in the forward direction.
  • the non-selected word line is set to 0V (ground potential) which is “Low” potential, and the non-selected bit line is set to + V which is “High” potential.
  • the voltage is a relative value
  • the portion drawn as the ground potential does not necessarily have to be 0 V
  • the difference between the “High” potential and the “Low” potential may be a predetermined voltage.
  • the value of V is positive, and when a variable resistance element is used, V read ⁇ V between the voltage V set used for writing, the voltage V reset used for erasing, and the voltage V read used for reading, due to the above-described characteristics.
  • the relationship of reset ⁇ V set is established.
  • the diode since the diode is in the forward direction, a voltage obtained by subtracting the ON voltage of the diode from the applied voltage is applied to the resistance change element, and the current can sufficiently flow. According to such a principle, interference between cells can be prevented, and reading / writing (erasing) can be performed only on a selected cell.
  • FIG. 7 is a block diagram of the storage device according to the first embodiment of the present invention.
  • a row decoder 32 is connected to each word line (row wiring) of the memory cell array 31, and a column decoder 33 is connected to each bit line (column wiring).
  • the row decoder 32 and the column decoder 33 select a word line / bit line connected to a read / write cell in the memory cell array based on the address information from the upper block 34.
  • the power supply 35 generates a predetermined voltage combination corresponding to each operation of reading, writing, and erasing, and sends it to the row recorder 32 and the column decoder 33.
  • FIG. 8 is a perspective view showing the overall configuration of the storage device according to the first embodiment of the present invention.
  • a CMOS circuit 52 including a wiring layer is formed on a normal Si substrate 51 by a commonly used process, and a layer 53 including a plurality of memory cell portions 54 is formed thereon. 8 corresponds to the memory cell array 31 of FIG. 7, and a portion called a peripheral circuit in a normal memory including the decoder and upper block of FIG. 7 is shown in FIG. It is included in the CMOS circuit 52.
  • the CMOS circuit 52 may be designed and manufactured with a design rule of 90 nm, for example, which is looser than the wiring of the memory cell portion 54 except for the connection portion with the memory cell portion 54.
  • One memory cell portion occupies an area of about 22 ⁇ m square and includes 512 ⁇ 512 intersections.
  • Each memory cell portion 54 has an electrical connection portion with the CMOS circuit 52 around the memory cell portion 54, and blocks each having the memory cell portion 54 and the peripheral connection portion as a unit are arranged in a matrix.
  • an input / output unit 55 of the device which includes a terminal having a through hole formed in the layer 53 including the memory cell unit 54 and electrically coupled to the input / output unit of the CMOS circuit 52, is shown in FIG. Thus, it is formed at the end of the layer 53 including the memory cell portion 54.
  • the operation time can be shortened and the number of cells that can be simultaneously read and written can be increased without increasing the chip area.
  • the input / output unit 55 of the device is bonded to the lead frame in the packaging process in the same manner as a normal semiconductor device.
  • ZnMn 2 O 4 is used as the resistance change material used for the memory operation.
  • other materials such as NiO, TiO 2 , SrZrO 3 , Pr 0.7 Ca 0.3 MnO 3, and the like are used. It is also possible.
  • TiN is used as the electrode in contact with the resistance change material, but other materials such as Pt, W, WN, TaN, Nb-doped TiO 2, etc. can also be used.
  • a Si PN junction diode is used as the diode, a SiGe alloy PN junction diode can also be used.
  • a diode having a small reverse leakage current which constitutes a ReRAM memory cell, can be realized without increasing the length in the current direction of the low impurity concentration region of the diode. Therefore, a highly integrated memory device that is easy to manufacture and highly reliable can be provided at low cost.
  • FIGS. 9A to 9K are cross-sectional views along the OX direction in FIG. 1
  • FIGS. 9J and 9K are cross-sectional views along the OY direction in FIG.
  • a substrate on which a desired CMOS circuit layer 102 is formed on one side of a Si substrate 101 having a thickness of 720 ⁇ m is prepared using a normal CMOS process.
  • the CMOS circuit layer 102 includes a connection portion to a memory cell array in addition to a normal MOSFET and a multilayer wiring.
  • an insulating film 103 made of SiO 2 and having a thickness of 300 nm is formed on the substrate by a CVD method using TEOS as a main material.
  • a composite film 104 of TiN having a thickness of 10 nm and W having a thickness of 50 nm is continuously formed by a sputtering method.
  • a TiN film 105 having a thickness of 10 nm is formed by a sputtering method.
  • the TiN film 105 functions as a barrier metal that suppresses the diffusion of unnecessary impurities into the semiconductor film constituting the diode.
  • an amorphous Si film is formed using an LPCVD method using SiH 4 as a main material, and a desired semiconductor region is formed using an ion implantation method.
  • arsenic ions are implanted at an acceleration voltage of 1 kV to form an n + semiconductor region 106 containing about 10 20 cm ⁇ 3 of arsenic.
  • arsenic ions are implanted at an accelerating voltage of 75 kV.
  • the arsenic concentration is about 10 17 cm ⁇ 3 on average, and the arsenic concentration becomes high below the film.
  • An n ⁇ semiconductor region 107 having a thickness of about 90 nm is formed.
  • boron is ion-implanted at an acceleration voltage of 1 kV, and the upper portion of the n ⁇ semiconductor region 107 formed previously is a p + semiconductor region 108 having a thickness of 10 nm containing about 10 20 cm ⁇ 3 of boron.
  • the film thicknesses of the n + semiconductor region 106, the n ⁇ semiconductor region 107, and the p + semiconductor region 108 shown here are high-temperature treatments for the purpose of crystallization of amorphous Si and activation of impurities.
  • the film thickness of the n + semiconductor region 106 and the p + semiconductor region 108 is increased by about 20 nm, and the film thickness of the n ⁇ semiconductor region 107 is 40 nm. Decrease degree.
  • the above-mentioned film thickness is set in consideration of these effects in advance.
  • a TiN film 109 with a thickness of 10 nm, a resistance change material film 110 made of ZnMn 2 O 4 with a thickness of 10 nm, and a TiN film 111 with a thickness of 10 nm are successively formed by a sputtering method.
  • the TiN films 109 and 111 serve as electrodes of the resistance change material film 110 and function as a barrier metal.
  • an insulating film 112 made of SiO 2 and having a thickness of 150 nm is formed by a CVD method using TEOS as a main material.
  • a resist pattern having a pitch of 44 nm is formed by using the technique of imprint lithography, and the resulting resist pattern (not shown) is used as a mask to react using CHF 3 and CO gas.
  • the SiO 2 film 112 is patterned by ion etching.
  • the TiN film 111, the resistance change material film 110, and the TiN film are formed by reactive ion etching using Cl 2 , Ar, and CO gas using the formed SiO 2 film pattern as an etching mask.
  • 109, p + semiconductor region 108, n ⁇ semiconductor region 107, n + semiconductor region 106, and TiN film 105 are sequentially patterned.
  • the TiN and W composite film 104 is patterned by reactive ion etching using CHF 3 and SF 6 gas.
  • an insulating film 115 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • the SiO 2 films 112 and 115 are planarized by the CMP method using the TiN film 111 as a stopper.
  • a composite film 116 of TiN having a thickness of 10 nm and W having a thickness of 50 nm is continuously formed by a sputtering method.
  • an insulating film 117 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • the line of sight of the cross section is rotated 90 degrees into the wafer surface, and as shown in FIG. 9J (cross section parallel to the OY direction in FIG. 5), a resist pattern with a pitch of 44 nm is used using the imprint lithography technique.
  • the SiO 2 film 117 is patterned by reactive ion etching using CHF 3 and CO gas using the obtained resist pattern as a mask.
  • the composite film 116 of TiN and W is patterned by reactive ion etching using CHF 3 and SF 6 gas using the formed SiO 2 film pattern as an etching mask. Subsequently, by reactive ion etching using Cl 2 , Ar, and CO gas, the TiN film 111, the resistance change material film 110, the TiN film 109, the p + semiconductor region 108, the n ⁇ semiconductor region 107, and the n + semiconductor region 106.
  • the TiN film 105 is sequentially patterned to form a memory cell portion. In this step, the n + semiconductor region 106 and the TiN film 105 may not be completely separated from each other by etching.
  • a SiO 2 film 118 is formed on the entire surface of the wafer using a silicon oxide film that can be spin-coated while filling the trench.
  • a connection portion between the CMOS circuit 52 and the composite films 104 and 116 of TiN and W is opened by a lithography process and reactive ion etching, and is buried by W using a CVD method. Unnecessary portions above W are removed by an etch back process.
  • a desired structure can be obtained by repeating the above steps. Finally, a heat treatment is performed at 800 ° C. for 5 seconds, and after crystallization of amorphous Si and activation of impurities are collectively performed, a so-called passivation film is formed, and a wiring connection portion serving as an input / output portion is formed. A storage device is completed by performing so-called post-processes such as inspection and dicing.
  • arsenic is used as the n-type impurity in the step of forming the diode, but phosphorus may be used.
  • phosphorus may be used.
  • the present invention since it is possible to realize a diode with a low reverse leakage current that constitutes a ReRAM memory cell, a highly integrated memory device that is easy to manufacture and highly reliable is provided at low cost.

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  • Semiconductor Memories (AREA)

Abstract

　記憶装置は、互いに平行配置された複数本の行線（１）と、前記行線に交差するように互いに平行配置された複数本の列線（２）と、前記行線（１）と前記列線（２）との各交差部に配置され、抵抗変化素子（１１）とこれに直列に接続されたダイオード（１２）からなるメモリセル（３）とを含み、前記ダイオード（１２）が、第１導電型の不純物を含む第１半導体領域（１６）と、前記第１半導体領域より低濃度の第１導電型の不純物を含む第２半導体領域（１８）と、第２導電型の不純物を含む第３半導体領域（１７）の積層により構成され、前記第２半導体領域（１８）の不純物濃度が、前記第３半導体領域（１７）と隣接する第１隣接部よりも、前記第１半導体領域（１６）と隣接する第２隣接部において、高濃度となっている部分を含むことを特徴とする。

Description

記憶装置
　本発明は、本発明は、ダイオードと抵抗変化素子を利用した記憶装置に関する。
　近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
　従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィー工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、応用物理、第６９巻、第１０号、ｐｐ1233－1240，2000年「半導体メモリ；ＤＲＡＭ」、あるいは応用物理、第６９巻、第１２号、ｐｐ1462－1466，2000年「フラッシュメモリー，最近の話題」参照）。
　一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
　しかし、ＲｅＲＡＭのメモリセルに用いるダイオードは、抵抗変化材料の特性に応じて順方向に流すことの出来る電流の許容値や、逆方向に流れてしまうリーク電流の許容値に関して、一定の基準を満たす必要がある。特に高集積化を図り、微細な断面積のセルを用いた場合、このような基準を満たすためには、技術的に多くの課題を解決する必要がある。
　従来より用いられているＭＯＳＦＥＴをセルに使用したメモリは、パターンの微細化に伴い、パターンの寸法精度や位置合せ精度が厳しくなり、技術的な困難に加えて、製造コストの上昇要因を抱えている。一方、セルにＭＯＳＦＥＴを使用しない、ダイオードに代表される非オーミック素子と抵抗変化材料を用いたＲｅＲＡＭでは、非選択セルへの誤書き込み防止や、書き込み時の総消費電力抑制のために、逆方向リーク電流の小さいダイオードを用いることが好ましい。一般論としては、ダイオードの低不純物濃度層（ｉ層）の厚さを厚くすることにより、逆方向リーク電流を抑制することは可能であるが、加工の容易性を保つためには、ダイオードの低不純物濃度層（ｉ層）の厚さを一定の厚さ以下に留めておく必要があり、これらの条件を両立させることが課題となっている。
　本発明は、上記の事情を考慮して成されたもので、その目的とするところは、低不純物濃度層（ｉ層）の厚さを一定の厚さ以下として、逆方向リーク電流を抑制することができ、かつ製造が容易で信頼性の高い、高集積記憶装置を安価に提供することにある。
　上記課題を解決するために、本発明の記憶装置は、互いに平行配置された複数本の行線と、前記行線に交差するように互いに平行配置された複数本の列線と、前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第３半導体領域と隣接する第１隣接部よりも、前記第１半導体領域と隣接する第２隣接部において、高濃度となっている部分を含むことを特徴とする。
図１は、本発明の一実施例に係る記憶装置を構成するメモリセルの断面図である。 図２Ａは、図１のメモリセル中のダイオード部分の不純物濃度分布図である。 図２Ｂは、図１のダイオード部分の他の不純物濃度分布図である。 図３は、図１のダイオードの電圧・電流特性を示す特性図である。 図４Ａは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の一例を示す模式図である。 図４Ｂは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の他の例を示す模式図である。 図４Ｃは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布のさらに他の例を示す模式図である。 図５は本発明の一実施形態の記憶装置の斜視図である。 図６は本発明の一実施形態の記憶装置の回路図である。 図７は本発明の一実施形態の記憶装置のブロック図である。 図８は本発明の一実施形態の記憶装置をＩＣ化したチップの斜視図である。 図９Ａは、本発明の一実施形態に係る記憶装置を製造工程を説明する断面図である。 図９Ｂは、図９Ａに続く工程の記憶装置の断面図である。 図９Ｃは、図９Ｂに続く工程の記憶装置の断面図である。 図９Ｄは、図９Ｃに続く工程の記憶装置の断面図である。 図９Ｅは、図９Ｄに続く工程の記憶装置の断面図である。 図９Ｆは、図９Ｅに続く工程の記憶装置の断面図である。 図９Ｇは、図９Ｆに続く工程の記憶装置の断面図である。 図９Ｈは、図９Ｇに続く工程の記憶装置の断面図である。 図９Ｉは、図９Ｈに続く工程の記憶装置の断面図である。 図９Ｊは、図９Ｉに続く工程の記憶装置の断面図である。 図９Ｋは、図９Ｊに続く工程の記憶装置の断面図である。
　以下、本発明の実施形態を図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意されたい。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係わる記憶装置のメモリセル部の断面構成図である。メモリセル３は、抵抗変化素子１１とダイオード１２および金属電極１３、１４、１５により構成され、相互に直列に接続されている。
　抵抗変化素子１１は、膜厚１０ｎｍのＺｎＭｎ２Ｏ４で形成され、一端はＴｉＮの電極を介してＷとＴｉＮの積層配線に接続され、他端はＴｉＮの電極を介して、Ｓｉ製のｐｎ接合ダイオードのｐ側に接続されている。ｐｎ接合ダイオードのｎ側はＴｉＮの電極を介して、ＷとＴｉＮからなる配線に接続されている。
　ここで、抵抗変化素子とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の一つからなる薄膜から構成することができる。高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。
　一方、金属電極１３、１４、１５はＴｉＮからなり、単なる導電材だけでなく、抵抗変化素子やダイオード、配線の間での構成原子の相互拡散を抑制する、いわゆるバリアメタルとしての機能を備えている。
　本発明の最大の特徴は、ダイオード１２の構成にある。ここで、通常用いられている記法に従い、半導体の導電型をｐあるいはｎで表し、半導体中の不純物濃度の大小を＋あるいは－で表すと、ダイオードの膜構成は、例えば、ｐ＋／ｎ－／ｎ＋と記述できる。本発明では、図１Ａに示す、ｎ＋半導体領域１６とｐ＋半導体領域１７に挟まれたｎ－半導体領域１８中の不純物濃度に分布があり、ｐ＋半導体領域１７に近い側（隣接部）よりもｎ＋半導体領域１６に近い側（隣接部）の不純物濃度が高くなっている。このため、図１のＡ－Ａ’断面の不純物濃度分布をグラフ化すると、図２Ａのようになる。
　このような構成を実施した理由を以下に説明する。前述の抵抗変化素子を用いたＲｅＲＡＭでは、低抵抗状態から高抵抗状態に遷移させるセット動作において、２．５～４Ｖ程度のセル電圧を必要とする。この際、クロスポイントマトリクスを構成する、他の大多数のセルでは、ダイオードが逆方向にバイアスされた状態になる。従って、ダイオードの逆方向電流が大きい場合には、望まないセルが誤ってセットされてしまう誤セットが発生する確率が高くなる問題がある。
　さらに、たとえ誤セットの確率を充分に抑制可能であっても、マトリクスの大きさがＭ×Ｎ個程度となると、逆方向電流の総計も約Ｍ×Ｎ倍となるので、消費電力の低減のためには、可能な限り逆方向リーク電流が小さいことが望ましい。
　一方、ダイオードの逆方向リーク電流を小さくするためには、図１のｎ－半導体領域１８の膜厚を大きくすることが有効であるが、ｎ－半導体領域１８の膜厚を増加させることは、加工アスペクト比が増加することを意味するため、セルの微細化に伴い、難易度が一層上昇する課題が残る。
　そこで、本発明者らは、ダイオードの膜厚を一定に保ったまま、逆方向リーク電流を抑制する手段の検討を行った。具体的には、ｎ－半導体領域１８の不純物原子の分布に着目し、ｎ－半導体領域が均一な不純物濃度でない場合を想定して、新たに開発したデバイスシミュレータを用いて、ダイオードの電気特性を検討した。
　ここで、新たに開発したデバイスシミュレータの特徴について、簡単に述べる。このデバイスシミュレータの最大の特徴は、素子の微細化に対応して、従来のデバイスシミュレータでは取り扱うことが困難であった、個々の不純物原子位置を顕に取り込んだ計算が可能となっていることである。例えば、半導体領域の大きさが２２ｎｍ×２２ｎｍ×４０ｎｍで、不純物濃度が１×１０１７ｃｍ－３の場合、含まれる不純物原子数は約２個となる。このように少数の不純物原子で素子特性が決まる場合、従来のデバイスシミュレータのように、半導体領域全体に連続した均一の不純物濃度を設定することは適当とは言えず、個々の不純物原子の離散的な分布を考慮することが重要となる。
　具体的には、従来のデバイスシミュレータは任意の領域に不純物濃度を設定し、この濃度から算出される均一なポテンシャル場を利用する方式であったが、新たに開発したデバイスシミュレータでは、不純物原子の位置を個々に設定し、それぞれの不純物原子が作るポテンシャル場を考慮して計算を行うことが可能となっている。この機能を用いることにより、極微細な構造を持つ半導体デバイスの不純物位置の離散的分布を考慮したシミュレーションが初めて可能になった。
　このデバイスシミュレータを用いた、ダイオードの逆方向リーク電流の計算結果を図３に示す。図３の曲線Ａ，Ｂ，Ｃは、図４Ａ～４Ｃに示されている３種類のダイオードの、ｎ型領域不純物原子分布に対応した順方向電流－電圧特性である。図中では、ｎ型領域が図１のｎ－半導体領域１８に対応し、ｎ型領域の左側がｐ＋半導体領域１７に、ｎ型領域の右側がｎ＋半導体領域１６（不図示）に接続されていることになる。
　図３から明らかなように、ｎ－半導体領域の厚さと不純物濃度を一定とすると、ｎ－半導体領域中の不純物原子が、ｐ＋半導体領域の近くに分布している場合よりも、ｎ＋半導体領域の近くに分布している場合の方が、逆方向リーク電流を抑制することができる。
　すなわち、ｎ－半導体領域を巨視的に見た場合、ｐ＋半導体領域１７に近い側よりも、ｎ＋半導体領域１６に近い側の不純物濃度が高いダイオードを用いた構成とすることにより、誤書き込み確率が極めて低く、消費電力の小さい記憶装置を提供することが可能となる。
　さらに、数多くのｎ型半導体領域不純物原子分布に対応した、ダイオードの逆方向電流－電圧特性をシミュレーションした結果、逆方向リーク電流の抑制には、ｎ－半導体領域中央部の不純物原子分布の影響は重要ではなく、例えば、図２Ｂに示すように、不純物濃度分布が中央部に凸部を有する形状であっても、ｐ＋半導体領域に近い側よりもｎ＋半導体領域に近い側の濃度が高ければよいことが分かった。
　なお、本実施の形態では、ダイオード中央部の導電型をｎ型としたが、ｐ型であっても構わない。また、ダイオード両端の導電型も、ｎ型とｐ型を入れ替えることが可能である。すなわち、ｐ＋／ｎ－／ｎ＋以外の、ｐ＋／ｐ－／ｎ＋、ｎ＋／ｎ－／ｐ＋、ｎ＋／ｐ－／ｐ＋といった構成であっても構わない。
　また、半導体領域中の不純物原子分布は、半導体を構成する原子の結晶格子位置を単位として定義する必要は無く、２～３ｎｍ程度の大きさの領域内での平均した不純物原子数が意味を持つ。これは以下のような物理的な考察に基づく。前述のとおり、ダイオードを流れるキャリアは、半導体領域に形成される電気的なポテンシャル場に従う。そして、不純物原子の作るポテンシャル場の実効的な広がりは、第一近似では、いわゆるボーア半径を用いて定義することが可能である。
　このボーア半径は、水素原子のボーア半径ａ０＝０．０５２８ｎｍを基準として、比誘電率εｒと有効質量比ｍｅ／ｍを用いて、（εｒ／（ｍｅ／ｍ））ａ０で与えられる。半導体としてシリコンを用いた場合、比誘電率εｒは１１．７、有効質量比ｍｅ／ｍは０．２～０．３程度であることが知られているので、ボーア半径は２～３ｎｍとなる。
　従って、前述のとおり、２～３ｎｍの範囲で平均した不純物原子数が決まれば、ダイオードを流れる電流が決まることとなり、前述の、ｐ＋半導体領域の近く、あるいはｎ＋半導体領域の近くとは、それぞれ、ｐ＋半導体領域との界面から２～３ｎｍの領域、ｎ＋半導体領域との界面から２～３ｎｍの領域と考えて構わない。この領域を本発明では隣接部と称する。
　なお、本実施形態のダイオードの低不純物濃度半導体領域の厚さは高々１００ｎｍ程度以下に過ぎない。半導体中での空乏層距離（近似式：（２εＶｄ／ｅＮ）１／２、ε：半導体の誘電率、Ｖｄ：半導体の内蔵電位、ｅ：素電荷、Ｎ：不純物濃度）と比較して、低不純物濃度半導体領域の厚さの方が小さい場合は、空乏層が低不純物濃度半導体領域全体に広がっており、低不純物濃度半導体領域の厚さが小さいことを利用して、所望の順方向電流を確保している。
　さらに、本実施形態により得られるダイオードの特性は、抵抗変化素子と組み合わせて大規模メモリセルアレイとして使用する際に、単体では１ｐＡ程度以下と十分に小さい逆方向リーク電流が、並列素子数が百万個以上となるため並列素子数倍されることにより、その効果が特に顕著になる。
　図５は、本発明の第一の実施形態に係る記憶装置のメモリセル配列の斜視図である。平行配置された複数本の行線１と、同じく平行配置された複数本の列線２が、線方向が交差するように対向し、各交点部分に抵抗変化素子とダイオードからなるメモリセル３が配置されている、いわゆるクロスポイント型の構成となっている。ここで、通常のＭＯＳ型メモリセルに合わせて、行線をワード線と称し、列線をビット線と称することにする。ワード線、ビット線のピッチは４４ｎｍ、すなわち線幅２２ｎｍのラインと２２ｎｍのスペースで構成されており、セル部の断面は２２ｎｍ×２２ｎｍとなっている。
　このような構造では、ワード線及びビット線は単なるラインアンドスペースのパターンであり、ワード線とビット線とは交差する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際のセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。
　図６は、本発明の第一の実施形態に係る記憶装置を構成する、抵抗変化素子とダイオードを用いたクロスポイント型メモリセルの一部を抜き出した回路図である。ワード線１とビット線２の各交点に、抵抗変化素子とダイオードからなるメモリセル３が接続されており、ワード線１は行デコーダ４に、ビット線２は列デコーダ５に、それぞれ接続されている。
　前述のとおり、抵抗変化素子は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。
　図６では、行デコーダ４は上から３行目を選択し、列デコーダ５は左から２列目を選択している。クロスポイント型メモリでは、選択セルのダイオードが順方向となるように、図６の場合では、選択ワード線を「Ｈｉｇｈ］電位である＋Ｖに、選択ビット線を「Ｌｏｗ」電位である０Ｖ（接地電位）に設定し、非選択のワード線は「Ｌｏｗ」電位である０Ｖ（接地電位）に、非選択のビット線は「Ｈｉｇｈ」電位である＋Ｖに設定する。
　なお、電圧は相対的な値であるので、接地電位として描かれている部分は、必ずしも０Ｖである必要はなく、「Ｈｉｇｈ」電位と「Ｌｏｗ」電位の差が所定の電圧であればよい。Ｖの値は正であり、抵抗変化素子を使用する場合、前述の特性より、書き込みに用いる電圧Ｖset、消去に用いる電圧Ｖreset、読み出しに用いる電圧Ｖreadの間には、Ｖread＜Ｖreset＜Ｖsetの関係が成り立つ。
　このようなパターンで電圧を印加すると、ワード線あるいはビット線の一方のみが選択されている半選択のセルでは、セル両端の電位が等しいため抵抗変化素子に印加される電圧は無く電流も流れない。また、ワード線とビット線が共に選択されていない非選択のセルでは、ダイオードに逆方向電圧が印加されるので、セルに印加される電圧の大部分はダイオードが分担し、抵抗変化素子に印加される電圧は小さく、流れる電流も極めて小さい。
　一方、選択セルでは、ダイオードが順方向なので、印加した電圧からダイオードのＯＮ電圧を差し引いた電圧が抵抗変化素子に印加され、電流も十分に流れることが可能である。このような原理により、セル間の干渉を防止し、選択セルにのみ読み書き（消去）を行うことができる。
　図７は本発明の第一の実施形態に係る記憶装置のブロック図である。メモリセル配列３１の各ワード線（行配線）には行デコーダ３２が、各ビット線（列配線）には列デコーダ３３が接続されている。行デコーダ３２と列デコーダ３３は、上位ブロック３４からのアドレス情報を基に、メモリセル配列中の読み書きを行うセルに接続されているワード線・ビット線を選択する。電源３５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、行レコーダ３２、列デコーダ３３に送る。
　図８は、本発明の第１の実施形態に係わる記憶装置の全体構成を示す斜視図である。通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図８の個々のメモリセル部５４が前記図７のメモリセル配列３１に対応し、また、図７のデコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図８のＣＭＯＳ回路５２に含まれている。
　なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作を行ってもよい。１個のメモリセル部５４は約２２μｍ角の領域を占有し、５１２×５１２の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、図８に示すように、メモリセル部５４を含む層５３の端部に形成されている。
　このような構成により、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
　また、実施形態ではメモリ動作に用いる抵抗変化材として、ＺｎＭｎ２Ｏ４を用いたが、他の材料、例えば、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることも可能である。さらに、抵抗変化材に接する電極としてＴｉＮを用いたが、他の材料、例えば、Ｐｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２等を用いることも可能である。そして、ダイオードとしてＳｉのＰＮ接合ダイオードを用いたが、ＳｉＧｅ合金のＰＮ接合ダイオードを用いることも可能である。
　以上、第１の実施形態によれば、ＲｅＲＡＭのメモリセルを構成する、逆方向リーク電流が小さいダイオードを、ダイオードの低不純物濃度領域の電流方向の長さを大きくすることなしに実現することが可能となるため、製造が容易で信頼性の高い高集積記憶装置を安価に提供することが可能となる。
　（第２の実施形態）
　第２の実施形態では、第１の実施形態に係わる記憶装置の製造方法を、図９Ａ～９Ｋを参照して説明する。なお、図９Ａ～９Ｉは、図１のＯ－Ｘ方向の沿った断面図、図９Ｊ、９Ｋは、図１のＯ－Ｙ方向に沿った断面図である。
　まず、厚さ７２０μｍのＳｉ基板１０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路層１０２を形成した基板を準備する。ＣＭＯＳ回路層１０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続部を含んでいる。
　次に、図９Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜１０３を形成する。次いで、図９Ｂに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１０４を連続してスパッタリング法により成膜する。続いて、膜厚１０ｎｍのＴｉＮ膜１０５をスパッタリング法により成膜する。このＴｉＮ膜１０５はダイオードを構成する半導体膜への不要な不純物の拡散を抑制するバリアメタルとして機能する。
　次いで、図９Ｃに示すように、ＳｉＨ４を主原料とするＬＰＣＶＤ法を用いて、アモルファスＳｉの成膜を行い、イオン注入法を用いて所望の半導体領域を形成する。初めに、膜厚１０ｎｍのアモルファスＳｉを成膜した後、加速電圧１ｋＶでヒ素のイオン注入を行い、ヒ素を１０２０ｃｍ－３程度含むｎ＋半導体領域１０６を形成する。引き続き、膜厚９０ｎｍのアモルファスＳｉを成膜した後、加速電圧７５ｋＶでヒ素のイオン注入を行い、ヒ素を平均して１０１７ｃｍ－３程度含み、ヒ素の濃度が膜の下方で高濃度となる膜厚９０ｎｍ程度のｎ－半導体領域１０７を形成する。そして、加速電圧１ｋＶでホウ素のイオン注入を行い、先程形成したｎ－半導体領域１０７の上部を、ホウ素を１０２０ｃｍ－３程度含む、膜厚１０ｎｍのｐ＋半導体領域１０８とする。
　なお、ここで示したｎ＋半導体領域１０６、ｎ－半導体領域１０７、ｐ＋半導体領域１０８の膜厚は、後の熱工程、特にアモルファスＳｉの結晶化と不純物の活性化を目的とした高温処理において、不純物の拡散が引き起こされるため、全ての製造工程を経た最終段階では、ｎ＋半導体領域１０６およびｐ＋半導体領域１０８の膜厚が２０ｎｍ程度増加し、ｎ－半導体領域１０７の膜厚が４０ｎｍ程度減少する。上述の膜厚は、これらの効果を予め考慮して設定したものである。
　次いで、図９Ｄに示すように、膜厚１０ｎｍのＴｉＮ膜１０９と、膜厚１０ｎｍのＺｎＭｎ２Ｏ４からなる抵抗変化材料膜１１０と、膜厚１０ｎｍのＴｉＮ膜１１１を連続してスパッタリング法により成膜する。ＴｉＮ膜１０９と１１１は抵抗変化材料膜１１０の電極となると共に、バリアメタルとして機能する。引き続き、図９Ｅに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１５０ｎｍの絶縁膜１１２を形成する。
　次いで、図９Ｆに示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターン（不図示）をマスクとしてＣＨＦ３、およびＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１２をパターニングする。ここでレジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ－半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングする。そして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１０４をパターニングする。
　次に、図９Ｇに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１５を形成する。次いで、図９Ｈに示すように、ＣＭＰ法により、ＴｉＮ膜１１１をストッパーとしてＳｉＯ２膜１１２および１１５の平坦化を行う。引き続き、図９Ｉに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１１６を連続してスパッタリング法により成膜する。そして、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１７を形成する。
　次いで、断面の視線をウェハ面内に９０度回転し、図９Ｊ（図５のＯ－Ｙ方向に平行な断面図）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、およびＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１７をパターニングする。
　レジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１１６をパターニングする。引き続き、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ－半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングし、メモリセル部を形成する。なお、この工程では、ｎ＋半導体領域１０６やＴｉＮ膜１０５は相互に完全にエッチングにより離間していなくても構わない。
　そして、図９Ｋに示すように、回転塗布可能な酸化シリコン膜を用いて、溝内を埋め込みながらウェハ全面にＳｉＯ２膜１１８を形成する。続いて、図示されていないが、ＣＭＯＳ回路５２とＴｉＮとＷの複合膜１０４および１１６の接続部を、リソグラフィー工程と反応性イオンエッチングにより開口し、ＣＶＤ法を用いてＷにより埋め込み形成する。Ｗ上部の不要部分はエッチバック工程により除去する。
　なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、８００℃５秒の熱処理を行い、アモルファスＳｉの結晶化と不純物の活性化を一括で行った後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
　そして、本実施形態では、ダイオードを形成する工程において、ｎ型不純物としてヒ素を用いたが、リンを用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードを形成することが可能である。
　また、ダイオードの形成に、ドーピング無しのＣＶＤ成膜により形成したＳｉ膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素のドーピングにはＡｓＨ３ガスの添加を、リンのドーピングにはＰＨ３ガスの添加を、ホウ素のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
　その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
　本発明によれば、ＲｅＲＡＭのメモリセルを構成する、低逆方向リーク電流のダイオードを実現することが可能となるため、製造が容易で信頼性の高い高集積記憶装置が安価に提供される。

Claims (10)

  1. 　互いに平行配置された複数本の行線と、
    　前記行線に交差するように互いに平行配置された複数本の列線と、
    　前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、
    　前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第３半導体領域と隣接する第１隣接部よりも、前記第１半導体領域と隣接する第２隣接部において、高濃度となっている部分を含むことを特徴とする記憶装置。
  2. 　前記第２半導体領域における不純物濃度のピークが、前記第１半導体領域の不純物濃度よりも小さいことを特徴とする請求項１に記載の記憶装置。
  3. 　前記第１隣接部は、前記第２半導体領域と前記第３半導体領域の界面からの距離が３ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
  4. 　前記第２隣接部は、前記第１半導体領域と前記第２半導体領域の界面からの距離が３ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
  5. 　前記第１導電型がｎ型であり、前記第２導電型がｐ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
  6. 　前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
  7. 　前記ダイオードを構成する半導体がシリコンを主成分とし、前記不純物はホウ素、リン、砒素のいずれかを含むことを特徴とする請求項１乃至６のいずれかに記載の記憶装置。
  8. 　前記抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の内の１つの材料を含むことを特徴とする請求項１乃至７のいずれかに記載の記憶装置。
  9. 　前記抵抗変化素子に接する電極を備え、この電極はＴｉＮ、Ｐｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２のうちのいずれかを含むことを特徴とする請求項１～８のいずれかに記載の記憶装置。
  10. 　前記行線を選択する行選択部と、
    　前記列線を選択する列選択部と、
    　前記行選択部により選択された行線と前記列選択部により選択された列線にそれぞれ所定の電圧を印加する電源部と、
    をさらに具備することを特徴とする請求項１乃至９のいずれかに記載の記憶装置。
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