WO2010016510A1 - Method for manufacturing a semiconductor wafer - Google Patents
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- Pre-heat treatment cleaning step The wafer 1 that has undergone the first mirror polishing step S10 is cleaned. Cleaning before the heat treatment can be performed by, for example, RCA cleaning, HF cleaning, or the like. Thereby, the outer surface of the wafer 1 immediately before the heat treatment step (surface modification step) S12 can be cleaned.
- a 37 nm sized LPD (Light Point Defect) was measured on the wafer 1 that had undergone the final cleaning step S21 using a surface defect inspection apparatus (surf scan SP2 manufactured by KLA-Tencor).
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Abstract
Disclosed is a semiconductor wafer manufacturing method capable of more suppressing the production of particles caused by a contact mark which is formed in a semiconductor wafer by the contact with the support boat or the like of a heat treatment apparatus.
The semiconductor wafer manufacturing method is characterized by comprising: a chamfering step (S8) of forming a chamfered face at the peripheral edge of the semiconductor wafer; a heat treatment step (S12) of subjecting the semiconductor wafer having passed through the chamfering step (S8), to a heat treatment in an atmosphere of 900 ºC or higher; and a boundary polishing step (S14) of polishing the region which is in the principal face of the semiconductor wafer having passed through the heat treatment step (S12) and is in the vicinity of the boundary between the principal face and the peripheral edge, together with the boundary.
Description
本発明は、半導体ウェーハの製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor wafer.
シリコンウェーハ等の半導体ウェーハ（以下単に「ウェーハ」ともいう）においては、その主表面に鏡面研磨を施した後、高温のアルゴンガスや水素ガスの雰囲気中で熱処理を行うことにより、ウェーハの表面の改質を行うこと（以下「表面改質処理」ともいう）が一般的に行われている。表面改質処理とは、一般的に、ウェーハの表面に対して、ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）等の空孔が凝集して生じるボイド（空洞）欠陥（Ｖ欠陥）を消滅させることをいう。熱処理は、熱処理装置を用いて行われる。熱処理装置においては、熱処理炉の内部に炉心管が配置され、炉心管の内部にウェーハを支持する支持ボートが配置されている。熱処理装置では、支持ボートにウェーハを支持させた状態で、熱処理が行われる。
In a semiconductor wafer such as a silicon wafer (hereinafter, also simply referred to as “wafer”), the main surface is mirror-polished and then heat-treated in an atmosphere of high-temperature argon gas or hydrogen gas to thereby remove the surface of the wafer. Performing modification (hereinafter also referred to as “surface modification treatment”) is generally performed. The surface modification treatment generally means that void (cavity) defects (V defects) generated by agglomeration of vacancies such as COP (Crystal Originated Particle) on the wafer surface are eliminated. The heat treatment is performed using a heat treatment apparatus. In the heat treatment apparatus, a core tube is disposed inside the heat treatment furnace, and a support boat for supporting the wafer is disposed inside the furnace core tube. In the heat treatment apparatus, the heat treatment is performed in a state where the wafer is supported on the support boat.
熱処理を経たウェーハの表面における、支持ボートにより支持されていた部位には、支持ボートとの接触に起因する痕（以下「接触痕」ともいう）が生じる。接触痕は、後工程において発塵源となり、支持ボートに支持されている周辺のウェーハにパーティクルの転写を引き起こす。また、ウェーハに接触痕があると、ウェーハの機械的強度が低下し、ウェーハの割れが発生しやすくなる。
A mark (hereinafter, also referred to as “contact mark”) due to contact with the support boat is generated at a portion of the surface of the wafer that has been subjected to the heat treatment, that is supported by the support boat. The contact mark becomes a source of dust generation in a subsequent process, and causes transfer of particles to the peripheral wafer supported by the support boat. Further, if there is a contact mark on the wafer, the mechanical strength of the wafer is lowered, and the wafer is likely to be cracked.
このような接触痕に起因する各種の不具合を防止するために、ウェーハにおける支持面側を研磨する方法が考案されている（例えば、下記特許文献１参照）。ここで、「支持面」とは、ウェーハにおける主面（平坦面である主表面及び裏面）における支持ボート等によって支持される面をいう。
In order to prevent various problems caused by such contact marks, a method of polishing the support surface side of the wafer has been devised (for example, see Patent Document 1 below). Here, the “support surface” refers to a surface supported by a support boat or the like on a main surface (a main surface and a back surface that are flat surfaces) of a wafer.
しかし、ウェーハにおける支持面側を研磨した場合においても、接触痕に起因すると思われるパーティクルの発生が依然として発生していた。また、半導体デバイスの高集積化に伴い、より高品質なウェーハが求められている。このように、接触痕に起因するパーティクルの発生を一層抑制することが望まれている。
However, even when the support surface side of the wafer was polished, the generation of particles that seemed to be caused by contact marks was still occurring. In addition, with higher integration of semiconductor devices, higher quality wafers are required. Thus, it is desired to further suppress the generation of particles due to contact marks.
従って、本発明は、熱処理装置の支持ボート等との接触により半導体ウェーハに生じる接触痕に起因するパーティクルの発生を一層抑制することができる半導体ウェーハの製造方法を提供することを目的とする。
Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor wafer that can further suppress the generation of particles caused by contact marks generated on the semiconductor wafer due to contact with a support boat or the like of a heat treatment apparatus.
本発明の半導体ウェーハの製造方法は、半導体ウェーハの周縁部に面取り面を形成する面取り工程と、前記面取り工程を経た前記半導体ウェーハに対して９００℃以上の雰囲気で熱処理を施す熱処理工程と、前記熱処理工程を経た前記半導体ウェーハの主面における該主面と前記周縁部との境界部の近傍の領域を、該境界部を含んで研磨する境界部研磨工程と、を備えることを特徴とする。
The method for producing a semiconductor wafer of the present invention includes a chamfering process for forming a chamfered surface at a peripheral edge of the semiconductor wafer, a heat treatment process for performing a heat treatment in an atmosphere of 900 ° C. or higher on the semiconductor wafer that has undergone the chamfering process, And a boundary portion polishing step for polishing a region of the main surface of the semiconductor wafer that has undergone the heat treatment step in the vicinity of the boundary portion between the main surface and the peripheral portion.
前記熱処理工程と前記境界部研磨工程との間に又は前記境界部研磨工程の後に、前記半導体ウェーハの両主面をそれぞれ研磨する両面研磨工程を更に備えることが好ましい。
It is preferable that the method further includes a double-side polishing step for polishing both main surfaces of the semiconductor wafer between the heat treatment step and the boundary portion polishing step or after the boundary portion polishing step.
前記境界部研磨工程を経た前記半導体ウェーハの直径が３００ｍｍ以上であることが好ましい。
It is preferable that the diameter of the semiconductor wafer that has undergone the boundary polishing step is 300 mm or more.
前記熱処理工程における雰囲気ガスは、アルゴンガス、水素ガス、窒素ガス、又はアルゴンガスと水素ガスとの混合ガスであることが好ましい。
The atmospheric gas in the heat treatment step is preferably argon gas, hydrogen gas, nitrogen gas, or a mixed gas of argon gas and hydrogen gas.
本発明によれば、熱処理装置の支持ボート等との接触により半導体ウェーハに生じる接触痕に起因するパーティクルの発生を一層抑制することができる。
According to the present invention, it is possible to further suppress the generation of particles due to contact marks generated on a semiconductor wafer due to contact with a support boat or the like of a heat treatment apparatus.
以下、本発明の半導体ウェーハの製造方法の第１実施態様について図面を参照しながら説明する。図１は、本発明の半導体ウェーハの製造方法の第１実施態様の前半を示すフローチャートである。図２は、図１に示すフローの続きを示すフローチャートである。図３は、周縁部に面取り面２が形成されている半導体ウェーハ１における周縁部近傍を示す部分断面図である。図４は、支持ボート４に支持された半導体ウェーハ１を示す模式図である。
Hereinafter, a first embodiment of a semiconductor wafer manufacturing method of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing the first half of the first embodiment of the semiconductor wafer manufacturing method of the present invention. FIG. 2 is a flowchart showing a continuation of the flow shown in FIG. FIG. 3 is a partial cross-sectional view showing the vicinity of the periphery of the semiconductor wafer 1 in which the chamfered surface 2 is formed at the periphery. FIG. 4 is a schematic diagram showing the semiconductor wafer 1 supported by the support boat 4.
まず、図３を参照しながら、周縁部に面取り面２が形成されている半導体ウェーハ（以下単に「ウェーハ」ともいう）１について説明する。
ウェーハ１は、例えばシリコンウェーハ、ガリウム砒素ウェーハからなる。
厚み方向に視たウェーハ１の形状は、一般的には真円形状であり、その直径は、好ましくは２００ｍｍ以上、更に好ましくは３００ｍｍ以上である。具体的には、ウェーハ１の直径は、例えば２００ｍｍ、３００ｍｍ、４５０ｍｍである。なお、ここでいうウェーハ１の直径は、製造上の目標値であり、所定の公差（許容誤差）等を含むものとする。厚み方向に視たウェーハ１の形状は、楕円形状でもよい。
ウェーハ１の厚みｔ（図３参照）は、例えば６００～２０００μｍであり、好ましくは７００～１２００μｍである。 First, a semiconductor wafer (hereinafter, also simply referred to as “wafer”) 1 having a chamferedsurface 2 formed on the peripheral edge will be described with reference to FIG.
Thewafer 1 is made of, for example, a silicon wafer or a gallium arsenide wafer.
The shape of thewafer 1 viewed in the thickness direction is generally a perfect circle, and its diameter is preferably 200 mm or more, more preferably 300 mm or more. Specifically, the diameter of the wafer 1 is, for example, 200 mm, 300 mm, or 450 mm. Here, the diameter of the wafer 1 is a target value in manufacturing, and includes a predetermined tolerance (allowable error) and the like. The shape of the wafer 1 viewed in the thickness direction may be an elliptical shape.
The thickness t (see FIG. 3) of thewafer 1 is, for example, 600 to 2000 μm, and preferably 700 to 1200 μm.
ウェーハ１は、例えばシリコンウェーハ、ガリウム砒素ウェーハからなる。
厚み方向に視たウェーハ１の形状は、一般的には真円形状であり、その直径は、好ましくは２００ｍｍ以上、更に好ましくは３００ｍｍ以上である。具体的には、ウェーハ１の直径は、例えば２００ｍｍ、３００ｍｍ、４５０ｍｍである。なお、ここでいうウェーハ１の直径は、製造上の目標値であり、所定の公差（許容誤差）等を含むものとする。厚み方向に視たウェーハ１の形状は、楕円形状でもよい。
ウェーハ１の厚みｔ（図３参照）は、例えば６００～２０００μｍであり、好ましくは７００～１２００μｍである。 First, a semiconductor wafer (hereinafter, also simply referred to as “wafer”) 1 having a chamfered
The
The shape of the
The thickness t (see FIG. 3) of the
面取り工程Ｓ４（詳細は後述）を経たウェーハ１の周縁部には、図３に示すように、面取り面２が形成される。ウェーハ１の外面（表面）は、平坦な面である主面１０と、面取り面２とを備える。主面１０は、各種処理が行われ、半導体デバイスが形成される主表面１１と、その反対面である裏面１２とを備える。主表面１１は、半導体デバイスが形成される領域であるため、裏面１２に比して平坦度やパーティクルの低減等が高い水準で要求される。
主面１０（主表面１１、裏面１２）と周縁部（面取り面２）との境界を「境界部３」という。境界部３は、実質的に面積を有していない線状であり、ウェーハ１を平面視した場合（厚み方向に視た場合）に、略円形状となる。 As shown in FIG. 3, achamfered surface 2 is formed on the peripheral edge of the wafer 1 that has undergone the chamfering step S4 (details will be described later). The outer surface (front surface) of the wafer 1 includes a main surface 10 that is a flat surface and a chamfered surface 2. The main surface 10 includes a main surface 11 on which various processes are performed and a semiconductor device is formed, and a back surface 12 that is the opposite surface. Since the main surface 11 is a region where a semiconductor device is formed, flatness and reduction of particles are required at a higher level than the back surface 12.
The boundary between the main surface 10 (themain surface 11 and the back surface 12) and the peripheral edge portion (the chamfered surface 2) is referred to as a “boundary portion 3”. The boundary portion 3 is a line having substantially no area, and has a substantially circular shape when the wafer 1 is viewed in plan (when viewed in the thickness direction).
主面１０（主表面１１、裏面１２）と周縁部（面取り面２）との境界を「境界部３」という。境界部３は、実質的に面積を有していない線状であり、ウェーハ１を平面視した場合（厚み方向に視た場合）に、略円形状となる。 As shown in FIG. 3, a
The boundary between the main surface 10 (the
〔第１実施態様〕
次に、本発明の第１実施態様の半導体ウェーハの製造方法について、図１及び図２を参照しながら説明する。第１実施態様の半導体ウェーハの製造方法は、図３に示すような面取り面２を有するウェーハ１に対して各種工程を行い、所定の品質を有する半導体ウェーハを製造する方法である。 [First Embodiment]
Next, a method for manufacturing a semiconductor wafer according to the first embodiment of the present invention will be described with reference to FIGS. The semiconductor wafer manufacturing method of the first embodiment is a method of manufacturing a semiconductor wafer having a predetermined quality by performing various processes on thewafer 1 having the chamfered surface 2 as shown in FIG.
次に、本発明の第１実施態様の半導体ウェーハの製造方法について、図１及び図２を参照しながら説明する。第１実施態様の半導体ウェーハの製造方法は、図３に示すような面取り面２を有するウェーハ１に対して各種工程を行い、所定の品質を有する半導体ウェーハを製造する方法である。 [First Embodiment]
Next, a method for manufacturing a semiconductor wafer according to the first embodiment of the present invention will be described with reference to FIGS. The semiconductor wafer manufacturing method of the first embodiment is a method of manufacturing a semiconductor wafer having a predetermined quality by performing various processes on the
図１及び図２に示すように、第１実施態様の半導体ウェーハの製造方法は、下記工程Ｓ１～Ｓ１８及びＳ２１を備える。特に、第１実施態様の半導体ウェーハの製造方法は、面取り工程としての面取り工程Ｓ４及び第１鏡面面取り工程Ｓ８と、熱処理工程Ｓ１２と、境界部研磨工程としての第２鏡面面取り工程Ｓ１４と、両面研磨工程としての第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６と、を備えることを特徴とする。
As shown in FIGS. 1 and 2, the semiconductor wafer manufacturing method of the first embodiment includes the following steps S1 to S18 and S21. In particular, the semiconductor wafer manufacturing method of the first embodiment includes a chamfering process S4 and a first mirror chamfering process S8 as a chamfering process, a heat treatment process S12, a second mirror chamfering process S14 as a boundary polishing process, A second double-side polishing step S15 and a second mirror-polishing step S16 as polishing steps are provided.
（Ｓ１）インゴット成長工程
チョクラルスキー法（ＣＺ法）により半導体単結晶を引き上げて、単結晶半導体インゴットを成長させる。なお、フローティングゾーン法（ＦＺ法）により半導体インゴットを成長させることもできる。 (S1) Ingot growth step A single crystal semiconductor ingot is grown by pulling up the semiconductor single crystal by the Czochralski method (CZ method). A semiconductor ingot can be grown by a floating zone method (FZ method).
チョクラルスキー法（ＣＺ法）により半導体単結晶を引き上げて、単結晶半導体インゴットを成長させる。なお、フローティングゾーン法（ＦＺ法）により半導体インゴットを成長させることもできる。 (S1) Ingot growth step A single crystal semiconductor ingot is grown by pulling up the semiconductor single crystal by the Czochralski method (CZ method). A semiconductor ingot can be grown by a floating zone method (FZ method).
（Ｓ２）外形研削工程
インゴット成長工程Ｓ１を経て成長した半導体インゴットは、その先端部及び終端部が切断される。そして、未研削の半導体インゴットについて、その周面を真円形状に研削する。これにより断面が真円形状の半導体インゴットが得られる。半導体インゴットの周縁部には、必要に応じて、オリエンテーションフラットやノッチが形成される。 (S2) Outline Grinding Step The semiconductor ingot grown through the ingot growth step S1 is cut at the front end and the end. Then, the peripheral surface of the unground semiconductor ingot is ground into a perfect circle. As a result, a semiconductor ingot having a perfect circular cross section is obtained. Orientation flats and notches are formed on the periphery of the semiconductor ingot as necessary.
インゴット成長工程Ｓ１を経て成長した半導体インゴットは、その先端部及び終端部が切断される。そして、未研削の半導体インゴットについて、その周面を真円形状に研削する。これにより断面が真円形状の半導体インゴットが得られる。半導体インゴットの周縁部には、必要に応じて、オリエンテーションフラットやノッチが形成される。 (S2) Outline Grinding Step The semiconductor ingot grown through the ingot growth step S1 is cut at the front end and the end. Then, the peripheral surface of the unground semiconductor ingot is ground into a perfect circle. As a result, a semiconductor ingot having a perfect circular cross section is obtained. Orientation flats and notches are formed on the periphery of the semiconductor ingot as necessary.
（Ｓ３）スライス工程
外形研削工程Ｓ２を経た半導体インゴットを、その中心軸に直交する方向にスライスする。スライスには、例えばワイヤソーが用いられる。これにより、ウェーハが得られる。 (S3) Slicing Step The semiconductor ingot that has undergone the external grinding step S2 is sliced in a direction orthogonal to the central axis. For the slice, for example, a wire saw is used. Thereby, a wafer is obtained.
外形研削工程Ｓ２を経た半導体インゴットを、その中心軸に直交する方向にスライスする。スライスには、例えばワイヤソーが用いられる。これにより、ウェーハが得られる。 (S3) Slicing Step The semiconductor ingot that has undergone the external grinding step S2 is sliced in a direction orthogonal to the central axis. For the slice, for example, a wire saw is used. Thereby, a wafer is obtained.
（Ｓ４）面取り工程
スライス工程Ｓ３を経て得られたウェーハにおける周縁部に対して、ウェーハの周縁部の欠けやチッピングを防止するために面取り加工が施される。例えば、ウェーハの周縁部は、面取り用砥石により所定の形状に面取りされる。これにより、図３に示すように、ウェーハ１の周縁部に、所定の角度を有する面取り面２が形成される。 (S4) Chamfering Step Chamfering is performed on the peripheral portion of the wafer obtained through the slicing step S3 in order to prevent chipping and chipping of the peripheral portion of the wafer. For example, the peripheral edge of the wafer is chamfered into a predetermined shape by a chamfering grindstone. Thereby, as shown in FIG. 3, achamfered surface 2 having a predetermined angle is formed on the peripheral edge of the wafer 1.
スライス工程Ｓ３を経て得られたウェーハにおける周縁部に対して、ウェーハの周縁部の欠けやチッピングを防止するために面取り加工が施される。例えば、ウェーハの周縁部は、面取り用砥石により所定の形状に面取りされる。これにより、図３に示すように、ウェーハ１の周縁部に、所定の角度を有する面取り面２が形成される。 (S4) Chamfering Step Chamfering is performed on the peripheral portion of the wafer obtained through the slicing step S3 in order to prevent chipping and chipping of the peripheral portion of the wafer. For example, the peripheral edge of the wafer is chamfered into a predetermined shape by a chamfering grindstone. Thereby, as shown in FIG. 3, a
（Ｓ５）ラッピング工程
面取り工程Ｓ４を経たウェーハ１に対して、ラッピングが施される。これにより、スライス工程Ｓ３などで生じたウェーハ１における主面１０の凹凸は、平坦化される。例えば、ウェーハ１を互いに平行なラッピング定盤の間に配置し、ラッピング定盤とウェーハ１との間に、アルミナ砥粒、分散剤、水などの混合物であるラッピング液を流し込む。そして、ラッピング定盤とウェーハ１とを加圧下で互いに回転させ、擦り合わせを行なう。これにより、ウェーハ１における主表面１１及び裏面１２の両面がラッピングされる。その結果、ウェーハ１における主表面１１及び裏面１２の平坦度及びウェーハ１の平行度が高まる。
なお、ラッピング工程Ｓ５に代えて、両頭研削工程を行うこともできる。 (S5) Lapping process Lapping is performed on thewafer 1 that has undergone the chamfering process S4. Thereby, the unevenness | corrugation of the main surface 10 in the wafer 1 which arose in slice process S3 etc. is planarized. For example, the wafer 1 is disposed between lapping surface plates parallel to each other, and a lapping liquid that is a mixture of alumina abrasive grains, a dispersant, water, and the like is poured between the lapping surface plate and the wafer 1. Then, the lapping platen and the wafer 1 are rotated against each other under pressure to perform rubbing. Thereby, both the main surface 11 and the back surface 12 in the wafer 1 are lapped. As a result, the flatness of the main surface 11 and the back surface 12 and the parallelism of the wafer 1 in the wafer 1 are increased.
In addition, it can replace with lapping process S5 and can also perform a double-headed grinding process.
面取り工程Ｓ４を経たウェーハ１に対して、ラッピングが施される。これにより、スライス工程Ｓ３などで生じたウェーハ１における主面１０の凹凸は、平坦化される。例えば、ウェーハ１を互いに平行なラッピング定盤の間に配置し、ラッピング定盤とウェーハ１との間に、アルミナ砥粒、分散剤、水などの混合物であるラッピング液を流し込む。そして、ラッピング定盤とウェーハ１とを加圧下で互いに回転させ、擦り合わせを行なう。これにより、ウェーハ１における主表面１１及び裏面１２の両面がラッピングされる。その結果、ウェーハ１における主表面１１及び裏面１２の平坦度及びウェーハ１の平行度が高まる。
なお、ラッピング工程Ｓ５に代えて、両頭研削工程を行うこともできる。 (S5) Lapping process Lapping is performed on the
In addition, it can replace with lapping process S5 and can also perform a double-headed grinding process.
（Ｓ６）平面研削工程
ラッピング工程Ｓ５を経たウェーハ１に対して、平面研削加工を行う。これにより、ウェーハ１における主面１０の平坦度が更に向上する。平面研削加工は、例えば、ウェーハ１の一方の面を真空吸着により保持し、ウェーハ１及びカップ形状の微細ダイヤモンド砥石を回転させながら、ウェーハ１の他方の面と微細ダイヤモンド砥石とを互いに接触させることによって、行うことができる。 (S6) Surface grinding step Surface grinding is performed on thewafer 1 that has undergone the lapping step S5. Thereby, the flatness of the main surface 10 in the wafer 1 is further improved. In the surface grinding process, for example, one surface of the wafer 1 is held by vacuum suction, and the other surface of the wafer 1 and the fine diamond grindstone are brought into contact with each other while rotating the wafer 1 and the cup-shaped fine diamond grindstone. Can be done.
ラッピング工程Ｓ５を経たウェーハ１に対して、平面研削加工を行う。これにより、ウェーハ１における主面１０の平坦度が更に向上する。平面研削加工は、例えば、ウェーハ１の一方の面を真空吸着により保持し、ウェーハ１及びカップ形状の微細ダイヤモンド砥石を回転させながら、ウェーハ１の他方の面と微細ダイヤモンド砥石とを互いに接触させることによって、行うことができる。 (S6) Surface grinding step Surface grinding is performed on the
（Ｓ７）エッチング工程
平面研削工程Ｓ６を経たウェーハ１は、エッチング液にディップされて、エッチング処理が行われる。例えば、ウェーハ１をスピンしながら、ウェーハ１の主面１０にエッチング液を供給する。供給したエッチング液をスピンによる遠心力によりウェーハ１の主面１０の全体に拡げて、ウェーハの主面１０の全体をエッチングする。ウェーハの主面１０の表面粗さＲａを所定の表面粗さに制御する。このようにして、面取り工程Ｓ４やラッピング工程Ｓ５のような機械加工プロセスによって生じた加工変質層を、ほぼ完全に除去することができる。 (S7) Etching Step Thewafer 1 that has undergone the surface grinding step S6 is dipped in an etchant and subjected to an etching process. For example, an etching solution is supplied to the main surface 10 of the wafer 1 while spinning the wafer 1. The supplied etching solution is spread over the entire main surface 10 of the wafer 1 by centrifugal force due to spin, and the entire main surface 10 of the wafer is etched. The surface roughness Ra of the main surface 10 of the wafer is controlled to a predetermined surface roughness. In this way, the work-affected layer generated by the machining process such as the chamfering step S4 and the lapping step S5 can be almost completely removed.
平面研削工程Ｓ６を経たウェーハ１は、エッチング液にディップされて、エッチング処理が行われる。例えば、ウェーハ１をスピンしながら、ウェーハ１の主面１０にエッチング液を供給する。供給したエッチング液をスピンによる遠心力によりウェーハ１の主面１０の全体に拡げて、ウェーハの主面１０の全体をエッチングする。ウェーハの主面１０の表面粗さＲａを所定の表面粗さに制御する。このようにして、面取り工程Ｓ４やラッピング工程Ｓ５のような機械加工プロセスによって生じた加工変質層を、ほぼ完全に除去することができる。 (S7) Etching Step The
（Ｓ８）第１鏡面面取り工程
エッチング工程Ｓ７を経たウェーハ１の周縁部に対して、鏡面面取り加工を行う。これにより、ウェーハ１の面取り面２が鏡面仕上げされる。鏡面面取り加工は、例えば、ウェーハ１の面取り面２に研磨液を供給しながら、軸線回りに回転している研磨布の外周面にウェーハ１の面取り面２を押し付けることによって、行われる。 (S8) First Mirror Chamfering Step A mirror chamfering process is performed on the peripheral portion of thewafer 1 that has undergone the etching step S7. Thereby, the chamfered surface 2 of the wafer 1 is mirror-finished. The mirror chamfering process is performed, for example, by pressing the chamfered surface 2 of the wafer 1 against the outer peripheral surface of the polishing cloth rotating around the axis while supplying the polishing liquid to the chamfered surface 2 of the wafer 1.
エッチング工程Ｓ７を経たウェーハ１の周縁部に対して、鏡面面取り加工を行う。これにより、ウェーハ１の面取り面２が鏡面仕上げされる。鏡面面取り加工は、例えば、ウェーハ１の面取り面２に研磨液を供給しながら、軸線回りに回転している研磨布の外周面にウェーハ１の面取り面２を押し付けることによって、行われる。 (S8) First Mirror Chamfering Step A mirror chamfering process is performed on the peripheral portion of the
（Ｓ９）第１両面研磨工程
第１鏡面面取り工程Ｓ８を経たウェーハ１の主表面１１及び裏面１２に対して、粗研磨としての両面研磨加工を行う。両面研磨加工は、ウェーハ１の主表面１１及び裏面１２を同時に研磨する両面同時研磨装置を用いて行われる。なお、第１両面研磨工程Ｓ９に代えて、ウェーハ１の主表面１１及び裏面１２に対して片面ずつ粗研磨加工を施してもよい。 (S9) First Double-side Polishing Step Double-side polishing as rough polishing is performed on themain surface 11 and the back surface 12 of the wafer 1 that has undergone the first mirror chamfering step S8. The double-side polishing process is performed using a double-side simultaneous polishing apparatus that simultaneously polishes the main surface 11 and the back surface 12 of the wafer 1. Note that instead of the first double-side polishing step S9, the main surface 11 and the back surface 12 of the wafer 1 may be subjected to rough polishing one by one.
第１鏡面面取り工程Ｓ８を経たウェーハ１の主表面１１及び裏面１２に対して、粗研磨としての両面研磨加工を行う。両面研磨加工は、ウェーハ１の主表面１１及び裏面１２を同時に研磨する両面同時研磨装置を用いて行われる。なお、第１両面研磨工程Ｓ９に代えて、ウェーハ１の主表面１１及び裏面１２に対して片面ずつ粗研磨加工を施してもよい。 (S9) First Double-side Polishing Step Double-side polishing as rough polishing is performed on the
（Ｓ１０）第１鏡面研磨工程
第１両面研磨工程Ｓ９を経たウェーハ１の主表面１１及び裏面１２に対して、鏡面研磨を行う。鏡面研磨は、ウェーハ１の主表面１１及び裏面１２を同時に研磨する両面同時研磨装置を用いて行われる。なお、両面同時研磨に代えて、ウェーハ１の主表面１１及び裏面１２に対して片面ずつ鏡面研磨加工を施してもよい。 (S10) First Mirror Polishing Step Mirror polishing is performed on themain surface 11 and the back surface 12 of the wafer 1 that has undergone the first double-side polishing step S9. The mirror polishing is performed using a double-sided simultaneous polishing apparatus that simultaneously polishes the main surface 11 and the back surface 12 of the wafer 1. Instead of simultaneous double-side polishing, the main surface 11 and the back surface 12 of the wafer 1 may be mirror-polished one by one.
第１両面研磨工程Ｓ９を経たウェーハ１の主表面１１及び裏面１２に対して、鏡面研磨を行う。鏡面研磨は、ウェーハ１の主表面１１及び裏面１２を同時に研磨する両面同時研磨装置を用いて行われる。なお、両面同時研磨に代えて、ウェーハ１の主表面１１及び裏面１２に対して片面ずつ鏡面研磨加工を施してもよい。 (S10) First Mirror Polishing Step Mirror polishing is performed on the
（Ｓ１１）熱処理前洗浄工程
第１鏡面研磨工程Ｓ１０を経たウェーハ１に対して洗浄を行う。熱処理前の洗浄は、例えば、ＲＣＡ洗浄及びＨＦ洗浄などにより行うことができる。これにより、熱処理工程（表面改質工程）Ｓ１２の直前のウェーハ１の外面を清浄化することができる。 (S11) Pre-heat treatment cleaning step Thewafer 1 that has undergone the first mirror polishing step S10 is cleaned. Cleaning before the heat treatment can be performed by, for example, RCA cleaning, HF cleaning, or the like. Thereby, the outer surface of the wafer 1 immediately before the heat treatment step (surface modification step) S12 can be cleaned.
第１鏡面研磨工程Ｓ１０を経たウェーハ１に対して洗浄を行う。熱処理前の洗浄は、例えば、ＲＣＡ洗浄及びＨＦ洗浄などにより行うことができる。これにより、熱処理工程（表面改質工程）Ｓ１２の直前のウェーハ１の外面を清浄化することができる。 (S11) Pre-heat treatment cleaning step The
（Ｓ１２）熱処理工程（表面改質工程）
熱処理前洗浄工程Ｓ１１を経たウェーハ１に対して９００℃以上の雰囲気で熱処理を行う。雰囲気の温度は、好ましくは１０００℃以上であり、更に好ましくは１１００℃以上である。雰囲気の温度は、好ましくは１３５０℃以下である。熱処理は、１０分～１６時間行うことが好ましい。このようにしてウェーハ１に対して表面改質処理を行う。表面改質処理とは、ウェーハ１の表面に対して、ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）等の空孔が凝集して生じるボイド（空洞）欠陥（Ｖ欠陥）を消滅させることをいう。 (S12) Heat treatment step (surface modification step)
Thewafer 1 that has undergone the pre-heat treatment cleaning step S11 is heat-treated in an atmosphere of 900 ° C. or higher. The temperature of the atmosphere is preferably 1000 ° C. or higher, more preferably 1100 ° C. or higher. The temperature of the atmosphere is preferably 1350 ° C. or lower. The heat treatment is preferably performed for 10 minutes to 16 hours. In this way, the surface modification process is performed on the wafer 1. The surface modification treatment means that void (cavity) defects (V defects) generated by agglomeration of vacancies such as COP (Crystal Originated Particle) on the surface of the wafer 1 are eliminated.
熱処理前洗浄工程Ｓ１１を経たウェーハ１に対して９００℃以上の雰囲気で熱処理を行う。雰囲気の温度は、好ましくは１０００℃以上であり、更に好ましくは１１００℃以上である。雰囲気の温度は、好ましくは１３５０℃以下である。熱処理は、１０分～１６時間行うことが好ましい。このようにしてウェーハ１に対して表面改質処理を行う。表面改質処理とは、ウェーハ１の表面に対して、ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）等の空孔が凝集して生じるボイド（空洞）欠陥（Ｖ欠陥）を消滅させることをいう。 (S12) Heat treatment step (surface modification step)
The
熱処理における雰囲気ガスとしては、例えば、アルゴンガス、水素ガス、窒素ガス、アルゴンガスと水素ガスとの混合ガスが用いられる。
なお、熱処理は、ウェーハの表面を実質的に改質させない処理でもよい。
さらに、格子間にシリコンを注入することによりＣＯＰを消失させるため、熱処理工程Ｓ１２に引き続き、雰囲気ガスをＯ２へ切り替えて、熱処理を行った後に、酸化膜の剥離処理を実施してもよい。 As the atmospheric gas in the heat treatment, for example, argon gas, hydrogen gas, nitrogen gas, or a mixed gas of argon gas and hydrogen gas is used.
The heat treatment may be a process that does not substantially modify the surface of the wafer.
Further, in order to eliminate COP by injecting silicon between the lattices, after the heat treatment step S12, the atmosphere gas may be switched to O 2 and the heat treatment may be performed, and then the oxide film may be peeled off.
なお、熱処理は、ウェーハの表面を実質的に改質させない処理でもよい。
さらに、格子間にシリコンを注入することによりＣＯＰを消失させるため、熱処理工程Ｓ１２に引き続き、雰囲気ガスをＯ２へ切り替えて、熱処理を行った後に、酸化膜の剥離処理を実施してもよい。 As the atmospheric gas in the heat treatment, for example, argon gas, hydrogen gas, nitrogen gas, or a mixed gas of argon gas and hydrogen gas is used.
The heat treatment may be a process that does not substantially modify the surface of the wafer.
Further, in order to eliminate COP by injecting silicon between the lattices, after the heat treatment step S12, the atmosphere gas may be switched to O 2 and the heat treatment may be performed, and then the oxide film may be peeled off.
（Ｓ１３）第１厚み測定工程
熱処理工程（表面改質工程）Ｓ１２を経たウェーハ１の厚みｔを測定する。これにより、第２鏡面面取り工程（境界部研磨工程）Ｓ１４の前におけるウェーハ１の厚みｔを確認する。
なお、第１厚み測定工程Ｓ１３は、エッチング工程Ｓ７と熱処理工程（表面改質工程）Ｓ１２との間に行うこともできる。例えば、第１厚み測定工程Ｓ１３は、第１鏡面研磨工程Ｓ１０と熱処理前洗浄工程Ｓ１１との間に行うことができる。 (S13) First Thickness Measurement Step The thickness t of thewafer 1 that has undergone the heat treatment step (surface modification step) S12 is measured. Thereby, the thickness t of the wafer 1 before the second mirror chamfering step (boundary portion polishing step) S14 is confirmed.
In addition, 1st thickness measurement process S13 can also be performed between etching process S7 and heat processing process (surface modification process) S12. For example, the first thickness measurement step S13 can be performed between the first mirror polishing step S10 and the pre-heat treatment cleaning step S11.
熱処理工程（表面改質工程）Ｓ１２を経たウェーハ１の厚みｔを測定する。これにより、第２鏡面面取り工程（境界部研磨工程）Ｓ１４の前におけるウェーハ１の厚みｔを確認する。
なお、第１厚み測定工程Ｓ１３は、エッチング工程Ｓ７と熱処理工程（表面改質工程）Ｓ１２との間に行うこともできる。例えば、第１厚み測定工程Ｓ１３は、第１鏡面研磨工程Ｓ１０と熱処理前洗浄工程Ｓ１１との間に行うことができる。 (S13) First Thickness Measurement Step The thickness t of the
In addition, 1st thickness measurement process S13 can also be performed between etching process S7 and heat processing process (surface modification process) S12. For example, the first thickness measurement step S13 can be performed between the first mirror polishing step S10 and the pre-heat treatment cleaning step S11.
（Ｓ１４）第２鏡面面取り工程（境界部研磨工程）
熱処理工程（表面改質工程）Ｓ１２を経たウェーハの主面１０及び周縁部（面取り面２）に対して、主面１０（主表面１１及び裏面１２）と周縁部との境界部３を含んで（つまり境界部３を跨いで）、鏡面面取り加工を行う。
主面１０における境界部３の近傍の領域は、ウェーハ１の径方向に例えば、０．２～２ｍｍの幅の範囲が、鏡面研磨される。
また、面取り面２における境界部３の近傍の領域は、ウェーハ１の径方向に例えば、０．２ｍｍ以上の幅の範囲が、鏡面面取りされる。従って、例えば、裏面１２側の境界部３から裏面１２の中心側に向けて０．２ｍｍ以上の幅の範囲が鏡面面取りされてもよい。また、裏面１２側の境界部３から主表面１１側に向けて０．２ｍｍ以上の幅の範囲が鏡面面取りされてもよい。 (S14) Second mirror chamfering step (boundary polishing step)
Including theboundary portion 3 between the main surface 10 (the main surface 11 and the back surface 12) and the peripheral portion with respect to the main surface 10 and the peripheral portion (the chamfered surface 2) of the wafer that has undergone the heat treatment step (surface modification step) S12. A mirror chamfering process is performed (ie across the boundary 3).
A region of themain surface 10 in the vicinity of the boundary portion 3 is mirror-polished, for example, in a range of 0.2 to 2 mm in the radial direction of the wafer 1.
Further, in the chamferedsurface 2, the region in the vicinity of the boundary portion 3 is mirror chamfered in a range of a width of 0.2 mm or more in the radial direction of the wafer 1, for example. Therefore, for example, a range having a width of 0.2 mm or more from the boundary portion 3 on the back surface 12 side toward the center side of the back surface 12 may be mirror chamfered. Further, a range of a width of 0.2 mm or more may be chamfered from the boundary portion 3 on the back surface 12 side toward the main surface 11 side.
熱処理工程（表面改質工程）Ｓ１２を経たウェーハの主面１０及び周縁部（面取り面２）に対して、主面１０（主表面１１及び裏面１２）と周縁部との境界部３を含んで（つまり境界部３を跨いで）、鏡面面取り加工を行う。
主面１０における境界部３の近傍の領域は、ウェーハ１の径方向に例えば、０．２～２ｍｍの幅の範囲が、鏡面研磨される。
また、面取り面２における境界部３の近傍の領域は、ウェーハ１の径方向に例えば、０．２ｍｍ以上の幅の範囲が、鏡面面取りされる。従って、例えば、裏面１２側の境界部３から裏面１２の中心側に向けて０．２ｍｍ以上の幅の範囲が鏡面面取りされてもよい。また、裏面１２側の境界部３から主表面１１側に向けて０．２ｍｍ以上の幅の範囲が鏡面面取りされてもよい。 (S14) Second mirror chamfering step (boundary polishing step)
Including the
A region of the
Further, in the chamfered
なお、ウェーハ１の主面１０における主面１０と周縁部との境界部３の近傍の領域を、少なくとも研磨すればよい。
主面１０については、主表面１１及び裏面１２の両面を同時に研磨してもよく、あるいは、主表面１１又は裏面１２の片面ずつを順に研磨をしてもよい。また、主面１０については、熱処理装置の支持ボート４（図４参照）に接触する面側のみを研磨してもよい。
鏡面面取りは、例えば、特開２００６－１５６６８８号公報、特開平９－１８３０５１号公報に記載の技術を用いて行うことができる（第１鏡面面取り工程Ｓ８においても同様）。 Note that at least a region in the vicinity of theboundary portion 3 between the main surface 10 and the peripheral portion of the main surface 10 of the wafer 1 may be polished.
About themain surface 10, you may grind | polish both the main surface 11 and the back surface 12 simultaneously, or you may grind | polish each surface of the main surface 11 or the back surface 12 one by one. Moreover, about the main surface 10, you may grind | polish only the surface side which contacts the support boat 4 (refer FIG. 4) of a heat processing apparatus.
The mirror chamfering can be performed, for example, using the techniques described in Japanese Patent Application Laid-Open No. 2006-156688 and Japanese Patent Application Laid-Open No. 9-183051 (the same applies to the first mirror surface chamfering step S8).
主面１０については、主表面１１及び裏面１２の両面を同時に研磨してもよく、あるいは、主表面１１又は裏面１２の片面ずつを順に研磨をしてもよい。また、主面１０については、熱処理装置の支持ボート４（図４参照）に接触する面側のみを研磨してもよい。
鏡面面取りは、例えば、特開２００６－１５６６８８号公報、特開平９－１８３０５１号公報に記載の技術を用いて行うことができる（第１鏡面面取り工程Ｓ８においても同様）。 Note that at least a region in the vicinity of the
About the
The mirror chamfering can be performed, for example, using the techniques described in Japanese Patent Application Laid-Open No. 2006-156688 and Japanese Patent Application Laid-Open No. 9-183051 (the same applies to the first mirror surface chamfering step S8).
（Ｓ１５）第２両面研磨工程
第２鏡面面取り工程（境界部研磨工程）Ｓ１４を経たウェーハ１の主表面１１及び裏面１２に対して、第１両面研磨工程Ｓ９と同様に、両面研磨加工を行う。 (S15) Second double-side polishing step Similar to the first double-side polishing step S9, double-side polishing is performed on themain surface 11 and the back surface 12 of the wafer 1 that has undergone the second mirror chamfering step (boundary portion polishing step) S14. .
第２鏡面面取り工程（境界部研磨工程）Ｓ１４を経たウェーハ１の主表面１１及び裏面１２に対して、第１両面研磨工程Ｓ９と同様に、両面研磨加工を行う。 (S15) Second double-side polishing step Similar to the first double-side polishing step S9, double-side polishing is performed on the
（Ｓ１６）第２鏡面研磨工程
第２両面研磨工程Ｓ１５を経たウェーハ１の主表面１１及び裏面１２に対して、第１鏡面研磨工程Ｓ１０と同様に、鏡面研磨加工を行う。 (S16) Second Mirror Polishing Step Themain surface 11 and back surface 12 of the wafer 1 that has undergone the second double-side polishing step S15 are mirror-polished similarly to the first mirror polishing step S10.
第２両面研磨工程Ｓ１５を経たウェーハ１の主表面１１及び裏面１２に対して、第１鏡面研磨工程Ｓ１０と同様に、鏡面研磨加工を行う。 (S16) Second Mirror Polishing Step The
（Ｓ１７）熱処理後洗浄工程
第２鏡面研磨工程Ｓ１６を経たウェーハ１に対して、洗浄を行う。この洗浄には、例えばＲＣＡ洗浄が用いられる。これにより、熱処理工程（表面改質工程）Ｓ１２及び各研磨工程Ｓ１４～Ｓ１６におけるウェーハ１の汚染を清浄化することができる。 (S17) Cleaning process after heat treatment Thewafer 1 that has undergone the second mirror polishing process S16 is cleaned. For this cleaning, for example, RCA cleaning is used. Thereby, contamination of the wafer 1 in the heat treatment step (surface modification step) S12 and the polishing steps S14 to S16 can be cleaned.
第２鏡面研磨工程Ｓ１６を経たウェーハ１に対して、洗浄を行う。この洗浄には、例えばＲＣＡ洗浄が用いられる。これにより、熱処理工程（表面改質工程）Ｓ１２及び各研磨工程Ｓ１４～Ｓ１６におけるウェーハ１の汚染を清浄化することができる。 (S17) Cleaning process after heat treatment The
（Ｓ１８）第２厚み測定工程
熱処理後洗浄工程Ｓ１７を経たウェーハ１の厚みｔを測定する。これにより、熱処理後洗浄工程Ｓ１７の直後におけるウェーハ１の厚みｔを確認することができる。 (S18) Second thickness measurement step The thickness t of thewafer 1 that has undergone the post-heat treatment cleaning step S17 is measured. Thereby, the thickness t of the wafer 1 immediately after the post-heat treatment cleaning step S17 can be confirmed.
熱処理後洗浄工程Ｓ１７を経たウェーハ１の厚みｔを測定する。これにより、熱処理後洗浄工程Ｓ１７の直後におけるウェーハ１の厚みｔを確認することができる。 (S18) Second thickness measurement step The thickness t of the
（Ｓ２１）仕上げ洗浄工程
各工程Ｓ１～Ｓ１８を経たウェーハに対して、仕上げ洗浄を行う。仕上げ洗浄には、例えば、ＲＣＡ洗浄液が用いられる。 (S21) Finish cleaning step Finish cleaning is performed on the wafer that has undergone each step S1 to S18. For the finish cleaning, for example, an RCA cleaning solution is used.
各工程Ｓ１～Ｓ１８を経たウェーハに対して、仕上げ洗浄を行う。仕上げ洗浄には、例えば、ＲＣＡ洗浄液が用いられる。 (S21) Finish cleaning step Finish cleaning is performed on the wafer that has undergone each step S1 to S18. For the finish cleaning, for example, an RCA cleaning solution is used.
第１実施態様の半導体ウェーハの製造方法によれば、例えば、以下の効果が奏される。
第１実施態様の半導体ウェーハの製造方法においては、「ウェーハ１に対して９００℃以上の雰囲気で熱処理を行う熱処理工程Ｓ１２を経たウェーハ１の主面１０における境界部３の近傍の領域を、境界部３を含んで研磨する境界部研磨工程Ｓ１４」を備えている。そのため、熱処理装置の支持ボート４（図４参照）等との接触によりウェーハ１に生じる接触痕に起因するパーティクルの発生を一層抑制することができる。 According to the semiconductor wafer manufacturing method of the first embodiment, for example, the following effects are exhibited.
In the semiconductor wafer manufacturing method according to the first embodiment, “a region in the vicinity of theboundary portion 3 on the main surface 10 of the wafer 1 that has undergone the heat treatment step S12 in which the heat treatment is performed on the wafer 1 in an atmosphere of 900 ° C. or higher is defined as Boundary portion polishing step S14 "for polishing including the portion 3 is provided. Therefore, it is possible to further suppress the generation of particles due to contact marks generated on the wafer 1 due to contact with the support boat 4 (see FIG. 4) of the heat treatment apparatus.
第１実施態様の半導体ウェーハの製造方法においては、「ウェーハ１に対して９００℃以上の雰囲気で熱処理を行う熱処理工程Ｓ１２を経たウェーハ１の主面１０における境界部３の近傍の領域を、境界部３を含んで研磨する境界部研磨工程Ｓ１４」を備えている。そのため、熱処理装置の支持ボート４（図４参照）等との接触によりウェーハ１に生じる接触痕に起因するパーティクルの発生を一層抑制することができる。 According to the semiconductor wafer manufacturing method of the first embodiment, for example, the following effects are exhibited.
In the semiconductor wafer manufacturing method according to the first embodiment, “a region in the vicinity of the
第１実施態様の半導体ウェーハの製造方法により、支持ボート４等との接触痕に起因するパーティクルの発生を抑制することができる理由としては、例えば、以下のことが考えられる。従来、特に縦型の熱処理炉を備えた熱処理装置においては、ウェーハ１における接触痕は、主面１０（主表面１１、裏面１２）をウェーハ１の厚み方向に研磨すれば（通常の片面研磨又は両面研磨をすれば）、消去できると考えられていた。
As the reason why the generation of particles due to contact marks with the support boat 4 or the like can be suppressed by the semiconductor wafer manufacturing method of the first embodiment, the following may be considered, for example. Conventionally, particularly in a heat treatment apparatus equipped with a vertical heat treatment furnace, contact marks on the wafer 1 can be obtained by polishing the main surface 10 (main surface 11 and back surface 12) in the thickness direction of the wafer 1 (normal single-side polishing or It was thought that it could be erased if both sides were polished.
しかし、実際には、特に複数のウェーハ１を一度に熱処理するバッチ式の縦型の熱処理炉を備えた熱処理装置においては、熱処理炉へのウェーハ１の出し入れの際にウェーハ１の面内方向の温度の不均一さに起因して、ウェーハ１に反りが発生していた。そのため、図４に示すように、ウェーハ１は、その主面１０における境界部３の近傍の領域において、支持ボート４に線接触していた。その結果、接触痕は、主として、主面１０における境界部３の近傍の領域に発生していた。境界部３は主面１０に対して角張っているため、境界部３には接触痕が深く形成される。境界部３に形成された接触痕は、通常の片面研磨又は両面研磨では研磨されずに、研磨後においても接触痕の多くが残存していた。そのため、残存した接触痕から、パーティクルが発生していた。
However, in practice, in a heat treatment apparatus equipped with a batch type vertical heat treatment furnace that heat treats a plurality of wafers 1 at a time, the wafer 1 in the in-plane direction is taken into and out of the heat treatment furnace. The wafer 1 was warped due to the non-uniform temperature. Therefore, as shown in FIG. 4, the wafer 1 is in line contact with the support boat 4 in the region near the boundary portion 3 on the main surface 10. As a result, the contact mark was mainly generated in the area near the boundary portion 3 on the main surface 10. Since the boundary portion 3 is angular with respect to the main surface 10, a contact mark is deeply formed in the boundary portion 3. The contact marks formed on the boundary portion 3 were not polished by normal single-side polishing or double-side polishing, and many of the contact marks remained after polishing. For this reason, particles are generated from the remaining contact marks.
このような現象は、ウェーハ１の直径が大きくなるほどウェーハ１が反りやすくなるため、顕著となる。また、このような現象は、例えば、大口径の直径が３００ｍｍ、４５０ｍｍのウェーハ１において、顕著となる。
また、このような現象は、熱処理工程における雰囲気の温度が高くなるほど、接触痕や歪みが広がりやすくなるため、顕著となる。このような現象は、特に、転位の移動速度が増加する９００℃以上の雰囲気において顕著となる。 Such a phenomenon becomes more prominent because thewafer 1 is more likely to warp as the diameter of the wafer 1 increases. Moreover, such a phenomenon becomes remarkable in the wafer 1 having large diameters of 300 mm and 450 mm, for example.
Further, such a phenomenon becomes more prominent because contact marks and strains are more likely to spread as the temperature of the atmosphere in the heat treatment process increases. Such a phenomenon becomes remarkable particularly in an atmosphere of 900 ° C. or higher in which the dislocation moving speed increases.
また、このような現象は、熱処理工程における雰囲気の温度が高くなるほど、接触痕や歪みが広がりやすくなるため、顕著となる。このような現象は、特に、転位の移動速度が増加する９００℃以上の雰囲気において顕著となる。 Such a phenomenon becomes more prominent because the
Further, such a phenomenon becomes more prominent because contact marks and strains are more likely to spread as the temperature of the atmosphere in the heat treatment process increases. Such a phenomenon becomes remarkable particularly in an atmosphere of 900 ° C. or higher in which the dislocation moving speed increases.
これに対して、第１実施態様の半導体ウェーハの製造方法においては、主面１０における境界部３の近傍の領域を研磨するため、通常の片面研磨又は両面研磨で研磨した場合と比べて、接触痕の大部分を除去することができる。そのため、支持ボート４等との接触痕に起因するパーティクルの発生を抑制することができる。また、接触痕によるキズがなくなり、ウェーハ１の機械的強度が向上し、ウェーハ１の割れが発生しにくくなる。
On the other hand, in the method for manufacturing a semiconductor wafer according to the first embodiment, since the region near the boundary portion 3 on the main surface 10 is polished, it is in contact with the case where polishing is performed by normal single-side polishing or double-side polishing. Most of the marks can be removed. Therefore, the generation of particles due to contact marks with the support boat 4 or the like can be suppressed. Further, scratches due to contact marks are eliminated, the mechanical strength of the wafer 1 is improved, and cracking of the wafer 1 is less likely to occur.
また、第１実施態様は、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を経たウェーハ１の両主面１０（主表面１１、裏面１２）をそれぞれ研磨する第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６を更に備えている。そのため、第１実施態様によれば、第２鏡面面取り工程（境界部研磨工程）Ｓ１４による両主面１０の荒れを除去することができると共に、境界部３のキズを完全に除去することができる。
In the first embodiment, the second double-side polishing step S15 and the second double-side polishing step S15 for polishing both the main surfaces 10 (the main surface 11 and the back surface 12) of the wafer 1 that have undergone the second mirror chamfering step (boundary portion polishing step) S14. A mirror polishing step S16 is further provided. Therefore, according to the first embodiment, it is possible to remove the roughness of both main surfaces 10 due to the second mirror chamfering step (boundary portion polishing step) S14 and to completely remove the scratches on the boundary portion 3. .
次に、本発明の半導体ウェーハの製造方法の他の実施態様である第２実施態様～第４実施態様について説明する。他の実施態様については、主として、第１実施態様とは異なる点を説明し、第１実施態様と同様の構成について同じ符号を付し、説明を省略する。他の実施態様について特に説明しない点については、第１実施態様についての説明が適宜適用される。他の実施態様においても、第１実施態様と同様の効果が奏される。
Next, second to fourth embodiments, which are other embodiments of the semiconductor wafer manufacturing method of the present invention, will be described. About another embodiment, a different point from a 1st embodiment is mainly demonstrated, the same code | symbol is attached | subjected about the structure similar to a 1st embodiment, and description is abbreviate | omitted. The description about the first embodiment is applied as appropriate to points that are not specifically described regarding the other embodiments. In other embodiments, the same effects as in the first embodiment can be obtained.
〔第２実施態様〕
図５は、本発明の半導体ウェーハの第２実施態様の後半を示すフローチャート（図２対応図）である。図５に示すように、第２実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、第２鏡面面取り工程（境界部研磨工程）Ｓ１４と第２両面研磨工程Ｓ１５との順序が異なる。それ以外は、第１実施態様と同じである。 [Second Embodiment]
FIG. 5 is a flowchart (corresponding to FIG. 2) showing the second half of the second embodiment of the semiconductor wafer of the present invention. As shown in FIG. 5, the wafer manufacturing method of the second embodiment is different from the wafer manufacturing method of the first embodiment in the second mirror chamfering step (boundary portion polishing step) S14 and the second double-side polishing step. The order with S15 is different. Other than that, it is the same as the first embodiment.
図５は、本発明の半導体ウェーハの第２実施態様の後半を示すフローチャート（図２対応図）である。図５に示すように、第２実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、第２鏡面面取り工程（境界部研磨工程）Ｓ１４と第２両面研磨工程Ｓ１５との順序が異なる。それ以外は、第１実施態様と同じである。 [Second Embodiment]
FIG. 5 is a flowchart (corresponding to FIG. 2) showing the second half of the second embodiment of the semiconductor wafer of the present invention. As shown in FIG. 5, the wafer manufacturing method of the second embodiment is different from the wafer manufacturing method of the first embodiment in the second mirror chamfering step (boundary portion polishing step) S14 and the second double-side polishing step. The order with S15 is different. Other than that, it is the same as the first embodiment.
〔第３実施態様〕
図６は、本発明の半導体ウェーハの第３実施態様の後半を示すフローチャート（図２対応図）である。図６に示すように、第３実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、第２両面研磨工程Ｓ１５と第２鏡面研磨工程Ｓ１６との間に、境界部研磨工程としての第３鏡面面取り工程Ｓ２２を備える。第３鏡面面取り工程Ｓ２２は、第２鏡面面取り工程Ｓ１４の後に行うものであるため、第２鏡面面取り工程Ｓ１４に比して、簡易な研磨を行うだけでよい。 [Third embodiment]
FIG. 6 is a flowchart (corresponding to FIG. 2) showing the second half of the third embodiment of the semiconductor wafer of the present invention. As shown in FIG. 6, the wafer manufacturing method of the third embodiment is between the second double-side polishing step S <b> 15 and the second mirror polishing step S <b> 16 as compared to the wafer manufacturing method of the first embodiment. A third mirror chamfering step S22 is provided as a boundary portion polishing step. Since the third mirror chamfering step S22 is performed after the second mirror chamfering step S14, it is only necessary to perform simple polishing as compared with the second mirror chamfering step S14.
図６は、本発明の半導体ウェーハの第３実施態様の後半を示すフローチャート（図２対応図）である。図６に示すように、第３実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、第２両面研磨工程Ｓ１５と第２鏡面研磨工程Ｓ１６との間に、境界部研磨工程としての第３鏡面面取り工程Ｓ２２を備える。第３鏡面面取り工程Ｓ２２は、第２鏡面面取り工程Ｓ１４の後に行うものであるため、第２鏡面面取り工程Ｓ１４に比して、簡易な研磨を行うだけでよい。 [Third embodiment]
FIG. 6 is a flowchart (corresponding to FIG. 2) showing the second half of the third embodiment of the semiconductor wafer of the present invention. As shown in FIG. 6, the wafer manufacturing method of the third embodiment is between the second double-side polishing step S <b> 15 and the second mirror polishing step S <b> 16 as compared to the wafer manufacturing method of the first embodiment. A third mirror chamfering step S22 is provided as a boundary portion polishing step. Since the third mirror chamfering step S22 is performed after the second mirror chamfering step S14, it is only necessary to perform simple polishing as compared with the second mirror chamfering step S14.
〔第４実施態様〕
図７は、本発明の半導体ウェーハの第４実施態様の後半を示すフローチャート（図２対応図）である。図７に示すように、第４実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、エッチング工程Ｓ７と熱処理前洗浄工程Ｓ１１との間に、第１鏡面面取り工程Ｓ８、第１両面研磨工程Ｓ９、第１鏡面研磨工程Ｓ１０などの面取り工程、研磨工程などが行われない点が異なる。従って、エッチング工程Ｓ７を経たウェーハ１には、面取りや研磨などが施されることなく、熱処理前洗浄が行われ、その後、熱処理が施される。 [Fourth Embodiment]
FIG. 7 is a flowchart (corresponding to FIG. 2) showing the second half of the fourth embodiment of the semiconductor wafer of the present invention. As shown in FIG. 7, in the wafer manufacturing method of the fourth embodiment, the first mirror chamfering is performed between the etching step S7 and the pre-heat treatment cleaning step S11 as compared with the wafer manufacturing method of the first embodiment. The difference is that chamfering processes such as the process S8, the first double-side polishing process S9, the first mirror polishing process S10, and the polishing process are not performed. Therefore, thewafer 1 that has undergone the etching step S7 is cleaned before heat treatment without being chamfered or polished, and then subjected to heat treatment.
図７は、本発明の半導体ウェーハの第４実施態様の後半を示すフローチャート（図２対応図）である。図７に示すように、第４実施態様のウェーハの製造方法は、第１実施態様のウェーハの製造方法に比して、エッチング工程Ｓ７と熱処理前洗浄工程Ｓ１１との間に、第１鏡面面取り工程Ｓ８、第１両面研磨工程Ｓ９、第１鏡面研磨工程Ｓ１０などの面取り工程、研磨工程などが行われない点が異なる。従って、エッチング工程Ｓ７を経たウェーハ１には、面取りや研磨などが施されることなく、熱処理前洗浄が行われ、その後、熱処理が施される。 [Fourth Embodiment]
FIG. 7 is a flowchart (corresponding to FIG. 2) showing the second half of the fourth embodiment of the semiconductor wafer of the present invention. As shown in FIG. 7, in the wafer manufacturing method of the fourth embodiment, the first mirror chamfering is performed between the etching step S7 and the pre-heat treatment cleaning step S11 as compared with the wafer manufacturing method of the first embodiment. The difference is that chamfering processes such as the process S8, the first double-side polishing process S9, the first mirror polishing process S10, and the polishing process are not performed. Therefore, the
なお、第２実施態様及び第３実施態様についても、第４実施態様と同様に、エッチング工程Ｓ７と熱処理前洗浄工程Ｓ１１との間に、第１鏡面面取り工程Ｓ８、第１両面研磨工程Ｓ９、第１鏡面研磨工程Ｓ１０などの面取り工程、研磨工程などが行われないようにすることができる。
In the second embodiment and the third embodiment, as in the fourth embodiment, the first mirror chamfering step S8, the first double-side polishing step S9, between the etching step S7 and the pre-heat treatment cleaning step S11, A chamfering process such as the first mirror polishing process S10, a polishing process, or the like can be prevented from being performed.
以上、本発明の半導体ウェーハの製造方法の実施態様について説明したが、本発明は、前述した実施態様に制限されるものではない。
例えば、ウェーハ１の両主面１０（主表面１１、裏面１２）をそれぞれ研磨する両面研磨工程（第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６）は、前述の実施態様においては、第２鏡面面取り工程（境界部研磨工程）Ｓ１４の後に行われているが、これに制限されない。第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６は、熱処理工程Ｓ１２と境界部研磨工程Ｓ１４との間に行うこともできる。
熱処理装置においてウェーハ１と接触する部材は、支持ボート４に制限されない。 As mentioned above, although the embodiment of the manufacturing method of the semiconductor wafer of this invention was described, this invention is not restrict | limited to the embodiment mentioned above.
For example, the double-side polishing step (second double-side polishing step S15 and second mirror polishing step S16) for polishing both the main surfaces 10 (main surface 11 and back surface 12) of the wafer 1 is the second in the above-described embodiment. Although it is performed after the mirror chamfering step (boundary portion polishing step) S14, it is not limited to this. The second double-side polishing step S15 and the second mirror polishing step S16 can also be performed between the heat treatment step S12 and the boundary portion polishing step S14.
The member that contacts thewafer 1 in the heat treatment apparatus is not limited to the support boat 4.
例えば、ウェーハ１の両主面１０（主表面１１、裏面１２）をそれぞれ研磨する両面研磨工程（第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６）は、前述の実施態様においては、第２鏡面面取り工程（境界部研磨工程）Ｓ１４の後に行われているが、これに制限されない。第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６は、熱処理工程Ｓ１２と境界部研磨工程Ｓ１４との間に行うこともできる。
熱処理装置においてウェーハ１と接触する部材は、支持ボート４に制限されない。 As mentioned above, although the embodiment of the manufacturing method of the semiconductor wafer of this invention was described, this invention is not restrict | limited to the embodiment mentioned above.
For example, the double-side polishing step (second double-side polishing step S15 and second mirror polishing step S16) for polishing both the main surfaces 10 (
The member that contacts the
以下、実施例により本発明をさらに詳細に説明するが、本発明はこれらに限定されるものではない。
Hereinafter, the present invention will be described in more detail with reference to examples, but the present invention is not limited thereto.
〔実施例１〕
インゴット成長工程Ｓ１においてチョクラルスキー法でシリコン単結晶を引き上げて単結晶シリコンインゴットを成長させる。この単結晶シリコンインゴットに対して、外形研削工程Ｓ２、スライス工程Ｓ３、面取り工程Ｓ４、ラッピング工程Ｓ５、平面研削工程Ｓ６、エッチング工程Ｓ７、第１鏡面面取り工程Ｓ８、第１両面研磨工程Ｓ９、第１鏡面研磨工程Ｓ１０、及び熱処理前洗浄工程Ｓ１１の各工程を順次行って、直径３００ｍｍのシリコンウェーハを得る。熱処理工程（表面改質工程）Ｓ１２として、得られたシリコンウェーハに対して、縦型の熱処理装置を用いて、１２００℃のアルゴンガスの雰囲気中において、熱処理を６０分間行った。 [Example 1]
In the ingot growth step S1, the single crystal silicon ingot is grown by pulling up the silicon single crystal by the Czochralski method. For this single crystal silicon ingot, external grinding step S2, slicing step S3, chamfering step S4, lapping step S5, surface grinding step S6, etching step S7, first mirror chamfering step S8, first double-side polishing step S9, Each of the one mirror polishing step S10 and the pre-heat treatment cleaning step S11 is sequentially performed to obtain a silicon wafer having a diameter of 300 mm. As the heat treatment step (surface modification step) S12, the obtained silicon wafer was subjected to a heat treatment for 60 minutes in an argon gas atmosphere at 1200 ° C. using a vertical heat treatment apparatus.
インゴット成長工程Ｓ１においてチョクラルスキー法でシリコン単結晶を引き上げて単結晶シリコンインゴットを成長させる。この単結晶シリコンインゴットに対して、外形研削工程Ｓ２、スライス工程Ｓ３、面取り工程Ｓ４、ラッピング工程Ｓ５、平面研削工程Ｓ６、エッチング工程Ｓ７、第１鏡面面取り工程Ｓ８、第１両面研磨工程Ｓ９、第１鏡面研磨工程Ｓ１０、及び熱処理前洗浄工程Ｓ１１の各工程を順次行って、直径３００ｍｍのシリコンウェーハを得る。熱処理工程（表面改質工程）Ｓ１２として、得られたシリコンウェーハに対して、縦型の熱処理装置を用いて、１２００℃のアルゴンガスの雰囲気中において、熱処理を６０分間行った。 [Example 1]
In the ingot growth step S1, the single crystal silicon ingot is grown by pulling up the silicon single crystal by the Czochralski method. For this single crystal silicon ingot, external grinding step S2, slicing step S3, chamfering step S4, lapping step S5, surface grinding step S6, etching step S7, first mirror chamfering step S8, first double-side polishing step S9, Each of the one mirror polishing step S10 and the pre-heat treatment cleaning step S11 is sequentially performed to obtain a silicon wafer having a diameter of 300 mm. As the heat treatment step (surface modification step) S12, the obtained silicon wafer was subjected to a heat treatment for 60 minutes in an argon gas atmosphere at 1200 ° C. using a vertical heat treatment apparatus.
その後、第１厚み測定工程Ｓ１３を行った後、第２鏡面面取り工程（境界部研磨工程）Ｓ１４として、シリコンウェーハにおける主面１０における境界部３の近傍の領域及び面取り面２における境界部３の近傍の領域を、境界部３を跨いで研磨パッドに接触させて、鏡面研磨（鏡面面取り）を行った。この鏡面研磨を行う際に使用する研磨剤などにより主表面１１が荒れる。主表面１１の荒れを低減するため、第２鏡面面取り工程（境界部研磨工程）Ｓ１４の後、第２両面研磨工程Ｓ１５及び第２鏡面研磨工程Ｓ１６を行い、その後、熱処理後洗浄工程Ｓ１７、第２厚み測定工程Ｓ１８及び仕上げ洗浄工程Ｓ２１の各工程を順次行った。
Then, after performing 1st thickness measurement process S13, as the 2nd mirror chamfering process (boundary part grinding | polishing process) S14, the area | region of the main surface 10 in the silicon wafer near the boundary part 3 and the boundary part 3 in the chamfering surface 2 Mirror polishing (mirror chamfering) was performed by bringing a nearby region into contact with the polishing pad across the boundary 3. The main surface 11 is roughened by an abrasive or the like used for the mirror polishing. In order to reduce the roughness of the main surface 11, after the second mirror chamfering step (boundary polishing step) S14, the second double-side polishing step S15 and the second mirror polishing step S16 are performed, and then the post-heat treatment cleaning step S17, 2 Each process of thickness measurement process S18 and finish washing process S21 was performed in order.
仕上げ洗浄工程Ｓ２１を経たウェーハ１に対して、表面欠陥検査装置（ＫＬＡ－テンコール社製 サーフスキャンＳＰ２）を用いて、３７ｎｍサイズのＬＰＤ（Ｌｉｇｈｔ Ｐｏｉｎｔ Ｄｅｆｅｃｔ）を測定した。
A 37 nm sized LPD (Light Point Defect) was measured on the wafer 1 that had undergone the final cleaning step S21 using a surface defect inspection apparatus (surf scan SP2 manufactured by KLA-Tencor).
〔実施例２〕
実施例１と比べて、アルゴンガスの温度を１１５０℃とし、熱処理時間を２４０分とした。それ以外は、実施例１と同じである。 [Example 2]
Compared with Example 1, the temperature of the argon gas was 1150 ° C., and the heat treatment time was 240 minutes. The rest is the same as the first embodiment.
実施例１と比べて、アルゴンガスの温度を１１５０℃とし、熱処理時間を２４０分とした。それ以外は、実施例１と同じである。 [Example 2]
Compared with Example 1, the temperature of the argon gas was 1150 ° C., and the heat treatment time was 240 minutes. The rest is the same as the first embodiment.
〔比較例１〕
実施例１と比べて、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を行わなかった。それ以外は、実施例１と同じである。 [Comparative Example 1]
Compared to Example 1, the second mirror chamfering step (boundary portion polishing step) S14 was not performed. The rest is the same as the first embodiment.
実施例１と比べて、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を行わなかった。それ以外は、実施例１と同じである。 [Comparative Example 1]
Compared to Example 1, the second mirror chamfering step (boundary portion polishing step) S14 was not performed. The rest is the same as the first embodiment.
〔比較例２〕
実施例２と比べて、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を熱処理工程（表面改質工程）Ｓ１２の前に行った。それ以外は、実施例１と同じである。 [Comparative Example 2]
Compared to Example 2, the second mirror chamfering step (boundary polishing step) S14 was performed before the heat treatment step (surface modification step) S12. The rest is the same as the first embodiment.
実施例２と比べて、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を熱処理工程（表面改質工程）Ｓ１２の前に行った。それ以外は、実施例１と同じである。 [Comparative Example 2]
Compared to Example 2, the second mirror chamfering step (boundary polishing step) S14 was performed before the heat treatment step (surface modification step) S12. The rest is the same as the first embodiment.
実施例１、実施例２、比較例１及び比較例２についてのＬＰＤの測定結果を下記〔表１〕に示す。
The measurement results of LPD for Example 1, Example 2, Comparative Example 1 and Comparative Example 2 are shown in [Table 1] below.
実施例１と比較例１との比較及び実施例２と比較例２との比較から、熱処理工程（表面改質工程）Ｓ１２の後に、第２鏡面面取り工程（境界部研磨工程）Ｓ１４を行うことにより、パーティクルの発生量が少なくできることがわかる。
From the comparison between Example 1 and Comparative Example 1 and the comparison between Example 2 and Comparative Example 2, the second mirror chamfering step (boundary polishing step) S14 is performed after the heat treatment step (surface modification step) S12. Thus, it can be seen that the amount of generated particles can be reduced.
Claims (4)
- 半導体ウェーハの周縁部に面取り面を形成する面取り工程と、
前記面取り工程を経た前記半導体ウェーハに対して９００℃以上の雰囲気で熱処理を施す熱処理工程と、
前記熱処理工程を経た前記半導体ウェーハの主面における該主面と前記周縁部との境界部の近傍の領域を、該境界部を含んで研磨する境界部研磨工程と、
を備えることを特徴とする半導体ウェーハの製造方法。 A chamfering process for forming a chamfered surface on the periphery of the semiconductor wafer;
A heat treatment step of performing a heat treatment in an atmosphere of 900 ° C. or higher on the semiconductor wafer that has undergone the chamfering step;
A boundary portion polishing step for polishing a region in the vicinity of the boundary portion between the main surface and the peripheral portion of the main surface of the semiconductor wafer that has undergone the heat treatment step, including the boundary portion;
A method for producing a semiconductor wafer, comprising: - 前記熱処理工程と前記境界部研磨工程との間に又は前記境界部研磨工程の後に、前記半導体ウェーハの両主面をそれぞれ研磨する両面研磨工程を更に備えることを特徴とする請求項１に記載の半導体ウェーハの製造方法。 2. The double-side polishing step of polishing both main surfaces of the semiconductor wafer between the heat treatment step and the boundary portion polishing step or after the boundary portion polishing step, respectively. Semiconductor wafer manufacturing method.
- 前記境界部研磨工程を経た前記半導体ウェーハの直径が３００ｍｍ以上であることを特徴とする請求項１又は２に記載の半導体ウェーハの製造方法。 3. The method of manufacturing a semiconductor wafer according to claim 1, wherein the diameter of the semiconductor wafer that has undergone the boundary polishing step is 300 mm or more.
- 前記熱処理工程における雰囲気ガスは、アルゴンガス、水素ガス、窒素ガス、又はアルゴンガスと水素ガスとの混合ガスであることを特徴とする請求項１又は２に記載の半導体ウェーハの製造方法。 3. The method of manufacturing a semiconductor wafer according to claim 1, wherein the atmospheric gas in the heat treatment step is argon gas, hydrogen gas, nitrogen gas, or a mixed gas of argon gas and hydrogen gas.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077661A1 (en) * | 2009-12-24 | 2011-06-30 | 株式会社Sumco | Semiconductor wafer, and method for producing same |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6327329B1 (en) * | 2016-12-20 | 2018-05-23 | 株式会社Sumco | Silicon wafer polishing method and silicon wafer manufacturing method |
| KR20230169113A (en) * | 2021-04-12 | 2023-12-15 | 신에쯔 한도타이 가부시키가이샤 | Semiconductor wafer manufacturing method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015459A (en) * | 1999-06-30 | 2001-01-19 | Mitsubishi Materials Silicon Corp | Manufacture of double-surface polished wafer |
| JP2002305202A (en) * | 2001-04-06 | 2002-10-18 | Shin Etsu Handotai Co Ltd | Silicon epitaxial wafer, and its manufacturing method |
| JP2003257981A (en) * | 2002-02-27 | 2003-09-12 | Toshiba Ceramics Co Ltd | Method for manufacturing silicon wafer |
| JP2006004983A (en) * | 2004-06-15 | 2006-01-05 | Shin Etsu Handotai Co Ltd | Silicon wafer and manufacturing method thereof |
| JP2007042748A (en) * | 2005-08-01 | 2007-02-15 | Hitachi Cable Ltd | Compound semiconductor wafer |
-
2008
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-
2009
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015459A (en) * | 1999-06-30 | 2001-01-19 | Mitsubishi Materials Silicon Corp | Manufacture of double-surface polished wafer |
| JP2002305202A (en) * | 2001-04-06 | 2002-10-18 | Shin Etsu Handotai Co Ltd | Silicon epitaxial wafer, and its manufacturing method |
| JP2003257981A (en) * | 2002-02-27 | 2003-09-12 | Toshiba Ceramics Co Ltd | Method for manufacturing silicon wafer |
| JP2006004983A (en) * | 2004-06-15 | 2006-01-05 | Shin Etsu Handotai Co Ltd | Silicon wafer and manufacturing method thereof |
| JP2007042748A (en) * | 2005-08-01 | 2007-02-15 | Hitachi Cable Ltd | Compound semiconductor wafer |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077661A1 (en) * | 2009-12-24 | 2011-06-30 | 株式会社Sumco | Semiconductor wafer, and method for producing same |
| JP2011134828A (en) * | 2009-12-24 | 2011-07-07 | Sumco Corp | Semiconductor wafer and method of manufacturing the same |
| US8772177B2 (en) | 2009-12-24 | 2014-07-08 | Sumco Corporation | Semiconductor wafer and method of producing the same |
| US8952496B2 (en) | 2009-12-24 | 2015-02-10 | Sumco Corporation | Semiconductor wafer and method of producing same |
Also Published As
| Publication number | Publication date |
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