Nothing Special   »   [go: up one dir, main page]

WO2009101770A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2009101770A1
WO2009101770A1 PCT/JP2009/000419 JP2009000419W WO2009101770A1 WO 2009101770 A1 WO2009101770 A1 WO 2009101770A1 JP 2009000419 W JP2009000419 W JP 2009000419W WO 2009101770 A1 WO2009101770 A1 WO 2009101770A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
semiconductor device
voltage
breakdown voltage
channel mos
Prior art date
Application number
PCT/JP2009/000419
Other languages
English (en)
French (fr)
Inventor
Shinichiro Kataoka
Original Assignee
Panasonic Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corporation filed Critical Panasonic Corporation
Priority to US12/521,218 priority Critical patent/US7974056B2/en
Priority to CN200980000151A priority patent/CN101682324A/zh
Publication of WO2009101770A1 publication Critical patent/WO2009101770A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/30—Driver circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/50—Circuit arrangements for operating light-emitting diodes [LED] responsive to malfunctions or undesirable behaviour of LEDs; responsive to LED life; Protective circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
    • Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]

Definitions

  • the present invention relates to a semiconductor device such as an LED driver IC.
  • a circuit shown in FIG. 9 has been proposed as a circuit for simultaneously realizing a high withstand voltage of a current drive output terminal and a high ESD tolerance of a current drive output terminal in a semiconductor device such as an LED driver IC (for example, see Patent Document 1). .)
  • the circuit shown in FIG. 9 will be described below.
  • the N channel MOS transistors 101 and 102 constitute a current mirror circuit.
  • the drain of one N-channel MOS transistor 101 constituting this current mirror circuit is connected to the constant current source 104, and the drain of the other N-channel MOS transistor 102 is connected to the emitter of the NPN bipolar transistor 105.
  • the NPN bipolar transistor 105 is simply referred to as an NPN transistor 105.
  • the constant voltage source 103 functions as a current supply source for the constant current source 104.
  • the collector of the NPN transistor 105 connected to the N channel MOS transistor 102 is connected to the current drive output terminal 106, and the base of the NPN transistor 105 is connected to the constant voltage source 107.
  • the N-channel MOS transistor 102 and the NPN transistor 105 are cascode-connected, and the NPN transistor 105 is utilized as a so-called cascode transistor.
  • the collector breakdown voltage of the NPN transistor 105 is higher than the drain breakdown voltage of the N-channel MOS transistor, and the NPN transistor 105 realizes a high breakdown voltage of the output terminal 106.
  • the current drive output terminal 106 is simply referred to as an output terminal 106.
  • the source of the N channel MOS transistor 101 is connected to the drain of the N channel MOS transistor 108.
  • the source of this N channel MOS transistor 108 is grounded. Further, the gate of this N channel MOS transistor 108 is connected to a constant voltage source 109.
  • the source of the N channel MOS transistor 102 is connected to the drain of the N channel MOS transistor 110.
  • the source of this N channel MOS transistor 110 is grounded.
  • a pulse is supplied to the gate of the N-channel MOS transistor 110. This pulse controls on / off of the current flowing through the output terminal 106, that is, on / off of the emitter current of the NPN transistor 105.
  • the drain-source resistance value when the N-channel MOS transistor 110 is on is set to be the same as the drain-source resistance value of the N-channel MOS transistor 108. In this way, it is possible to improve the output current accuracy of the current mirror circuit composed of the N-channel MOS transistors 101 and 102, that is, the accuracy of the current flowing through the output terminal 106.
  • the ESD protection circuit 111 is connected to a connection point between the emitter of the NPN transistor 105 and the drain of the N-channel MOS transistor 102.
  • the ESD protection circuit 111 is configured using an N channel MOS transistor. Specifically, the drain of the N-channel MOS transistor is connected to the connection point between the emitter of the NPN transistor 105 and the drain of the N-channel MOS transistor 102, and the gate and source of the N-channel MOS transistor are both grounded. .
  • the ESD protection circuit 111 configured using an element whose breakdown voltage is close to that of the N-channel MOS transistors 102 and 110, the N-channel MOS transistors 102 and 110 connected to the output terminal 106 are ESD (Electrostatic). (Discharge). This is because the ESD applied to the output terminal 106 and passed through the NPN transistor 105 can escape to the ESD protection circuit 111.
  • the N channel MOS transistors constituting the N channel MOS transistors 101, 102, 108, 110, constant voltage sources 103, 107, 109, constant current source 104, NPN transistor 105, and ESD protection circuit 111 are the same semiconductor substrate 112. Integrated on top.
  • an NPN bipolar transistor which is a cascode transistor, is interposed between an N channel MOS transistor and a current drive output terminal, and a gate and a source are grounded in a path between the NPN bipolar transistor and the N channel MOS transistor.
  • a circuit having a configuration in which the drain of an N-channel MOS transistor is connected is provided.
  • the semiconductor device having the above-described configuration has the following problems. That is, the N channel MOS transistor constituting the ESD protection circuit 111 is set to have a long channel width. This is because the ESD tolerance can be improved as the channel width is longer. Therefore, the parasitic capacitance at the drain of the N channel MOS transistor constituting the ESD protection circuit 111 is increased. Therefore, the response speed of the current flowing through the output terminal 106 is slow with respect to a pulse supplied to the gate of the N-channel MOS transistor 110 in order to control on / off of the current flowing through the output terminal 106. JP 2007-336262 A
  • the present invention can increase the withstand voltage of the current drive output terminal and the ESD resistance of the current drive output terminal, and can improve the response speed of the current flowing through the current drive output terminal.
  • An object is to provide an apparatus.
  • a semiconductor device of the present invention includes a current drive output terminal, a first transistor or a low breakdown voltage element, a terminal connected to the current drive output terminal, the first transistor or a low breakdown voltage element.
  • a second transistor having a terminal to be connected and a control terminal and having a higher breakdown voltage than the first transistor or the low breakdown voltage element, an ESD protection circuit, the first transistor or the low breakdown voltage element, and the second A diode having an anode connected to a path between the transistor and the ESD protection circuit and a cathode connected to the ESD protection circuit.
  • a voltage set so that the diode is always turned off is applied to the control terminal of the second transistor.
  • a terminal different from the current drive output terminal may be connected to a connection point between the ESD protection circuit and the diode.
  • the semiconductor device further includes a plurality of current drive output circuits each having the first transistor or the low breakdown voltage element, the second transistor, and the diode, and each of the diodes of the current drive output circuit. However, they may be commonly connected to the ESD protection circuit.
  • the semiconductor device of the present invention may include a plurality of the first transistors, and the first transistors may be commonly connected to the second transistors.
  • the diode has a P-type diffusion layer and an N-type diffusion layer that forms a PN junction together with the P-type diffusion layer, and the P-type diffusion layer serves as an anode,
  • the mold diffusion layer may serve as a cathode.
  • the semiconductor device of the present invention may further include a voltage clamp circuit connected to a terminal connected to the first transistor or the low breakdown voltage element of the second transistor.
  • the second transistor may be a high breakdown voltage MOS transistor or a bipolar transistor
  • the first transistor may be a MOS transistor having a breakdown voltage lower than that of the second transistor
  • the second transistor may be a high voltage MOS transistor or a bipolar transistor, and the low voltage element may be a capacitor.
  • the ESD protection circuit has a drain connected to the diode, and a gate and a source are grounded or a gate-source voltage is set to be equal to or lower than a threshold voltage of the gate.
  • An N channel MOS transistor may be used.
  • the ESD protection circuit may be a low impedance circuit.
  • a second transistor having a higher breakdown voltage than the first transistor or the low breakdown voltage element is interposed between the current drive output terminal and the first transistor or the low breakdown voltage element, and Since the ESD protection circuit is connected to the path between the first transistor or the low breakdown voltage element and the second transistor, it is possible to achieve a high breakdown voltage of the current drive output terminal, and the first transistor or the low breakdown voltage element is It is possible to protect against high voltage such as ESD applied to the current drive output terminal from the outside.
  • a high voltage MOS transistor such as a power MOS transistor, a bipolar transistor, or the like can be used.
  • the drain of an N-channel MOS transistor having a large parasitic capacitance is directly connected to the path between the first transistor or the low breakdown voltage element and the second transistor as in the prior art. Instead, since the ESD protection circuit is connected via the diode, the response speed of the current flowing through the current drive output terminal can be improved.
  • the ESD protection circuit of the current drive output terminal and the other terminals is shared, thereby suppressing the circuit scale and increasing the ESD tolerance of the terminals other than the current drive output terminal. Can be achieved.
  • Sectional drawing which shows an example of the structure of the diode which the semiconductor device which concerns on the 1st-7th embodiment of this invention comprises The figure which shows schematic structure of the principal part of the semiconductor device which concerns on the 2nd Embodiment of this invention.
  • the LED driver IC that drives the LED is described as an example of the semiconductor device of the present invention, but of course, the semiconductor device of the present invention is not limited to the LED driver IC.
  • FIG. 1 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the first embodiment of the present invention.
  • the switch circuit 3 is connected between the gate which is the control terminal of the N channel MOS transistor 1 and the gate which is the control terminal of the N channel MOS transistor 2.
  • N-channel MOS transistors 1 and 2 form a current mirror circuit when switch circuit 3 is on.
  • the drain which is the input terminal of the N channel MOS transistor 1 is connected to the constant current source 5.
  • the constant voltage source 4 functions as a current supply source for the constant current source 5.
  • the source which is the output terminal of the N channel MOS transistor 1 is grounded.
  • the drain which is the input terminal of the N channel MOS transistor 2 is connected to the source which is the output terminal of the high breakdown voltage N channel MOS transistor 6 having a high drain breakdown voltage.
  • the source which is the output terminal of the N channel MOS transistor 2 is grounded.
  • the high breakdown voltage N-channel MOS transistor 6 is simply referred to as a high breakdown voltage transistor 6.
  • a DMOS Double Diffused Metal Oxide Semiconductor
  • the drain which is the input terminal of the high voltage transistor 6 connected to the N channel MOS transistor 2 is connected to the LED drive output terminal 7 which is a current drive output terminal.
  • the LED drive output terminal 7 is simply referred to as an output terminal 7.
  • the gate which is the control terminal of the high voltage transistor 6 is connected to the constant voltage source 8.
  • the N-channel MOS transistor 2 as the first transistor and the high breakdown voltage transistor 6 as the second transistor are cascode-connected, and the high breakdown voltage transistor 6 is utilized as a so-called cascode transistor.
  • the drain breakdown voltage of the high breakdown voltage transistor 6 is higher than the drain breakdown voltage of the N-channel MOS transistor 2, and the high breakdown voltage transistor 6 realizes a high breakdown voltage of the output terminal 7.
  • the high breakdown voltage transistor 6 has a higher ESD tolerance than the N-channel MOS transistor 2, but the ESD tolerance becomes stronger as the gate width is longer. Therefore, the gate width of the high breakdown voltage transistor 6 is set to a length that can provide the necessary ESD tolerance. Set. That is, the ESD from the output terminal 7 is dealt with by increasing the gate width.
  • the gate voltage of the high breakdown voltage transistor 6 is set so that the source voltage of the high breakdown voltage transistor 6 is equal to or lower than the drain breakdown voltage of the N-channel MOS transistor 2 and the diode 11 described later is always in an off state.
  • the gate voltage of the high withstand voltage transistor 6 is the same voltage as the voltage generated by the constant voltage source 12 connected to the power input terminal 13 described later, or the diode of the diode 11 is higher than the voltage generated by the constant voltage source 12.
  • the diode voltage is a voltage when current flows from the anode to the cathode.
  • the output terminal 7 is connected to the LED 10 to which the voltage from the constant voltage source 9 is applied.
  • the switch circuit 3 provided between the gates of the N channel MOS transistors 1 and 2 is turned on and the gates of the N channel MOS transistors 1 and 2 are connected to each other, it is determined by a current mirror circuit composed of the N channel MOS transistors 1 and 2.
  • a current having a current value flows from the constant voltage source 9 to the N-channel MOS transistor 2 via the LED 10, the output terminal 7 and the high breakdown voltage transistor 6.
  • switch circuit 3 is turned off, the gate of N channel MOS transistor 2 is grounded, and the drain current of N channel MOS transistor 2 is turned off.
  • the switch circuit 3 can control ON / OFF of the N-channel MOS transistor 2 connected to the output terminal 7 through the high breakdown voltage transistor 6. By turning on / off the N-channel MOS transistor 2, on / off of the current flowing through the output terminal 7, that is, on / off of the driving current of the LED 10 is controlled.
  • description of the configuration for controlling on / off of the switch circuit 3 is omitted.
  • the high breakdown voltage transistor 6 in which the drain current and the source current are always equal is employed instead of the NPN bipolar transistor as in the prior art.
  • the voltage generated by the constant voltage source 9 is low, or when the terminal voltage of the output terminal 7 is intentionally set low in order to reduce the power consumption of the IC or to reduce the heat generation of the IC. In this case, the accuracy of the current flowing through the output terminal 7 can be kept high.
  • the semiconductor device can also be applied to the case where a plurality of LEDs connected in series are driven. The semiconductor device can keep the current accuracy of the output terminal 7 high even when the voltage of the output terminal 7 decreases when driving a plurality of LEDs.
  • the switch circuit 3 is connected to the gate of the N-channel MOS transistor 2, and the output current on / off control, that is, the on / off control of the current flowing through the output terminal 7 is performed by turning on / off the switch circuit 3.
  • an N channel MOS transistor for switching is connected in series to the drain and source of the N channel MOS transistor 2, and on / off control of the output current is performed by turning on / off the N channel MOS transistor for switching. It can also be set as the structure to perform.
  • the configuration in which the output current is turned on / off by turning on / off the switch circuit 3 connected to the gate of the N-channel MOS transistor 2 makes it possible to operate the output terminal 7 at a lower voltage.
  • the output current is turned on / off by turning on / off the switch circuit 3 connected to the gate of the N-channel MOS transistor 2.
  • the high breakdown voltage transistor 6 is turned on / off.
  • the output current may be turned on / off.
  • the switch circuit 3 is not necessary.
  • the anode of the diode 11 is connected to the connection point between the source of the high voltage transistor 6 and the drain of the N channel MOS transistor 2, that is, the path between the high voltage transistor 6 and the N channel MOS transistor 2. Yes.
  • the cathode of the diode 11 is connected to a power input terminal 13 connected to an external constant voltage source 12.
  • the power input terminal 13 is a terminal different from the current drive output terminal.
  • the constant voltage source 12 functions as a power source for the internal circuit of the semiconductor device.
  • the ESD protection circuit 14 is connected to a connection point between the cathode of the diode 11 and the power input terminal 13.
  • the ESD protection circuit 14 is configured using an N-channel MOS transistor. Specifically, the drain of the N channel MOS transistor is connected to the cathode of the diode 11, and the gate and source of the N channel MOS transistor are both grounded. However, if the gate-source voltage is set to be equal to or lower than the threshold voltage of the gate, for example, a resistor may be interposed between the gate and the ground potential and / or between the source and the ground potential.
  • the ESD protection circuit 14 configured using an element having a breakdown voltage close to that of the N-channel MOS transistor 2. In this way, the ESD applied to the output terminal 7 and passed through the high voltage transistor 6 can be released to the ESD protection circuit 14 via the diode 11. Therefore, N channel MOS transistor 2 can be protected from ESD. That is, it is possible to prevent the N channel MOS transistor 2 from being destroyed by ESD.
  • the ESD protection circuit 14 is also connected to the power input terminal 13 which is a terminal different from the current drive output terminal. Therefore, the circuit element connected to the power input terminal 13 can be protected from the ESD applied to the power input terminal 13 by the ESD protection circuit 14 that protects the N channel MOS transistor 2 from ESD.
  • the channel width of the N channel MOS transistor is set long. This is because the ESD tolerance can be improved as the channel width is longer. This increases the element size of the N-channel MOS transistor that constitutes the ESD protection circuit.
  • an ESD protection circuit for increasing the ESD tolerance of each of the output terminal 6 and the power input terminal 13 is provided. Since it is shared, the circuit scale can be reduced accordingly. Note that it is impossible to directly connect the ESD protection circuit to the output terminal 7 in terms of withstand voltage. Further, when the ESD protection circuit is configured using bipolar transistors, the breakdown voltage of the ESD protection circuit is higher than that of the N-channel MOS transistor 2 to be protected from ESD, and the N-channel MOS transistor 2 cannot be protected.
  • Zener diode 15 will be described.
  • the cathode of the Zener diode 15 is connected to the source of the high voltage transistor 6.
  • the anode of the Zener diode 15 is grounded.
  • the Zener diode 15 is used as a voltage clamp circuit with the ground potential as a reference. That is, the Zener diode voltage of Zener diode 15 is higher than the drain voltage during normal operation of N-channel MOS transistor 2 and lower than the drain breakdown voltage of N-channel MOS transistor 2.
  • the Zener diode voltage is a voltage when current flows from the cathode to the anode.
  • the voltage at the output terminal 7 fluctuates sharply, and a voltage higher than the drain withstand voltage is transiently applied to the drain of the N-channel MOS transistor 2 due to the drain-source parasitic capacitance of the high-withstand voltage transistor 6 and the N-channel MOS transistor. The situation where 2 is destroyed can be prevented. Further, the Zener diode 15 has an effect of protecting the N-channel MOS transistor 2 against ESD from the output terminal 7.
  • N channel MOS transistors 1 and 2 switch circuit 3, constant voltage sources 4 and 8, constant current source 5, high breakdown voltage transistor 6, diode 11, N channel MOS transistor constituting ESD protection circuit 14, and zener diode 15 are integrated on the same semiconductor substrate 16.
  • the constant voltage sources 4 and 8 may be separately provided without being integrated on the same semiconductor substrate 16. In this case, the input terminal of the constant current source 5 and the gate terminal of the high voltage transistor 6 are connected to the power supply line.
  • the output terminal 7 can be operated at a low voltage at the same time as the output terminal 7 has a high breakdown voltage. Further, by protecting the N channel MOS transistor 2 with the ESD protection circuit 14 via the diode 11, a high ESD tolerance can be realized. Further, since the ESD protection circuit having a large parasitic capacitance is not connected directly to the drain of the N-channel MOS transistor 2, but is connected via the diode 11 having a small parasitic capacitance, the on / off operation of the switch circuit 3 is performed. The response speed of the output current with respect to, that is, the response speed of the current flowing through the output terminal 7 is fast. Further, since both the N-channel MOS transistor 2 and the circuit element connected to the power input terminal 13 are protected by one ESD protection circuit 14, when an ESD protection circuit is provided for each terminal. In comparison, a smaller chip size can be realized.
  • the configuration in which the N-channel MOS transistor is connected to the current drive output terminal via the high breakdown voltage transistor has been described.
  • the configuration described above is a circuit including a low breakdown voltage element that is susceptible to ESD breakdown, for example, a capacitor.
  • the present invention can also be applied to a configuration in which a circuit including the above is connected to a current drive output terminal. That is, a high breakdown voltage transistor is interposed between the current drive output terminal and the low breakdown voltage element, the anode side of the diode is connected to the path between the current drive output terminal and the low breakdown voltage element, and the cathode side is ESD protected. By connecting to the circuit, the low breakdown voltage element can be protected.
  • the circuit for controlling on / off of the output current has been described.
  • a circuit in which the switch circuit 3 is always on and the output current is always on may be used. Even with such a circuit, it is possible to realize the above-described high ESD tolerance, improvement of current accuracy when the output terminal is at a low voltage, and the like.
  • a circuit in which only one diode 11 is provided has been described.
  • a plurality of diodes may be used so that current does not easily flow. May be connected in series, or may be a circuit in which a plurality of diodes are connected in parallel in order to increase current capability. Increasing the current capability can reduce the voltage drop due to ESD.
  • a Zener diode can be used in place of the diode 11 on condition that the constant voltage source 8 and the constant voltage source 12 generate a voltage depending on the relationship between the constant voltage source 8 and the constant voltage source 12.
  • FIG. 2 shows an example of a cross-sectional structure of the diode 11.
  • a diode may be formed by a PN junction with the mold diffusion layer 22.
  • the N ⁇ type diffusion layer 23 may be formed so as to surround the P ⁇ type diffusion layer 22.
  • a P-type separation base layer 26 may be formed so as to surround the N ⁇ -type diffusion layer 23.
  • a P + type diffusion layer 27 having a high impurity concentration is formed in the P ⁇ type diffusion layer 22, and a node 28 connected to the P + type diffusion layer 27 serves as an anode.
  • an N + type diffusion layer 29 having a high impurity concentration is also formed in the N ⁇ type diffusion layer 23, and the node 30 connected to the N + type diffusion layer 29 serves as a cathode.
  • the resistance element formed on the semiconductor substrate can be used as a diode.
  • various elements having a PN junction such as an NPN transistor and a PNP transistor can be used as a diode.
  • FIG. 3 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device is different from the semiconductor device according to the first embodiment described above in that an NPN bipolar transistor 31 is used as a high breakdown voltage cascode transistor connected to the output terminal 7.
  • the NPN bipolar transistor 31 is simply referred to as an NPN transistor 31.
  • the base voltage of the NPN transistor 31 is set so that the emitter voltage of the NPN transistor 31 is equal to or lower than the drain breakdown voltage of the N-channel MOS transistor 2 and the diode 11 is normally turned off. Set as follows.
  • the NPN transistor 31 is provided between the output terminal 7 and the N-channel MOS transistor 2, the current accuracy of the output terminal 7 is deteriorated when the output terminal 7 is at a low voltage as described in the first embodiment. Otherwise, the same effects as in the first embodiment can be obtained.
  • FIG. 4 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the third embodiment of the present invention. As shown in FIG. 4, the semiconductor device is different from the semiconductor device according to the first embodiment described above in that the cathode of the diode 11 is connected only to the ESD protection circuit 14.
  • the ESD protection circuit cannot be shared between the LED drive output terminal and the power supply input terminal as in the first embodiment described above, but the degree of freedom of arrangement of the ESD protection circuit 14 is increased and the layout is increased. The above constraints are reduced. Therefore, it is possible to reduce the wiring impedance at both ends of the diode 11 and improve the ESD tolerance. In addition, the same effects as those of the first embodiment described above can be obtained. As in the second embodiment described above, an NPN bipolar transistor may be provided in place of the high breakdown voltage transistor 6.
  • FIG. 5 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the fourth embodiment of the present invention.
  • the cathode of the diode 11 is connected to the voltage output terminal 33.
  • the voltage output terminal 33 is a terminal different from the current drive output terminal.
  • the voltage output terminal 33 is connected to a capacitor 32 provided outside the semiconductor device, and is connected to a voltage output circuit 34 provided inside the semiconductor device.
  • the semiconductor device is configured to supply a voltage from the voltage output circuit 34 to the inside of the semiconductor device and to supply a voltage from the voltage output circuit 34 to the outside via the voltage output terminal 34.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment described above in that the cathode of the diode 11 is connected to a terminal for supplying a voltage to the outside.
  • the gate voltage of the high breakdown voltage transistor 6 is set so that the source voltage of the high breakdown voltage transistor 6 is equal to or lower than the drain breakdown voltage of the N-channel MOS transistor 2 as in the first embodiment, and the diode 11 is always in the off state. Set to be.
  • the ESD tolerance of each of the output terminal 7 and the voltage output terminal 33 can be increased by one ESD protection circuit 14.
  • the same effects as those of the first embodiment described above can be obtained.
  • an NPN bipolar transistor may be provided in place of the high breakdown voltage transistor 6.
  • FIG. 6 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the fifth embodiment of the present invention.
  • the semiconductor device is different from the semiconductor device according to the first embodiment described above in that a low impedance circuit 35 provided between the power input terminal 13 and the ground is used as an ESD protection circuit.
  • the low impedance circuit 35 includes a resistance component and / or a capacitance component so that the impedance between the power input terminal 13 and the ground is low.
  • the ESD that has been applied to the output terminal 7 and passed through the high voltage transistor 6 passes through the diode 11 and the N channel MOS transistor whose gate and source are grounded to the ground potential. It was the composition which escaped to.
  • the semiconductor device according to the fifth embodiment is configured such that ESD escapes to the low impedance circuit 35. According to the semiconductor device, the same effects as those of the first embodiment described above can be obtained.
  • an NPN bipolar transistor may be provided in place of the high voltage transistor 6 as in the second embodiment described above.
  • the cathode of the diode 11 may be connected only to the low impedance circuit 35. However, in this case, it is necessary to set the voltage of the terminal connected to the diode 11 of the low impedance circuit 35 to a voltage at which the diode 11 is normally turned off. Further, similarly to the fourth embodiment described above, the cathode of the diode 11 may be connected to the voltage output terminal.
  • FIG. 7 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the sixth embodiment of the present invention. As shown in FIG. 7, the semiconductor device is different from the semiconductor device according to the first embodiment described above in that it has a plurality of LED drive output terminals.
  • the semiconductor device has two output terminals 7, and an LED 10 to which a voltage is commonly applied from the constant voltage source 9 to each output terminal 7 outside the semiconductor device.
  • a current drive output circuit having a high breakdown voltage transistor 6, an N channel MOS transistor 2, a switch circuit 3, and a diode 11 is connected to each output terminal 7 inside the semiconductor device.
  • the gate of the N channel MOS transistor 2 of each current drive output circuit is connected in common to the gate of the N channel MOS transistor 1 through each switch circuit 3.
  • the cathode of the diode 11 of each current drive output circuit is commonly connected to the ESD protection circuit 14 and the power supply input terminal 13.
  • an NPN bipolar transistor may be provided in place of the high voltage transistor 6.
  • the cathode of the diode 11 may be connected only to the ESD protection circuit 14.
  • the cathode of the diode 11 may be connected to the voltage output terminal.
  • a low impedance circuit may be used instead of the N-channel MOS transistor whose gate and source are grounded.
  • FIG. 8 is a diagram showing a schematic configuration of a main part of a semiconductor device according to the seventh embodiment of the present invention. As shown in FIG. 8, the semiconductor device is different from the semiconductor device according to the first embodiment described above in that the current value of the LED drive current can be controlled by 4 bits.
  • the semiconductor device has an N-channel MOS transistor 2a whose gate width is 1 times that of the reference and an N-channel MOS transistor 2b whose 4 times the gate width is 4 times that of the N-channel MOS transistor 1.
  • a double N-channel MOS transistor 2c and an eight-fold N channel MOS transistor 2d are provided.
  • Switch circuits 3a to 3d are connected to the gates of these N-channel MOS transistors 2a to 2d, respectively.
  • the gates of the N channel MOS transistors 2a to 2d are commonly connected to the gate of the N channel MOS transistor 1 through the switch circuits 3a to 3d.
  • the drains of the N-channel MOS transistors 2a to 2d are commonly connected to the high breakdown voltage transistor 6.
  • the ESD protection circuit 14 is connected to the drains of the N-channel MOS transistors 2a to 2d via the diode 11, the N-channel MOS transistors 2a to 2d are protected from ESD. Can do. In addition, the same effects as those of the first embodiment described above can be obtained.
  • an NPN bipolar transistor may be provided in place of the high voltage transistor 6.
  • the cathode of the diode 11 may be connected only to the ESD protection circuit 14.
  • the cathode of the diode 11 may be connected to the voltage output terminal.
  • a low impedance circuit may be used instead of the N-channel MOS transistor whose gate and source are grounded.
  • a configuration in which a plurality of LED drive output terminals are provided may be employed.
  • the semiconductor device can realize a high withstand voltage of the current drive output terminal and a high ESD withstand capability of the current drive output terminal, and can increase the response speed of the current flowing through the current drive output terminal. Useful for ICs and the like.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Led Devices (AREA)

Abstract

　本発明は、電流駆動出力端子の高耐圧化と電流駆動出力端子の高ＥＳＤ耐量化を同時に実現できる上、電流駆動出力端子を流れる電流の応答速度を速くすることができる半導体装置を提供することを目的とする。この目的を達成するために、本発明の半導体装置は、電流駆動出力端子と第１のトランジスタ又は低耐圧素子との間に、前記第１のトランジスタ又は低耐圧素子よりも耐圧が高い第２のトランジスタを備える。さらに、本発明の半導体装置は、前記１のトランジスタ又は低耐圧素子と前記第２のトランジスタとの間の経路にアノードが接続され、ＥＳＤ保護回路にカソードが接続されたダイオードを備える。

Description

半導体装置
　本発明は、ＬＥＤドライバＩＣ等の半導体装置に関する。
　ＬＥＤドライバＩＣ等の半導体装置において電流駆動出力端子の高耐圧化並びに電流駆動出力端子の高ＥＳＤ耐量化を同時に実現する回路として、図９に示す回路が提案されている（例えば、特許文献１参照。）。図９に示す回路について以下に説明する。
　ＮチャネルＭＯＳトランジスタ１０１、１０２はカレントミラー回路を構成している。このカレントミラー回路を構成する一方のＮチャネルＭＯＳトランジスタ１０１のドレインは定電流源１０４に接続しており、他方のＮチャネルＭＯＳトランジスタ１０２のドレインはＮＰＮバイポーラトランジスタ１０５のエミッタに接続している。以下、ＮＰＮバイポーラトランジスタ１０５を単にＮＰＮトランジスタ１０５と称す。定電圧源１０３は、定電流源１０４の電流供給源として機能する。
　ＮチャネルＭＯＳトランジスタ１０２に接続するＮＰＮトランジスタ１０５のコレクタは、電流駆動出力端子１０６に接続しており、そのＮＰＮトランジスタ１０５のベースは定電圧源１０７に接続している。このように、ＮチャネルＭＯＳトランジスタ１０２とＮＰＮトランジスタ１０５はカスコード接続されており、ＮＰＮトランジスタ１０５は、いわゆるカスコード・トランジスタとして活用される。ＮＰＮトランジスタ１０５のコレクタ耐圧はＮチャネルＭＯＳトランジスタのドレイン耐圧よりも高く、このＮＰＮトランジスタ１０５により、出力端子１０６の高耐圧化が実現されている。以下、電流駆動出力端子１０６を単に出力端子１０６と称す。
　ＮチャネルＭＯＳトランジスタ１０１のソースは、ＮチャネルＭＯＳトランジスタ１０８のドレインに接続している。このＮチャネルＭＯＳトランジスタ１０８のソースは接地されている。また、このＮチャネルＭＯＳトランジスタ１０８のゲートは定電圧源１０９に接続している。
　ＮチャネルＭＯＳトランジスタ１０２のソースは、ＮチャネルＭＯＳトランジスタ１１０のドレインに接続している。このＮチャネルＭＯＳトランジスタ１１０のソースは接地されている。また、このＮチャネルＭＯＳトランジスタ１１０のゲートにはパルスが供給される。このパルスにより、出力端子１０６を流れる電流のオン／オフ、つまりＮＰＮトランジスタ１０５のエミッタ電流のオン／オフが制御される。
　ＮチャネルＭＯＳトランジスタ１１０のオン時のドレイン－ソース間抵抗値と、ＮチャネルＭＯＳトランジスタ１０８のドレイン－ソース間抵抗値とは同一となるようにする。このようにすれば、ＮチャネルＭＯＳトランジスタ１０１、１０２からなるカレントミラー回路の出力電流精度、すなわち出力端子１０６を流れる電流の精度を高めることができる。
　ＥＳＤ保護回路１１１は、ＮＰＮトランジスタ１０５のエミッタとＮチャネルＭＯＳトランジスタ１０２のドレインとの接続点に接続している。ＥＳＤ保護回路１１１は、ＮチャネルＭＯＳトランジスタを用いて構成されている。具体的には、ＮＰＮトランジスタ１０５のエミッタとＮチャネルＭＯＳトランジスタ１０２のドレインとの接続点にＮチャネルＭＯＳトランジスタのドレインが接続しており、そのＮチャネルＭＯＳトランジスタのゲートおよびソースは共に接地されている。
　このように、ブレイクダウン電圧がＮチャネルＭＯＳトランジスタ１０２、１１０に近い素子を用いて構成されたＥＳＤ保護回路１１１を用いることにより、出力端子１０６に接続するＮチャネルＭＯＳトランジスタ１０２、１１０をＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）から保護することができる。出力端子１０６に印加されてＮＰＮトランジスタ１０５を通過したＥＳＤをＥＳＤ保護回路１１１へ逃がすことができるためである。
　上記したＮチャネルＭＯＳトランジスタ１０１、１０２、１０８、１１０、定電圧源１０３、１０７、１０９、定電流源１０４、ＮＰＮトランジスタ１０５、およびＥＳＤ保護回路１１１を構成するＮチャネルＭＯＳトランジスタは、同一半導体基板１１２上に集積化されている。
　電流駆動出力端子の高耐圧化と同時に、電流駆動出力端子に接続するＮチャネルＭＯＳトランジスタのＥＳＤからの保護を図るために、以上説明した回路が半導体装置に設けられている。すなわち、ＮチャネルＭＯＳトランジスタと電流駆動出力端子との間にカスコード・トランジスタであるＮＰＮバイポーラトランジスタが介装され、且つＮＰＮバイポーラトランジスタとＮチャネルＭＯＳトランジスタとの間の経路に、ゲートとソースを接地したＮチャネルＭＯＳトランジスタのドレインが接続された構成の回路が設けられている。
　しかしながら、上記した構成を有する半導体装置には、以下に述べるような問題点があった。すなわち、ＥＳＤ保護回路１１１を構成するＮチャネルＭＯＳトランジスタは、チャネル幅が長く設定される。チャネル幅が長い程、ＥＳＤ耐量を向上させることができるためである。したがって、ＥＳＤ保護回路１１１を構成するＮチャネルＭＯＳトランジスタのドレインに寄生する容量が大きくなる。そのため、出力端子１０６を流れる電流のオン／オフを制御するためにＮチャネルＭＯＳトランジスタ１１０のゲートへ供給するパルスに対して、出力端子１０６を流れる電流の応答速度が遅くなる。
特開２００７－３３６２６２号公報
　本発明は、上記問題点に鑑み、電流駆動出力端子の高耐圧化並びに電流駆動出力端子の高ＥＳＤ耐量化が可能な上、電流駆動出力端子を流れる電流の応答速度を向上させることができる半導体装置を提供することを目的とする。
　上記目的を達成するため、本発明の半導体装置は、電流駆動出力端子と、第１のトランジスタ又は低耐圧素子と、前記電流駆動出力端子に接続する端子、前記第１のトランジスタ又は低耐圧素子に接続する端子、および制御端子を有しており、前記第１のトランジスタ又は低耐圧素子よりも耐圧が高い第２のトランジスタと、ＥＳＤ保護回路と、前記１のトランジスタ又は低耐圧素子と前記第２のトランジスタとの間の経路にアノードが接続され、前記ＥＳＤ保護回路にカソードが接続されたダイオードと、を備える。
　上記本発明の半導体装置は、前記第２のトランジスタの制御端子に、前記ダイオードが常時はオフ状態となるように設定された電圧を印加するのが好適である。
　また上記本発明の半導体装置は、前記ＥＳＤ保護回路と前記ダイオードとの接続点に、前記電流駆動出力端子とは異なる端子が接続されていてもよい。
　また上記本発明の半導体装置は、前記第１のトランジスタ又は低耐圧素子と、前記第２のトランジスタと、前記ダイオードとを有する電流駆動出力回路を複数個備え、前記電流駆動出力回路それぞれの前記ダイオードが、前記ＥＳＤ保護回路に共通に接続していてもよい。
　また上記本発明の半導体装置は、前記第１のトランジスタを複数個備え、それらの前記第１のトランジスタが前記第２のトランジスタに共通に接続していてもよい。
　また上記本発明の半導体装置は、前記ダイオードが、Ｐ型拡散層と、前記Ｐ型拡散層と共にＰＮ接合を構成するＮ型拡散層とを有し、前記Ｐ型拡散層がアノードとなり、前記Ｎ型拡散層がカソードとなる構成をしていてもよい。
　また上記本発明半導体装置は、前記第２のトランジスタの前記１のトランジスタ又は低耐圧素子に接続する端子に接続された電圧クランプ回路を備えていてもよい。
　また上記本発明の半導体装置は、前記第２のトランジスタが高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタであり、前記第１のトランジスタが前記第２のトランジスタよりも耐圧の低いＭＯＳトランジスタであってもよい。
　また上記本発明の半導体装置は、前記第２のトランジスタが高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタであり、前記低耐圧素子がコンデンサであってもよい。
　また上記本発明の半導体装置は、前記ＥＳＤ保護回路が、ドレインが前記ダイオードに接続されており、且つゲートおよびソースが接地されるか又はゲート－ソース間電圧がゲートの閾値電圧以下に設定されるＮチャネルＭＯＳトランジスタを用いて構成されていてもよい。
　また上記本発明の半導体装置は、前記ＥＳＤ保護回路が低インピーダンス回路であってもよい。
　本発明の好ましい形態によれば、電流駆動出力端子と第１のトランジスタ又は低耐圧素子との間に、第１のトランジスタ又は低耐圧素子よりも高耐圧な第２のトランジスタを介装し、且つ第１のトランジスタ又は低耐圧素子と第２のトランジスタとの間の経路にＥＳＤ保護回路を接続したので、電流駆動出力端子の高耐圧化を実現できる上、第１のトランジスタ又は低耐圧素子を、外部から電流駆動出力端子に印加されるＥＳＤ等の高電圧から保護することができる。第２のトランジスタには、パワーＭＯＳトランジスタ等の高耐圧ＭＯＳトランジスタや、バイポーラトランジスタなどを用いることができる。
　さらに、本発明の好ましい形態によれば、第１のトランジスタ又は低耐圧素子と第２のトランジスタとの間の経路に、従来のように、寄生容量が大きいＮチャネルＭＯＳトランジスタのドレインを直接接続するのではななく、ダイオードを経由してＥＳＤ保護回路を接続する構成としているため、電流駆動出力端子を流れる電流の応答速度を向上させることができる。
　また、本発明の好ましい形態によれば、電流駆動出力端子とそれ以外の端子のＥＳＤ保護回路を共用化することで、回路規模を抑制しつつ、電流駆動出力端子以外の端子の高ＥＳＤ耐量化を図ることができる。
本発明の第１の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第１～第７の実施形態に係る半導体装置が具備するダイオードの構造の一例を示す断面図 本発明の第２の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第３の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第４の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第５の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第６の実施形態に係る半導体装置の要部の概略構成を示す図 本発明の第７の実施形態に係る半導体装置の要部の概略構成を示す図 従来の半導体装置の要部の概略構成を示す図
　以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。以下では、本発明の半導体装置について、ＬＥＤを駆動するＬＥＤドライバＩＣを例に説明しているが、無論、本発明の半導体装置は、ＬＥＤドライバＩＣに限定されるものではない。
　　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の要部の概略構成を示す図である。
　ＮチャネルＭＯＳトランジスタ１の制御端子であるゲートとＮチャネルＭＯＳトランジスタ２の制御端子であるゲートとの間に、スイッチ回路３が接続している。ＮチャネルＭＯＳトランジスタ１、２は、スイッチ回路３のオン時にカレントミラー回路を構成する。
　ＮチャネルＭＯＳトランジスタ１の入力端子であるドレインは、定電流源５に接続している。定電圧源４は、定電流源５の電流供給源として機能する。ＮチャネルＭＯＳトランジスタ１の出力端子であるソースは接地されている。ＮチャネルＭＯＳトランジスタ２の入力端子であるドレインは、ドレイン耐圧が高い高耐圧ＮチャネルＭＯＳトランジスタ６の出力端子であるソースに接続している。ＮチャネルＭＯＳトランジスタ２の出力端子であるソースは接地されている。以下、高耐圧ＮチャネルＭＯＳトランジスタ６を単に高耐圧トランジスタ６と称す。高耐圧トランジスタ６には、例えばＤＭＯＳ（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を使用することができる。
　ＮチャネルＭＯＳトランジスタ２に接続する高耐圧トランジスタ６の入力端子であるドレインは、電流駆動出力端子であるＬＥＤ駆動出力端子７に接続している。以下、ＬＥＤ駆動出力端子７を単に出力端子７と称す。高耐圧トランジスタ６の制御端子であるゲートは定電圧源８に接続している。このように、第１のトランジスタであるＮチャネルＭＯＳトランジスタ２と第２のトランジスタである高耐圧トランジスタ６はカスコード接続されており、高耐圧トランジスタ６は、いわゆるカスコード・トランジスタとして活用される。高耐圧トランジスタ６のドレイン耐圧はＮチャネルＭＯＳトランジスタ２のドレイン耐圧よりも高く、この高耐圧トランジスタ６により、出力端子７の高耐圧化が実現されている。
　高耐圧トランジスタ６はＮチャネルＭＯＳトランジスタ２よりもＥＳＤ耐量が大きいが、ＥＳＤ耐量はゲート幅が長い程、強くなるので、高耐圧トランジスタ６のゲート幅は、必要なＥＳＤ耐量が得られる長さに設定する。つまり、出力端子７からのＥＳＤに対しゲート幅を長くすることで対処する。
　また、高耐圧トランジスタ６のゲート電圧は、高耐圧トランジスタ６のソース電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つ後述するダイオード１１が常時はオフ状態となるように設定する。例えば、高耐圧トランジスタ６のゲート電圧は、後述する電源入力端子１３に接続する定電圧源１２が生成する電圧と同一の電圧か、あるいはその定電圧源１２が生成する電圧よりもダイオード１１のダイオード電圧降下分だけ低い電圧に設定する。ダイオード電圧とは、電流がアノードからカソードに流れる時の電圧のことである。
　出力端子７は、定電圧源９からの電圧が印加されるＬＥＤ１０に接続している。ＮチャネルＭＯＳトランジスタ１、２のゲート間に設けたスイッチ回路３がオンして、ＮチャネルＭＯＳトランジスタ１、２のゲート同士が接続すると、ＮチャネルＭＯＳトランジスタ１、２からなるカレントミラー回路により決定される電流値の電流が、定電圧源９からＬＥＤ１０、出力端子７および高耐圧トランジスタ６を経由してＮチャネルＭＯＳトランジスタ２へ流れる。一方、スイッチ回路３がオフすると、ＮチャネルＭＯＳトランジスタ２のゲートが接地されて、ＮチャネルＭＯＳトランジスタ２のドレイン電流はオフする。このスイッチ回路３により、高耐圧トランジスタ６を介して出力端子７に接続するＮチャネルＭＯＳトランジスタ２のオン／オフを制御することができる。このＮチャネルＭＯＳトランジスタ２のオン／オフにより、出力端子７を流れる電流のオン／オフ、つまりＬＥＤ１０の駆動電流のオン／オフが制御される。ここでは、スイッチ回路３のオン／オフを制御するための構成については、説明を省略する。
　このように、当該半導体装置では、カスコード・トランジスタとして、従来のようにＮＰＮバイポーラトランジスタではなく、ドレイン電流とソース電流が常に等しい高耐圧トランジスタ６を採用した。これにより、定電圧源９が生成する電圧が低い場合や、ＩＣとしての消費電力を削減するために、あるいはＩＣの発熱を少なくするために、故意に出力端子７の端子電圧を低く設定した場合においても、出力端子７を流れる電流の精度を高く保つことができる。すなわち、カスコード・トランジスタとしてＮＰＮバイポーラトランジスタを用いた場合、電流駆動出力端子の低電圧時にＮＰＮバイポーラトランジスタが飽和状態になると、ＮＰＮバイポーラトランジスタのベース電流が増加して、カレントミラー回路により決まる電流値とは異なる電流値の電流が電流駆動出力端子を流れる。このように、ＮＰＮバイポーラトランジスタを用いた場合、電流駆動出力端子の電流精度が悪化する可能性がある。これに対して、当該半導体装置では、そのような事態を回避することができる。またここでは、１個のＬＥＤを駆動する場合を例に説明しているが、当該半導体装置は、直列接続された複数個のＬＥＤを駆動する場合にも応用できる。当該半導体装置は、複数個のＬＥＤを駆動する場合に出力端子７の電圧が低くなっても、出力端子７の電流精度を高く保つことができる。
　また当該半導体装置では、ＮチャネルＭＯＳトランジスタ２のゲートにスイッチ回路３を接続し、そのスイッチ回路３のオン／オフにより出力電流オン／オフ制御、すなわち出力端子７を流れる電流のオン／オフ制御を行う構成としたが、ＮチャネルＭＯＳトランジスタ２のドレインやソースにスイッチング用のＮチャネルＭＯＳトランジスタを直列接続し、そのスイッチング用のＮチャネルＭＯＳトランジスタののオン／オフにより出力電流のオン／オフ制御を行う構成とすることもできる。但し、ＮチャネルＭＯＳトランジスタ２のゲートに接続したスイッチ回路３のオン／オフにより出力電流のオン／オフ制御を行う構成の方が、出力端子７をより低い電圧で動作させることが可能となる。
　また当該半導体装置では、ＮチャネルＭＯＳトランジスタ２のゲートに接続したスイッチ回路３のオン／オフにより出力電流のオン／オフ制御を行う構成としたが、例えば高耐圧トランジスタ６をオン／オフ制御することで、出力電流のオン／オフ制御を行う構成としてもよい。この場合、スイッチ回路３は不要となる。
　続いて、当該半導体装置のＥＳＤ保護機能について説明する。当該半導体装置では、高耐圧トランジスタ６のソースとＮチャネルＭＯＳトランジスタ２のドレインの接続点に、すなわち高耐圧トランジスタ６とＮチャネルＭＯＳトランジスタ２との間の経路に、ダイオード１１のアノードが接続している。ダイオード１１のカソードは、外部の定電圧源１２に接続する電源入力端子１３に接続している。電源入力端子１３は、電流駆動出力端子とは異なる端子である。定電圧源１２は、当該半導体装置の内部回路の電源として機能する。
　ＥＳＤ保護回路１４は、ダイオード１１のカソードと電源入力端子１３との接続点に接続している。ここでは、ＥＳＤ保護回路１４は、ＮチャネルＭＯＳトランジスタを用いて構成されている。具体的には、ＮチャネルＭＯＳトランジスタのドレインがダイオード１１のカソードに接続し、そのＮチャネルＭＯＳトランジスタのゲートおよびソースが共に接地されている。但し、ゲート－ソース間電圧がゲートの閾値電圧以下に設定されるのであれば、例えば、ゲートと接地電位との間および／またはソースと接地電位との間に抵抗を介装してもよい。
　このように、ブレイクダウン電圧がＮチャネルＭＯＳトランジスタ２に近い素子を用いて構成されたＥＳＤ保護回路１４を用いるのが好適である。このようにすれば、出力端子７に印加されて高耐圧トランジスタ６を通過したＥＳＤを、ダイオード１１を経由させてＥＳＤ保護回路１４へ逃がすことができる。したがって、ＮチャネルＭＯＳトランジスタ２をＥＳＤから保護することができる。すなわち、ＥＳＤによりＮチャネルＭＯＳトランジスタ２が破壊されるのを防止することができる。
　また、ＥＳＤ保護回路１４は、電流駆動出力端子とは異なる端子である電源入力端子１３にも接続している。したがって、ＮチャネルＭＯＳトランジスタ２をＥＳＤから保護するＥＳＤ保護回路１４により、電源入力端子１３に接続している回路素子を、電源入力端子１３に印加されたＥＳＤから保護することができる。
　ＥＳＤ保護回路をＮチャネルＭＯＳトランジスタを用いて構成した場合、そのＮチャネルＭＯＳトランジスタのチャネル幅は長く設定する。チャネル幅が長い程、ＥＳＤ耐量を向上させることができるためである。このようにすると、ＥＳＤ保護回路を構成するＮチャネルＭＯＳトランジスタの素子サイズも大きくなるが、当該半導体装置では、出力端子６と電源入力端子１３それぞれの高ＥＳＤ耐量化を図るためのＥＳＤ保護回路を共通化したので、その分、回路規模を抑えることができる。なお、ＥＳＤ保護回路を出力端子７に直接接続することは耐圧面よりできない。また、ＥＳＤ保護回路をバイポーラトランジスタを用いて構成した場合、ＥＳＤから保護すべきＮチャネルＭＯＳトランジスタ２よりもＥＳＤ保護回路のブレイクダウン電圧が高くなり、ＮチャネルＭＯＳトランジスタ２を保護することができない。
　続いて、ツェナーダイオード１５について説明する。ツェナーダイオード１５のカソードは、高耐圧トランジスタ６のソースに接続している。ツェナーダイオード１５のアノードは接地されている。このツェナーダイオード１５は、接地電位を基準にした電圧クランプ回路として活用される。すなわち、ツェナーダイオード１５のツェナーダイオード電圧は、ＮチャンネルＭＯＳトランジスタ２の通常動作時のドレイン電圧よりも高く、かつＮチャンネルＭＯＳトランジスタ２のドレイン耐圧よりも低い。ツェナーダイオード電圧とは、電流がカソードからアノードに流れる時の電圧のことである。よって、出力端子７の電圧が急峻に変動し高耐圧トランジスタ６のドレイン－ソース間寄生容量などにより過渡的にＮチャネルＭＯＳトランジスタ２のドレインにそのドレイン耐圧以上の電圧が印加されてＮチャネルＭＯＳトランジスタ２が破壊される事態を防止することができる。さらに、ツェナーダイオード１５には、出力端子７からのＥＳＤに対してＮチャネルＭＯＳトランジスタ２を保護する効果もある。
　上記したＮチャネルＭＯＳトランジスタ１、２、スイッチ回路３、定電圧源４、８、定電流源５、高耐圧トランジスタ６、ダイオード１１、ＥＳＤ保護回路１４を構成するＮチャネルＭＯＳトランジスタ、およびツェナーダイオード１５は、同一半導体基板１６上に集積化されている。但し、定電圧源４、８については、同一半導体基板１６上に集積化せずに、別途設けてもよい。この場合、定電流源５の入力端子や高耐圧トランジスタ６のゲート端子は電源ラインに接続する。
　以上のように、当該半導体装置によれば、出力端子７の高耐圧化と同時に、出力端子７の低電圧動作が可能となる。また、ＮチャネルＭＯＳトランジスタ２をダイオード１１を経由したＥＳＤ保護回路１４で保護することにより高いＥＳＤ耐量が実現できる。また、寄生容量が大きいＥＳＤ保護回路が、ＮチャネルＭＯＳトランジスタ２のドレインに直接接続するのではなく、寄生容量の小さいダイオード１１を経由して接続しているので、スイッチ回路３のオン／オフ動作に対する出力電流の応答速度、すなわち出力端子７を流れる電流の応答速度は速い。また、ＮチャネルＭＯＳトランジスタ２と、電源入力端子１３に接続された回路素子の両方が、１個のＥＳＤ保護回路１４で保護される構成としたので、端子ごとにＥＳＤ保護回路が設けられる場合に比べて、小さいチップサイズが実現できる。
　なお、ここでは、電流駆動出力端子に高耐圧トランジスタを介してＮチャネルＭＯＳトランジスタが接続している構成について説明したが、上記説明した構成は、ＥＳＤ破壊しやすい低耐圧素子を含む回路、例えばコンデンサなどを含む回路が電流駆動出力端子に接続する構成にも応用できる。すなわち、電流駆動出力端子と低耐圧素子との間に高耐圧トランジスタを介装し、電流駆動出力端子と低耐圧素子との間の経路にダイオードのアノード側を接続し、そのカソード側をＥＳＤ保護回路に接続することで、低耐圧素子を保護することができる。
　また、ここでは、出力電流をオン／オフ制御する回路について説明したが、例えばスイッチ回路３が常にオン状態で、出力電流が常にオンする回路としてもよい。このような回路であっても、上記した高ＥＳＤ耐量化や、出力端子の低電圧時の電流精度の向上等を実現できる。
　また、ここでは、ダイオード１１が１個だけ設けられた回路について説明したが、定電圧源８と定電圧源１２のそれぞれが生成する電圧の関係によっては、電流が流れにくいように複数個のダイオードが直列接続された回路としてもよいし、電流能力を高めるために複数個のダイオードが並列接続された回路としてもよい。電流能力を高めると、ＥＳＤによる電圧降下を小さくできる。また、定電圧源８と定電圧源１２のそれぞれが生成する電圧の関係によっては、常時はオフすることを条件に、ダイオード１１の代わりにツェナーダイオードを使用することもできる。
　続いて、ダイオード１１の構造の一例として、図２に示す構造を説明する。図２はダイオード１１の断面構造の一例を示している。図２に示すように、Ｐ型半導体基板２１上に形成した不純物濃度の低いＮ－型拡散層２３と、そのＮ－型拡散層２３内に形成した、抵抗を構成する不純物濃度の低いＰ－型拡散層２２とのＰＮ接合によりダイオードを構成してもよい。図２には、Ｐ－型拡散層２２により構成される抵抗の等価回路２４と、Ｎ－型拡散層２３とＰ－型拡散層２２とのＰＮ接合により構成されるダイオードの等価回路２５とを示している。Ｎ－型拡散層２３は、Ｐ－型拡散層２２を取り囲むように形成してもよい。Ｎ－型拡散層２３を取り囲むようにＰ型分離基層２６を形成してもよい。
　また、Ｐ－型拡散層２２内には不純物濃度の高いＰ＋型拡散層２７が形成されており、このＰ＋型拡散層２７に接続するノード２８がアノードとなる。一方、Ｎ－型拡散層２３内にも不純物濃度の高いＮ＋型拡散層２９が形成されており、このＮ＋型拡散層２９に接続するノード３０がカソードとなる。
　このように、半導体基板上に形成した抵抗素子をダイオードとして使用することもできる。なお、他にも、ＮＰＮトランジスタやＰＮＰトランジスタをはじめＰＮ接合を有する様々な素子をダイオードとして使用できる。
　　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置について、図３を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図３は、本発明の第２の実施形態に係る半導体装置の要部の概略構成を示す図である。図３に示すように、当該半導体装置は、出力端子７に接続する高耐圧のカスコード・トランジスタとして、ＮＰＮバイポーラトランジスタ３１を用いた点が、前述した第１の実施形態に係る半導体装置と異なる。以下、ＮＰＮバイポーラトランジスタ３１を単にＮＰＮトランジスタ３１と称す。
　ＮＰＮトランジスタ３１のベース電圧は、前述した第１の実施形態と同様に、ＮＰＮトランジスタ３１のエミッタ電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つダイオード１１が常時はオフ状態となるように設定する。
　このように、出力端子７とＮチャネルＭＯＳトランジスタ２との間にＮＰＮトランジスタ３１を設けても、第１の実施形態で述べたように出力端子７の低電圧時に出力端子７の電流精度が悪化するおそれはあるが、それ以外は第１の実施形態と同様の効果を得ることができる。
　　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体装置について、図４を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図４は、本発明の第３の実施形態に係る半導体装置の要部の概略構成を示す図である。図４に示すように、当該半導体装置は、ダイオード１１のカソードがＥＳＤ保護回路１４にのみ接続している点が、前述した第１の実施形態に係る半導体装置と異なる。
　当該半導体装置によれば、前述した第１の実施形態のようにＥＳＤ保護回路をＬＥＤ駆動出力端子と電源入力端子で共有することはできないが、ＥＳＤ保護回路１４の配置の自由度が増し、レイアウト上の制約が軽減される。したがって、ダイオード１１両端の配線インピーダンスを小さくしてＥＳＤ耐量を向上させることが可能となる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。なお、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。
　　（第４の実施形態）
　以下、本発明の第４の実施形態に係る半導体装置について、図５を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図５は、本発明の第４の実施形態に係る半導体装置の要部の概略構成を示す図である。図５に示すように、ダイオード１１のカソードが、電圧出力端子３３に接続している。この電圧出力端子３３は、電流駆動出力端子とは異なる端子である。電圧出力端子３３は、当該半導体装置の外部に設けられたコンデンサ３２に接続するとともに、当該半導体装置の内部に設けられた電圧出力回路３４に接続している。当該半導体装置は、電圧出力回路３４から当該半導体装置の内部へ電圧を供給するとともに、電圧出力回路３４から電圧出力端子３４を経由して外部へ電圧を供給する構成となっている。
　このように、この第４の実施形態に係る半導体装置は、外部へ電圧を供給する端子にダイオード１１のカソードが接続している点が前述した第１の実施形態に係る半導体装置と異なる。
　高耐圧トランジスタ６のゲート電圧は、前述した第１の実施形態と同様に、高耐圧トランジスタ６のソース電圧がＮチャネルＭＯＳトランジスタ２のドレイン耐圧以下になるように、且つダイオード１１が常時はオフ状態となるように設定する。
　当該半導体装置によれば、出力端子７と電圧出力端子３３それぞれのＥＳＤ耐量を１個のＥＳＤ保護回路１４により高めることができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。なお、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。
　　（第５の実施形態）
　以下、本発明の第５の実施形態に係る半導体装置について、図６を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図６は、本発明の第５の実施形態に係る半導体装置の要部の概略構成を示す図である。図６に示すように、当該半導体装置は、ＥＳＤ保護回路として、電源入力端子１３と接地間に設けられた低インピーダンス回路３５を用いる点が、前述した第１の実施形態に係る半導体装置と異なる。低インピーダンス回路３５は、電源入力端子１３と接地間が低インピーダンスとなるように、抵抗成分および／または容量成分を含む。
　前述した第１の実施形態に係る半導体装置は、出力端子７に印加され高耐圧トランジスタ６を通過したＥＳＤが、ダイオード１１と、ゲートおよびソースが接地されたＮチャネルＭＯＳトランジスタを経由して接地電位に逃げる構成であった。これに対し、この第５の実施形態に係る半導体装置は、ＥＳＤが低インピーダンス回路３５に逃げる構成である。当該半導体装置によれば、前述した第１の実施形態と同様な効果を得ることができる。
　なお、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードを低インピーダンス回路３５にのみ接続してもよい。但し、この場合、低インピーダンス回路３５の、ダイオード１１に接続する端子の電圧は、ダイオード１１が常時はオフする電圧に設定する必要がある。また、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。
　　（第６の実施形態）
　以下、本発明の第６の実施形態に係る半導体装置について、図７を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図７は、本発明の第６の実施形態に係る半導体装置の要部の概略構成を示す図である。図７に示すように、当該半導体装置は、ＬＥＤ駆動出力端子を複数個有する点が、前述した第１の実施形態に係る半導体装置と異なる。
　すなわち、当該半導体装置は、図７に示すように、２個の出力端子７を有し、当該半導体装置の外部において、各出力端子７に、定電圧源９から共通に電圧が印加されるＬＥＤ１０がそれぞれ接続している。また、当該半導体装置の内部において、各出力端子７に、高耐圧トランジスタ６とＮチャネルＭＯＳトランジスタ２とスイッチ回路３とダイオード１１を有する電流駆動出力回路がそれぞれ接続している。また各電流駆動出力回路のＮチャネルＭＯＳトランジスタ２のゲートは、それぞれのスイッチ回路３を介してＮチャネルＭＯＳトランジスタ１のゲートに共通に接続している。また、各電流駆動出力回路のダイオード１１のカソードは、ＥＳＤ保護回路１４および電源入力端子１３に共通に接続している。
　以上のように構成することで、２個のＬＥＤ駆動出力端子と１個の電源入力端子１３の高ＥＳＤ耐量化を１個のＥＳＤ保護回路で図ることができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
　なお、ここではＬＥＤ駆動出力端子が２個の場合について説明したが、無論、ＬＥＤ駆動出力端子を３個以上有する半導体装置についても同様に実施することができる。
　また、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードをＥＳＤ保護回路１４にのみ接続してもよい。また、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。また、前述した第５の実施形態と同様に、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタに代えて低インピーダンス回路を用いてもよい。
　　（第７の実施形態）
　以下、本発明の第７の実施形態に係る半導体装置について、図８を参照しながら説明する。但し、前述した第１の実施形態において説明した部材に対応する部材には同一の符号を付して、説明を省略する。
　図８は、本発明の第７の実施形態に係る半導体装置の要部の概略構成を示す図である。図８に示すように、当該半導体装置は、ＬＥＤの駆動電流の電流値を４ビット制御できるように構成されている点が、前述した第１の実施形態に係る半導体装置と異なる。
　すなわち、図８に示すように、当該半導体装置は、ＮチャネルＭＯＳトランジスタ１のゲート幅を基準として、ゲート幅が基準の１倍のＮチャネルＭＯＳトランジスタ２ａ、２倍のＮチャネルＭＯＳトランジスタ２ｂ、４倍のＮチャネルＭＯＳトランジスタ２ｃ、８倍のＮチャネルＭＯＳトランジスタ２ｄを備える。また、これらのＮチャネルＭＯＳトランジスタ２ａ～２ｄのゲートにはそれぞれスイッチ回路３ａ～３ｄが接続している。各ＮチャネルＭＯＳトランジスタ２ａ～２ｄのゲートは、各スイッチ回路３ａ～３ｄを介してＮチャネルＭＯＳトランジスタ１のゲートに共通に接続している。また、各ＮチャネルＭＯＳトランジスタ２ａ～２ｄのドレインは、高耐圧トランジスタ６に共通に接続している。以上のように構成することで、スイッチ回路３ａ～３ｄのオン／オフを制御することにより、出力端子７の電流値を４ビット制御することができる。
　当該半導体装置によれば、各ＮチャネルＭＯＳトランジスタ２ａ～２ｄのドレインに、ダイオード１１を経由してＥＳＤ保護回路１４が接続しているので、各ＮチャネルＭＯＳトランジスタ２ａ～２ｄをＥＳＤから保護することができる。また、それ以外は前述した第１の実施形態と同様の効果を得ることができる。
　なお、ここではＬＥＤの駆動電流を４ビット制御する場合について説明したが、無論、何ビット制御であっても同様に実施することができる。
　また、前述した第２の実施形態と同様に、高耐圧トランジスタ６に代えてＮＰＮバイポーラトランジスタを設けてもよい。また、前述した第３の実施形態と同様に、ダイオード１１のカソードをＥＳＤ保護回路１４にのみ接続してもよい。また、前述した第４の実施形態と同様に、ダイオード１１のカソードを電圧出力端子に接続してもよい。また、前述した第５の実施形態と同様に、ゲートおよびソースを接地したＮチャネルＭＯＳトランジスタに代えて低インピーダンス回路を用いてもよい。また、前述した第６の実施形態と同様に、ＬＥＤ駆動出力端子を複数個備えた構成にしてもよい。
　本発明にかかる半導体装置は、電流駆動出力端子の高耐圧化並びに電流駆動出力端子の高ＥＳＤ耐量化を実現できる上、電流駆動出力端子を流れる電流の応答速度を速くすることができ、ＬＥＤドライバＩＣ等に有用である。

Claims (11)

  1. 　電流駆動出力端子と、
    　第１のトランジスタ又は低耐圧素子と、
    　前記電流駆動出力端子に接続する端子、前記第１のトランジスタ又は低耐圧素子に接続する端子、および制御端子を有しており、前記第１のトランジスタ又は低耐圧素子よりも耐圧が高い第２のトランジスタと、
    　ＥＳＤ保護回路と、
    　前記１のトランジスタ又は低耐圧素子と前記第２のトランジスタとの間の経路にアノードが接続され、前記ＥＳＤ保護回路にカソードが接続されたダイオードと、
    を備えることを特徴とする半導体装置。
  2. 　前記第２のトランジスタの制御端子に、前記ダイオードが常時はオフ状態となるように設定された電圧が印加されることを特徴とする請求項１記載の半導体装置。
  3. 　前記ＥＳＤ保護回路と前記ダイオードとの接続点に、前記電流駆動出力端子とは異なる端子が接続されていることを特徴とする請求項１記載の半導体装置。
  4. 　前記第１のトランジスタ又は低耐圧素子と、前記第２のトランジスタと、前記ダイオードとを有する電流駆動出力回路を複数個備え、前記電流駆動出力回路それぞれの前記ダイオードは、前記ＥＳＤ保護回路に共通に接続していることを特徴とする請求項１記載の半導体装置。
  5. 　前記第１のトランジスタを複数個備え、それらの前記第１のトランジスタは前記第２のトランジスタに共通に接続していることを特徴とする請求項１記載の半導体装置。
  6. 　前記ダイオードは、Ｐ型拡散層と、前記Ｐ型拡散層と共にＰＮ接合を構成するＮ型拡散層とを有し、前記Ｐ型拡散層がアノードとなり、前記Ｎ型拡散層がカソードとなる構成であることを特徴とする請求項１記載の半導体装置。
  7. 　前記第２のトランジスタの前記１のトランジスタ又は低耐圧素子に接続する端子に接続された電圧クランプ回路を備えることを特徴とする請求項１記載の半導体装置。
  8. 　前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタであり、前記第１のトランジスタは前記第２のトランジスタよりも耐圧の低いＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
  9. 　前記第２のトランジスタは高耐圧ＭＯＳトランジスタ又はバイポーラトランジスタであり、前記低耐圧素子はコンデンサであることを特徴とする請求項１記載の半導体装置。
  10. 　前記ＥＳＤ保護回路は、ドレインが前記ダイオードに接続されており、且つゲートおよびソースが接地されるか又はゲート－ソース間電圧がゲートの閾値電圧以下に設定されるＮチャネルＭＯＳトランジスタを用いて構成されていることを特徴とする請求項１記載の半導体装置。
  11. 　前記ＥＳＤ保護回路は低インピーダンス回路であることを特徴とする請求項１記載の半導体装置。
PCT/JP2009/000419 2008-02-15 2009-02-04 半導体装置 WO2009101770A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/521,218 US7974056B2 (en) 2008-02-15 2009-02-04 Semiconductor device
CN200980000151A CN101682324A (zh) 2008-02-15 2009-02-04 半导体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-033860 2008-02-15
JP2008033860A JP5127496B2 (ja) 2008-02-15 2008-02-15 半導体装置

Publications (1)

Publication Number Publication Date
WO2009101770A1 true WO2009101770A1 (ja) 2009-08-20

Family

ID=40956805

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/000419 WO2009101770A1 (ja) 2008-02-15 2009-02-04 半導体装置

Country Status (4)

Country Link
US (1) US7974056B2 (ja)
JP (1) JP5127496B2 (ja)
CN (1) CN101682324A (ja)
WO (1) WO2009101770A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104080247A (zh) * 2009-11-09 2014-10-01 东芝照明技术株式会社 集成电路、电源装置以及照明装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2320711B1 (en) 2009-11-09 2020-09-16 Toshiba Lighting & Technology Corporation LED lighting device and illuminating device
JP5376249B2 (ja) * 2010-03-19 2013-12-25 東芝ライテック株式会社 点灯装置、及び照明装置
US8649136B2 (en) * 2010-09-09 2014-02-11 Texas Instruments Incorporated Thin-oxide current clamp
DE102013200644A1 (de) * 2013-01-17 2014-07-17 Zumtobel Lighting Gmbh LED-Anordnung
CN111614071B (zh) * 2020-06-19 2021-12-21 苏州赛芯电子科技股份有限公司 单晶圆电池保护电路、充放电电路及便携式电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01110782A (ja) * 1987-10-23 1989-04-27 Fujitsu Ltd Ｌｅｄ駆動回路
JP2006278526A (ja) * 2005-03-28 2006-10-12 Matsushita Electric Ind Co Ltd 発光ダイオード駆動装置
JP2006332482A (ja) * 2005-05-30 2006-12-07 Rohm Co Ltd 保護回路およびそれを用いた半導体装置ならびに発光装置
JP2007336262A (ja) * 2006-06-15 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置
WO2008050779A1 (fr) * 2006-10-18 2008-05-02 Koa Corporation Circuit de commande de del

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3135433B2 (ja) 1993-09-17 2001-02-13 株式会社東芝 半導体保護回路及びその装置
JPH1140686A (ja) 1997-07-23 1999-02-12 Rohm Co Ltd 半導体集積回路装置
US7064942B2 (en) * 2003-05-19 2006-06-20 Silicon Integrated Systems Corp. ESD protection circuit with tunable gate-bias
JP2005142494A (ja) 2003-11-10 2005-06-02 Toshiba Corp 半導体集積回路
US7027276B2 (en) * 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01110782A (ja) * 1987-10-23 1989-04-27 Fujitsu Ltd Ｌｅｄ駆動回路
JP2006278526A (ja) * 2005-03-28 2006-10-12 Matsushita Electric Ind Co Ltd 発光ダイオード駆動装置
JP2006332482A (ja) * 2005-05-30 2006-12-07 Rohm Co Ltd 保護回路およびそれを用いた半導体装置ならびに発光装置
JP2007336262A (ja) * 2006-06-15 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置
WO2008050779A1 (fr) * 2006-10-18 2008-05-02 Koa Corporation Circuit de commande de del

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104080247A (zh) * 2009-11-09 2014-10-01 东芝照明技术株式会社 集成电路、电源装置以及照明装置

Also Published As

Publication number Publication date
JP2009194182A (ja) 2009-08-27
JP5127496B2 (ja) 2013-01-23
US20110007437A1 (en) 2011-01-13
US7974056B2 (en) 2011-07-05
CN101682324A (zh) 2010-03-24

Similar Documents

Publication Publication Date Title
US7593201B2 (en) Semiconductor integrated circuit
US7352014B2 (en) Semiconductor device based on a SCR
US9451669B2 (en) CMOS adjustable over voltage ESD and surge protection for LED application
KR100390155B1 (ko) Ｅｓｄ 보호회로
WO2009101770A1 (ja) 半導体装置
US20060268478A1 (en) Methods and Apparatus for Electrostatic Discharge Protection in a Semiconductor Circuit
US8228650B2 (en) Input-output interface circuit, integrated circuit device and electronic apparatus
JP2015002510A (ja) 静電気保護回路
KR102462819B1 (ko) 반도체 장치
JP2010003982A (ja) 電気回路
JP2005167049A (ja) 半導体集積回路装置
JP2016184837A (ja) 半導体装置
CN104867922A (zh) 半导体集成电路装置以及使用该装置的电子设备
JP2010028522A (ja) 半導体装置
JP2008103945A (ja) 半導体装置
JP5613488B2 (ja) 過電圧保護回路
JP5241109B2 (ja) 半導体集積回路装置
CN112310067B (zh) 静电保护电路
US11233394B2 (en) Electrostatic protection circuit
JP2007227697A (ja) 半導体装置および半導体集積装置
WO2023063291A1 (ja) 出力ドライバ
JP5703103B2 (ja) 半導体装置及びｄｃ−ｄｃコンバータ
JP5726349B2 (ja) パワーモジュール
JP2010109165A (ja) Ｅｓｄ保護回路およびｅｓｄ保護回路を有する半導体集積回路
JP2005260039A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980000151.4

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 12521218

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09710407

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09710407

Country of ref document: EP

Kind code of ref document: A1