WO2007108107A1

WO2007108107A1 - 受動素子設計プログラム、設計装置、および設計方法

Info

Publication number: WO2007108107A1
Application number: PCT/JP2006/305614
Authority: WO
Inventors: Kazuya Hisamitsu; Masahiro Kudo
Original assignee: Fujitsu Limited
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2007-09-27
Also published as: JPWO2007108107A1; JP4673405B2

Abstract

　比較的誤差の大きい複数の受動素子を組み合わせて、誤差の少ない１つの受動素子を設計することを目的とする本発明のプログラムは、２つの素子の組合せから始めて、受動素子をさらに１個ずつ組み合わせる過程において、設計すべき１つの受動素子の値に対応して乗算に用いるべき係数を演算する手順と、演算された係数を用いて、複数の受動素子の値を決定する手順とを計算機に実行させるものであり、係数演算手順では設計されるべき１つの受動素子の誤差を抑えるように演算が実行される。

Description

明細書

受動素子設計プログラム、設計装置、および設計方法

技術分野

[0001] 本発明は、電子回路において用いられる受動素子の設計方式に係り、さらに詳しくは半導体大規模集積回路上で用いられる受動素子の設計方式に関する。背景技術

[0002] 従来において受動素子、例えば大規模集積回路 (LSI)上で使われる受動素子の製造においてはウェファ間、あるいは工場間で素子の値のばらつきが大きくなるという問題点があった。この問題点に対処する方法として、従来は第 1に回路設計において大きなマージンをとつて素子の値のばらつきに対処する方法があった力この方法では回路の複雑ィ匕や、回路ブロックの面積が増大するという問題点があった。

[0003] 第 2の方法としては、素子の形状、すなわち長さや幅を変えたり、あるいは分割して素子を製造する場合には分割数を変えることによって、サイズのばらつきによる素子の値のばらつきを抑える方法があった力この方法ではサイズ変動によるばらつきに対してはある程度効果があるが、シート抵抗や単位面積当たりの容量の変動に対しては効果がな!、と!/、う問題点があった。

[0004] 第 3の方法としては、ばらつきのために素子の値が設計すべき中心値力ずれてしまったときに、工場でトリミングを行って中心値に引き戻す方法があった。図 1はこの方法の説明図である。同図において、シート抵抗 1 Ωの素材を用いて 10 Ωの抵抗を作成するためのレイアウトの作成時には長さ Lとして 10 μ m、幅として W= 1 μ mとして抵抗を作成した場合に実際の仕上がりとして 8 Ω、すなわち 20%のばらつきの抵抗が得られた場合には製造時のトリミングによって幅 Wを 0. 8 mとすることによって目標値としての 10 Ωが得られる。し力しながらこの第 3の方法では、チップ毎に処理が必要となるため、工数や費用が力かってしまうという問題点があった。

[0005] 以上のような、例えば半導体装置上の抵抗素子などの製造方法に関連する従来技術としての特許文献 1では、温度特性が異なる 2種類以上の抵抗層を組み合わせることにより、温度特性の少ない抵抗や、任意の温度特性を持つ抵抗素子の製造方法が開示されている。

[0006] 次に特許文献 2では、相反する温度特性を持つ導電性酸化物薄膜を組み合わせることによって、温度に対する抵抗値の変動を低減した小型で優れた特性を持つ薄膜抵抗素子を提供する技術が開示されている。

[0007] し力しながらこれらの従来技術によっても、製造のためにコストがかかり、例えば LSI 上の抵抗を有効に利用した受動素子の設計ができないという問題点を解決することができなかった。

特許文献 1：特開平 6— 260303号公報「半導体装置及びその製造方法」特許文献 2：特開平 9 - 190904号公報「薄膜抵抗体および薄膜抵抗体を用いた表示装置」

発明の開示

[0008] 本発明の目的は、複数の受動素子を組み合わせて、組み合わせに使った素子よりも、

ばらつき、すなわち誤差の少ない 1つの受動素子を設計することである。

本発明の受動素子設計プログラムは、複数の受動素子を組み合わせて 1つの受動素子を設計する計算機によって使用されるプログラムであり、最も基本的には係数演算手順と、素子値決定手順とを計算機に実行させるものである。

[0009] 係数演算手順は、 2つの受動素子の組合せから始めて、受動素子をさらに 1個ずつ組み合わせていく過程において、設計すべき 1つの受動素子の値に対応して乗算に用いる係数を順次演算するものであり、素子値決定手順は、演算された係数を用いて組み合わせるべき複数の受動素子の値を決定するものである。

[0010] 本発明の受動素子決定プログラムは、前述の係数演算手順に先立って、組み合わせるべき受動素子を製造誤差の小さい順にリストアップするリストアップ手順をさらに計算機に実行させ、係数演算手順においては、製造誤差の小さい受動素子を優先する順序で、組み合わせる過程における前述の係数を演算するものである。

[0011] 本発明の受動素子設計装置は、本発明の受動素子設計プログラムの実行によって、複数の受動素子を組み合わせて 1つの受動素子を設計する装置、例えば CAD装置であり、また本発明の受動素子設計方法は、本発明の受動素子設計プログラムに相当する受動素子の設計方法である。

[0012] 以上のように本発明においては、複数の受動素子を組み合わせて 1つの受動素子を設計するに当たり、組み合わせるべき受動素子を製造誤差の小さい順にリストアツプし、製造誤差の小さい受動素子を優先する順序で組み合わせる過程において、前述の係数の値を演算し、またその係数として、設計されるべき 1つの受動素子の誤差を抑えるように係数を演算することにより、 1つの受動素子だけを用いる場合に比べて素子の誤差を小さくすることが可能となる。

図面の簡単な説明

[0013] [図 1]素子の値のばらつきに対応する従来技術としてのトリミングの説明図である。

[図 2]本発明の受動素子設計プログラムの原理的な機能ブロック図である。

[図 3]本実施形態において設計されるべき抵抗素子に対応する組合せ候補としての抵抗素子の説明図である。

[図 4]本実施形態において設計されるべき容量素子に対応する組合せ候補としての容量素子の説明図である。

[図 5]本実施形態における素子設計処理の詳細フローチャートである。

[図 6]本実施形態における素子組合せ例の説明図である。

[図 7]本発明におけるプログラムのコンピュータへのローデイングを説明する図である発明を実施するための最良の形態

[0014] 図 2は、本発明の受動素子設計プログラムの原理的な機能ブロック図である。このプログラムは、複数の受動素子を組み合わせて誤差の少ない 1つの受動素子を設計するために使用されるプログラムである。

[0015] 図 2においてまずステップ S1で、組み合わせるべき複数の受動素子を製造誤差、すなわち製造ばらつきの小さ、順序でリストアップする手順が実行され、続、てステツプ S2で 2つの受動素子の組合せから始めて、製造誤差の小さ!/、受動素子を優先する順序で受動素子をさらに 1つずつ組み合わせていく過程において、設計すべき 1 つの受動素子の値に対応して、乗算に用いる係数を順次演算する係数演算手順が実行され、ステップ S3で演算された係数を用いて、組み合わせるべき複数の受動素子の値を決定する素子値決定手順が実行される。

[0016] 図 3は、大規模集積回路 (LSI)上で 1つの受動素子としての抵抗素子を設計するに当たり、組合せ候補となる抵抗素子を示す図である。本実施形態においては、 1つの受動素子を設計するに当たり、複数の受動素子を直列、または並列に接続して組み合わせることによって、単体の素子を用いるよりも誤差、すなわち製造ばらつきが小さ!/、素子の設計が行われる。

[0017] この設計に当たり、組み合わされるべき複数の受動素子、図 3においては抵抗素子として、製造ばらつきの間に互いに相関がない素子の組合せが行われる。すなわち抵抗素子としては配線抵抗とポリ抵抗などのように、互いにばらつき、すなわち誤差の要因に相関がない素子が組み合わされる。例えばポリ抵抗と、一般的なポリ抵抗よりも金属に近い特性を持つシリサイドポリ抵抗との間には、製造誤差、すなわち製造ばらつきの要因に相関があると考えられるために、そのような抵抗の組合せは用いられない。

[0018] 図 4は、 1つの容量素子を設計するための組合せ候補となる LSI上の容量素子の説明図である。これらの容量のうちで、製造ばらつき、すなわち誤差の要因の間に相関のない素子が複数選択され、それらの素子を並列、または直列に接続することによつて 1つの容量素子が設計される。なお図 4において、 MIM (メタル'インシユレータ 'メタル)の電極は最上部に配置されている力この電極は最上部に配置されるとは限らない。また STI (シャロウ'トレンチ 'アイソレーション)容量は、 2つの素子の間に溝を作って挿入される厚い絶縁膜の容量である力これらの容量の詳細については本発明と直接の関係はないので、詳細な説明は省略する。

[0019] 次に本実施形態においては、抵抗素子、あるいは容量素子をそれぞれ直列、または並列に接続して、単体の素子を用いるよりもばらつき、すなわち誤差の小さな 1つの抵抗素子、または容量素子の設計が行われる力この設計においては 2つの素子の組合せ力始めて、 1つずつ組み合わされる素子の数を増加させていく過程において、組合せ全体としてのばらつき、すなわち誤差ができるだけ小さくなるように、組合せるべき素子の値を計算するための係数が求められ、その係数を用いて組み合わせるべき素子の値が決定される力その決定法の詳細について、素子が直列、または並列に組み合わせる場合を区別して、以下に説明する。

[0020] まず抵抗素子を直列に、あるいは容量素子を並列に接続する場合 (合成の素子値が各素子値の和になる）について説明する。

1個単体の誤差 (の 2乗) E² ( 1個）は次式で与えられる。

[0021] [数 1]

E²(1個）二

ここで、 e :1個単体の素子の最大誤差

2個組み合わせた場合の誤差 (の 2乗) E² (2個）は次式で与えられる。

[0022] [数 2] ( (り— ) ₂

aは 1番目の素子 (A)に 2番目の素子を組み合わせるときに、 1番目の素子の値との乗算に用いられる係数であり、その値は 1より小さいものとする。各素子の取る値（抵抗値 or容量値) XIは次式で与えられる。

[0023] X = αΑ X =(1- α)Α ··· (1)

1 1, 2

次に（2個の組合せ誤差） < (1個単体の誤差）となる αを求めるために両者の 2乗の差を求めると、

[0024] [数 3]

(2個)— E²

二で e_n:n番目の素子の最大誤差

(. a e ) +((1— αノ e尸一 e · (2)

1 2 1

[0025] [数 4]

(3)

となる。最後から 2番目の式から

[0026] [数 5]

のとき E²(2個）が（1個）よりも小さくなり、また最後の式力も

[0027] [数 6] e

= 2

e ^C21 +_e 2²

で E² (2個）が最小となることがわかる。なお後述するように、 e <eとなる順序で組

2 1

合せを行うものとする。

[0028] 次に抵抗素子を並列に、あるいは容量素子を直列に接続する (合成素子値の逆数力各素子値の逆数の和になる)場合について説明する。

1個単体の逆数（1Z抵抗 orlZ容量)の誤差 (の 2乗） [0029] (1個）は次式で与えられる。この式は公知のものであり、その説明を省略する。なお、ここで

E

[0030] は逆数の誤差という意味で、以下本文中ではこれを記号 Erで表わすものとする。

[0031] [数 7]

E (1個)

ここで、 e ： 1個単体の最大誤差

2個組み合わせた場合の逆数の誤差 (の 2乗) Er² (2個）は次式となる。

[0032] [数 8]

1 - Q? ) e

aは前述と同様の係数（< 1)で、各素子の取る値 (抵抗値 or容量値) XIは次式で与えられる。

[0033] [数 9]

次に（2個の組合せ誤差） < (1個単体の誤差）となる αを求めると、

[0034] [数 10]

2

(1-₆₂) ÷e-(1-e - (l-e₂)² ₊e-(l-e,

ひ— 1 - il-e,)²il- e。、² e?il-e,ノ + e -2i Vl-_e ノ

よって

[0035] [数 11]

くく 1

のとき Er²(2個）が Er²(l個）よりも小さくなる。また、この式は αについての 2つの 1 次因数を含んでおり、この式を零とおいた方程式の 2つの根の和の 1/2はこの 2次関数が最小となる ocを与える。その値は

[0036] [数 12]

であり、 Er² (l個）の値が一定であることから、このとき Er² (2個）が最小となることがゎカゝる。

[0037] 最後に逆数の誤差から元の誤差への変換は次式によって計算される。ここで元の誤差 E (2個）とは、例えば 2個の抵抗素子を並列に接続した場合の全体のインピーダンス (抵抗値)の誤差に相当する。なお、この変換式も公知のものであり、その説明を省略する。

[0038] [数 13]

Ε (2個)

以上にお!、ては素子を 2個組み合わせる場合の誤差や、素子のとるべき値にっヽて説明した。前述のように本実施形態では、組み合わせる素子の個数を 1個ずつ増加させていく過程で、組合せ誤差を減少させるように、各素子のとるべき値を決定するための係数、例えば（1)式における aの値が求められる。

以下の説明では、 i番目の素子を組み合わせるときの素子の値の決定に用いられる係数の値を αで表わすことにする。 i= 1では組合せとしての意味はなく、係数 a は存在しない。例えば 2個の抵抗素子を直列に接続する場合に相当する（1)式内の α はひとなる。例えば全体として Α= 10[ Ω ]の抵抗素子を設計する場合に、例えば α =0. 2とすると

2

X =0. 2Χ10 = 2[Ω]、Χ =0.8Χ10 = 8[Ω]

1 2

が求められる。

[0040] 次に 3個目の素子をさらに直列に接続するときには、係数 α は (4)式に対応して

3

[0041] [数 14]

e -Εί

く。く 1

e

を満足するように決定される。ここで E は 2個の組合せに対する誤差の 2乗であり、

2

E² (2個）と同じである。

[0042] (²)式を E ² = E²(³個）と E ² = E²(²個）に対応して書き直すと、

3 2

E ²= E )²+{(l-a )e }²

3 3 2 3 3

が得られ、素子の値は α を用いて次式となる。

3

[0043] X = a a A, X =(1-α ) a A, X =(1~α )A

1 2 3 2 2 3 3 3

以上の式を、 i番目の抵抗素子を直列に接続する場合に一般化すると、係数 ^の範囲は

[0044] [数 15]

く . く 1 *··(8)

によって決定され、このとき

が成立し、素子の値は

X = α · · · a A、 X = X =(1- α _ ) a A、X = (1— α )A ··· (10)

によって決定される。なおここで E は (i 1)個の素子の組合せに対する誤差を示すのみであり、その組合せはすべて直列であるとは限らな、。

[0045] 同様に i番目の抵抗素子を並列に接続する場合に対して、誤差の範囲は（6)式に対応して

[0046] [数 16]

となる。また（7)式に対応して、 i番目の素子までの組合せに対する誤差は [数 17]

で与えられ、さらに素子の値は次式によって決定される。

[0048] X =A/ a a ' 、 X = AZ (1— ) a · · · α、

1 2 3 i 2 2 3 i

X =A/(1- a _ ) a.、X=AZ(l— a.) ·'·(13)

以上の説明に基づ、て、本実施形態における受動素子設計処理にっ、てさらに説明する。図 5は、受動素子設計処理の詳細フローチャートである。同図において処理が開始されると、まずステップ S10で互いにばらつきの間に相関のない Ν個の素子カリストアップされ、ステップ S11でその Ν個の素子がはらつきの小さい順にリストアツプ、すなわちソートされ、単一の素子だけに対応する誤差 ^の値がその素子の誤差 eと等しくおかれ、また前述の iの値が" 2"と置かれる。ここでばらつきの小さい順にソートが行われるのは、最初に最もばらつき、すなわち誤差の小さい素子力も始めて、順次他の素子を誤差の小さ、順に組み合わせて、くためである。

[0049] 続!、てステップ S 12で i番目、ここでは 2番目の素子を抵抗素子であれば直列に、容量素子であれば並列につなぐかが判定される。そのようにつなぐ場合には、ステツプ S 13で係数 aの値が（8)式の範囲で決定され、ステップ S 14で i番目の組合せまでの誤差が（9)式にしたがって決定される。そしてステップ S 15で組み合わせられた素子の数 iが、ステップ S 10でリストアップされた個数 Nに達した力否かが判定され、まだ達していない場合にはステップ S 16で iの値がインクリメントされ、ステップ S12以降の処理が続行される。

[0050] ステップ S 12で抵抗素子であれば並列、容量素子であれば直列につなぐと判定されると、ステップ S17で係数 αの値が（11)式の範囲で決定され、ステップ S 18で i番目の素子までの組合せに対する誤差が（12)式に従って求められ、ステップ S 15の処理に移行する。

[0051] ステップ S 15で組み合わされた素子の数 iが Nに達したと判定されると、ステップ S 2 0から S25の処理によって素子の値が決定される。まずステップ S20で前述の iの値に対応する、組み合わされる素子の数 jが" 2"と置かれ、ステップ S21で j番目の素子が抵抗素子であれば直列に、容量素子であれば並列につなぐか否かが判定され、そのようにつなぐ場合にはステップ S22で j番目までの素子の値の計算が行われる。ここでは、 j = 2であり、 Xと Xとの値が決定される力その値は（1)式と同様になる。

1 2

そしてステップ S23で組み合わされた素子の数 jが Nに達した力否かが判定され、まだ達して!/、な、場合にはステップ S 24-Cjの値がインクリメントされ、ステップ S 21以降の処理が続行される。

[0052] ステップ S21で j番目の素子が抵抗素子であれば並列、容量素子であれば直列につなぐ場合には、ステップ S25で（13)式に対応して各素子の値が決定され、ステツプ S23の処理に移行し、ステップ S 23で組み合わされた素子の数 jが Nに達したと判定されると処理を終了する。 [0053] 例えば N個の素子をすベて直列につなぐ場合には、ステップ S13で係数 α _;の範囲が順次決定され、ステップ S 14で i番目の素子までの組合せに対する誤差の 2乗が計算され、具体的な素子の値がステップ S22で求められる。ステップ S22では、前述のように i = 2の場合に Xと Xとの値が決定されるが、 jがインクリメントされ、その値が" 3

1 2

"となると、 X、 Xに対しては係数 α 力 Sさらに乗算され、 Xは（1— α ) Αによって求

1 2 3 3 3

められる。このような処理が繰り返されることによって、（10)式で示した各素子の値が順次決定されていくことになる。

[0054] 以下本実施形態における具体的な素子の設計例について説明する。図 6は、抵抗素子を 3つ直列に接続し、全体として 1つの抵抗値 Aを作成する場合の説明図である。同図（a)は本発明の適用例である。ここでは 3つの組み合わせるべき素子の誤差がそれぞれ 10%、 20%、および 30%であるものとする。前述の式を用いて係数の値を決定すると、 a は 0. 8

2 、 a は 0. 918367となり、各抵抗の値はこれらの係数を用い

3

て

R =0. 734694A R =0. 183673A R =0. 081633A

1 2 3

となる。全体の誤差、すなわち Eを計算すると、その値は 0. 085714となる。すなわ

3

ち全体の誤差としての 8. 57%は、 3つの素子のうちで最も誤差の少ない 10%よりも小さくなる。

[0055] 図 6 (b)は、本発明を適用することなぐ 3つの抵抗の値をすベて同じとした場合である。この場合、全体の誤差、すなわち Eの値は 0. 124722となる。すなわち全体の

3

誤差 12. 47%は組み合わせる 3つの素子の最小の誤差よりも大きくなつてしまう。

[0056] 同様の設計は容量素子に対しても当然実現することができる。例えば誤差 5%の容量 1、誤差 10%の容量 2、誤差 15%の容量 3、および誤差 20%の容量 4の 4つの素子をすベて並列に組み合わせ、 10pFの容量素子を作成する場合には、図 5のフロ一チャートによって計算される容量の値は容量 1に対して 7. 02pF、容量 2に対して 1 . 76pF、容量 3に対して 0. 78pF、容量 4に対して 0. 44pFとなる。 4つの素子をすベて並列に接続した全体に対する誤差は次式によって計算される。

[0057] [数 18] J(7.02 X 0.05)² + (1.76 x 0.1)² + (0.78 x 0.15)² + ( 0.44 x 0 2)²

^J —~ ~ ― = 0.0365 このように 4つの容量素子を組み合わせることによって、全体の誤差、すなわちばらつきは 3. 65%となり、 4つの素子に対する誤差の最小値 5%よりも低く抑えることが可能となる。

[0058] 以上において本発明の受動素子設計方法、および設計プログラムについてその詳細を説明したが、このような受動素子の設計装置は当然一般的なコンピュータシステムを基本とする CAD装置によって実現することが可能である。図 7はそのようなコンビユータシステム、すなわちハードウェア環境の構成ブロック図である。

[0059] 図 7においてコンピュータシステムは中央処理装置（CPU) 10、リード 'オンリ'メモリ

(ROM) 11、ランダム'アクセス'メモリ（RAM) 12、通信インターフェース 13、記憶装置 14、入出力装置 15、可搬型記憶媒体の読取り装置 16、およびこれらの全てが接続されたノス 17によって構成されて!、る。

[0060] 記憶装置 14としてはハードディスク、磁気ディスクなど様々な形式の記憶装置を使用することができ、このような記憶装置 14、または ROM11に図 5のフローチャートに示されたプログラムや、本発明の特許請求の範囲の請求項 1〜7のプログラムが格納され、そのようなプログラムが CPU10によって実行されることにより、本実施形態における組合せ誤差を小さくできる受動素子の設計が可能となる。

[0061] このようなプログラムは、プログラム提供者 18からネットワーク 19、および通信インタ一フェース 13を介して、例えば記憶装置 14に格納されることも、また市販され、流通している可搬型記憶媒体 20に格納され、読取り装置 16にセットされて、 CPU10によつて実行されることも可能である。可搬型記憶媒体 20としては CD— ROM、フレキシブルディスク、光ディスク、光磁気ディスク、 DVDなど様々な形式の記憶媒体を使用することができ、このような記憶媒体に格納されたプログラムが読取り装置 16によって読取られることにより、本実施形態における受動素子の設計が可能となる。

[0062] 以上詳細に説明したように本実施形態においては、余分なコストを掛けることなしに、設計される素子の誤差を抑えるために、プロセス技術に頼ることなぐ素子の作成方法で対応することになる。この時性能の良い素子、すなわち誤差の少ない素子と、性能の悪い素子、すなわち誤差の大きい素子とを組み合わせることによって、より性能の良い素子、すなわち誤差のさらに小さな素子を設計することが可能になる。組合せの方法としては、直列、並列のどちらも選択可能であり、集積回路上の素子の組合せが容易となる。

これによつてばらつき、すなわち誤差を補償するための回路の面積や、消費電力を削減することができ、回路の簡単ィ匕による設計期間の短縮や、素子の歩留まりの向上を実現することができる。オンウェファ素子のばらつきは今後より厳しくなる方向にあり、トリミングなどの処理を削減してコストを抑えながら、誤差の小さい受動素子を設計することができる本発明の技術は、今後の LSI開発に寄与するところが大きいものと期待される。

Claims

請求の範囲

[1] 受動素子を設計するプログラムにおいて、

2以上の受動素子の組み合わせに、 1つの受動素子を加える場合に、該 1つの受動素子の値に対応する係数を求める係数演算手順と、

該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定手順とを計算機に実行させることを特徴とする受動素子設計プログラム。

[2] 前記係数演算手順に先立って、

組み合わせるべき受動素子を製造誤差の小さい順にリストアップするリストアップ手順をさらに計算機に実行させ、

前記係数演算手順にお!、て、製造誤差の小さ!、受動素子を優先する順序で受動素子を加える過程における前記係数を演算することを特徴とする請求項 1記載の受動素子設計プログラム。

[3] 前記リストアップ手順において、互いに製造ばらつきに相関がない受動素子をリストアップすることを特徴とする請求項 2記載の受動素子設計プログラム。

[4] 前記係数演算手順において、前記 2以上の受動素子の組合せ、および 1つの受動素子をカ卩える場合に、該組合せが直列の組合せとなるか並列の組合とになるかに対応して異なる係数を演算し、

前記素子値決定手順にお!ヽて、該直列の組合せか並列の組合せかに対応して異なる計算式を用いることを特徴とする請求項 1記載の受動素子設計プログラム。

[5] 前記係数演算手順にお、て、前記設計されるべき受動素子の誤差を抑えるように、該係数を演算することを特徴とする請求項 1記載の受動素子設計プログラム。

[6] 前記組み合わされる受動素子が、半導体集積回路内の素子であり、前記設計される受動素子が該半導体集積回路内で利用されることを特徴とする請求項 1記載の受動素子設計プログラム。

[7] 前記受動素子が抵抗素子、または容量素子であることを特徴とする請求項 1記載の受動素子設計プログラム。

[8] 受動素子を設計する計算機によって使用される記憶媒体において、

2以上の受動素子の組み合わせに、 1つの受動素子をカ卩える場合に、該 1つの受動素子の値に対応する係数を求める係数演算ステップと、

該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定ステップとを計算機に実行させる受動素子設計プログラムを格納した計算機読み出し可能可搬型記憶媒体。

[9] 受動素子を設計する装置において、

2以上の受動素子の組み合わせに、 1つの受動素子をカ卩える場合に、該 1つの受動素子の値に対応する係数を求める係数演算手段と、

該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定手段とを備えることを特徴とする受動素子設計装置。

[10] 受動素子を設計する方法にお!、て、

2以上の受動素子の組み合わせに、 1つの受動素子をカ卩える場合に、該 1つの受動素子の値に対応する係数を求め、

該係数を用いて、組み合わせた複数の受動素子の値を求めることを特徴とする受動素子設計方法。