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WO2007069333A1 - フラットパネルディスプレイの製造方法およびフラットパネルディスプレイ用のパネル - Google Patents

フラットパネルディスプレイの製造方法およびフラットパネルディスプレイ用のパネル Download PDF

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WO2007069333A1
WO2007069333A1 PCT/JP2005/023164 JP2005023164W WO2007069333A1 WO 2007069333 A1 WO2007069333 A1 WO 2007069333A1 JP 2005023164 W JP2005023164 W JP 2005023164W WO 2007069333 A1 WO2007069333 A1 WO 2007069333A1
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WO
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electrode
terminal portion
flat panel
dielectric layer
display
Prior art date
Application number
PCT/JP2005/023164
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English (en)
French (fr)
Inventor
Masahiro Watabe
Original Assignee
Fujitsu Hitachi Plasma Display Limited
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Filing date
Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
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    • H01J2211/20—Constructional details
    • H01J2211/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J2211/38—Dielectric or insulating layers

Definitions

  • the present invention relates to the manufacture of flat panel displays in which electrode coating is performed by chemical vapor deposition.
  • Chemical Vapor Deposition is a film formation technique that forms a raw material gas force film by chemical reaction. It is on the order of meters from the formation of thin films of fine devices such as semiconductor devices. It is widely applied industrially to coating of objects.
  • Japanese Patent No. 3481142 describes that in the production of an AC plasma display panel, a dielectric layer covering an electrode is formed by plasma CVD. According to the CVD method, a thin dielectric layer having a uniform thickness can be obtained, and silicon dioxide, organic silicon oxide, and the like having a relative dielectric constant smaller than that of a low melting point glass which is a general material. A dielectric layer made of the above material can be formed at a temperature lower than that of the thick film method.
  • Japanese Unexamined Patent Application Publication No. 2003-324075 which is a prior art document relating to masking, discloses a masking member in which a rectangular frame and a thin strip-like member are combined.
  • Patent Document 1 Japanese Patent No. 3481142
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-324075
  • the dielectric is deposited so as to cover the entire electrode, and then the dielectric layer is partially removed, or the dielectric is deposited on the substrate on which the electrodes are arranged.
  • masking may be performed by arranging a mask on the terminal portion of the electrode.
  • a general technique for partial removal of the dielectric layer is wet etching.
  • wet etching when wet etching is used, the terminal portion of the electrode tends to disappear.
  • the CVD method does not dissolve the dielectric layer and does not dissolve the electrode, and there is no appropriate etchant that is economical and safe.
  • hydrofluoric acid which dissolves silicon dioxide, does not have selectivity for copper and chromium, which are typical materials for electrode terminal portions. Therefore, when etching a dielectric layer made of silicon dioxide and silicon dioxide with hydrofluoric acid, it is necessary to perform extremely precise etching control that minimizes the dissolution of the terminal portion of the electrode. Need to be small. Therefore, the required time becomes long.
  • masking is useful from the viewpoint of required time because it is not necessary to expose the terminal portion after film formation.
  • masking is performed, there is a problem that the frequency of occurrence of electrode disconnection or conduction failure increases.
  • An object of the present invention is to increase the mass productivity of manufacturing a flat panel display having an insulator layer formed by a vapor deposition method for covering an electrode.
  • a film forming method that achieves the object of the present invention is a method of manufacturing a flat panel display in which an insulator layer is formed by a CVD method on a substrate on which electrodes are arranged.
  • a mask having a covering shape is disposed close to the terminal portion so as to be separated from and opposed to the terminal portion, and a film deposition rate by chemical vapor deposition at the terminal portion is not covered by the mask of the electrode.
  • An insulator is deposited on the electrode in a state lower than the deposition rate.
  • the present inventor has found that the disconnection of the electrode is caused by the contact of the mask with the electrode. It has been found that the terminal part is severely damaged by the contact of the mask, and the surface of the terminal part is damaged, so that the surface is oxidized by heat treatment in the post-deposition process. Based on this, in the present invention, the mask is opposed to the terminal partial force with a small distance. Unlike the case where the mask contacts, there is a gap between the mask and the terminal area. Thus, an insulator is also deposited on the terminal portion. However, the deposition rate depends on the size of the gap, and the smaller the size! /, The lower the deposition rate! As a result, a sufficiently thin insulator layer is formed compared to other parts.
  • the thin insulating layer covering the terminal part is not sufficient for wiring to the terminal part as it is, it is removed by chemical or physical etching, polishing, or other methods prior to wiring. Is done.
  • the removal of the thin insulator layer can be completed in a shorter time than the removal of the thick insulator layer. In order to shorten the time required for removal, it is desirable that the thickness of the terminal portion in the insulator layer covering the electrode is 1/10 or less of the thickness in the other portions.
  • the insulating layer covering the terminal portion is extremely thin, that is, if the insulating layer is crushed by the crimping of the wiring conductor to the terminal portion, the terminal portion and the wiring conductor are electrically connected. There is no need to remove the insulator layer prior to the step.
  • FIG. 1 is an exploded perspective view showing an example of a cell structure of a plasma display panel.
  • FIG. 2 is a plan view showing a pattern of display electrodes.
  • FIG. 3 is a plan view showing a region requiring masking when forming a dielectric layer in the manufacture of a plasma display panel.
  • FIG. 4 is a plan view of the mask.
  • FIG. 5 is a plan view of a mask and a frame that supports the mask.
  • FIG. 6 is a schematic diagram showing an outline of a plasma CVD apparatus.
  • FIG. 7 is a cross-sectional view showing masking of the present invention.
  • FIG. 8 is a cross-sectional view showing a first example of the configuration of the panel according to the present invention.
  • FIG. 9 is a cross-sectional view showing a second example of the configuration of the panel according to the present invention.
  • a typical plasma display panel has a cell structure shown in FIG. In FIG. 1, a portion including six cells corresponding to three columns in two rows is drawn, and the front plate 10 and the back plate 20 are separated in order to make the internal structure easy to understand.
  • the plasma display panel 1 includes a front plate 10, a back plate 20, and a discharge gas (not shown).
  • the front plate 10 includes a glass substrate 11, a first row electrode X, a second row electrode Y, a dielectric layer 17, and a protective film 18.
  • Each of the row electrode X and the row electrode ⁇ is a laminated body of a patterned transparent conductive film 14 and a metal film 15.
  • the back plate 20 includes a glass substrate 21, a column electrode ⁇ , a dielectric layer 22, a plurality of barrier ribs 23, a red (R) phosphor 24, a green (G) phosphor 25, and a blue ( ⁇ ) phosphor 26. Is provided.
  • the row electrodes X and the row electrodes ⁇ alternately arranged on the inner surface of the glass substrate 11 as display electrodes for generating surface discharge are covered with a dielectric layer 17 and a protective film 18.
  • the dielectric layer 17 is an essential element for the AC plasma display panel. By covering with the dielectric layer 17, the surface discharge can be repeatedly generated using the wall charges accumulated in the dielectric layer 17.
  • the protective film 18 prevents sputtering of the dielectric layer 17.
  • the arrangement of the row electrodes may be either of two widely known forms. One is to make the electrode gap between adjacent rows wider than the electrode gap (surface discharge gap) in each row as shown in FIG. The other is to make all row electrode gaps equal.
  • FIG. 2 shows a pattern of display electrodes.
  • the row electrode X and the row electrode Y constituting the display electrode group 40 are extended from the screen 60 to the vicinity of the edge of the glass substrate 11, and terminals Xt for conductive connection with the drive unit are provided at respective leading ends. , Yt is provided.
  • the terminal Xt of the row electrode X is arranged on the left end side of the glass substrate 11, and the terminal Yt of the row electrode Y is arranged on the right end side of the glass substrate 11. Since the arrangement pitch of the terminals Xt is different from the arrangement pitch of the row electrodes X on the screen 60, the left end portion (including the terminal Xt) of the row electrodes X is patterned in a bent band shape.
  • This bent portion also has a force only in the metal film 15 which is not the laminated body of the transparent conductive film 14 and the metal film 15.
  • the right end portion of the row electrode Y (including the terminal Yt) is patterned in a bent band shape, and this bent portion is composed of only the metal film 15.
  • the plasma display panel 1 having the above-described configuration is manufactured by a procedure in which the front plate 10 and the back plate 20 are separately manufactured and then bonded together.
  • the front plate 10 is made of a mother glass plate having an area more than twice that of the glass substrate 11, and a plurality of front plates 10 are used. Plate 10 is produced in a batch. Similarly, a plurality of back plates 20 are produced in a lump. Prior to the bonding of the front plate 10 and the rear plate 20, the mother glass plate is divided, and the individualized front plate 10 and the individualized rear plate 20 are integrated by bonding.
  • the dielectric layer 17 consisting of a single layer is formed by the CVD method, and masking is performed on the terminals Xt and Yt at that time. If masking is not performed, the entire display electrode group 40 including the terminals Xt and Yt is covered with the dielectric layer 17 which is a single layer having a uniform thickness, and the terminals Xt and Yt are exposed by etching or polishing. It takes a long time to do. By performing masking, it is possible to remove the dielectric layer 17 in a relatively short time even if necessary.
  • the region S11 and region S12 in FIG. I have to do masking.
  • the mother glass plate 111 has two display electrode groups 40 formed in parallel.
  • the arrangement of each display electrode group 40 in the mother glass plate 111 corresponds to the glass substrate 11 on the front side in the plasma display panel with one portion and its neighboring force.
  • Region S11 corresponds to the terminal portion on the left side of each display electrode group 40 in the drawing
  • region S12 corresponds to the terminal portion on the right side of each display electrode group 40 in the drawing.
  • two masks 71 and 72 are used as shown in FIG. These masks 71 and 72 are elongated and strip-like plates having insulating material strength such as ceramics or heat-resistant glass, and are arranged so as to overlap both ends of the mother glass plate 111.
  • the dimensions of the masks 71 and 72 are selected according to the screen size of the plasma display panel.
  • a glass substrate of a plasma display panel having a screen 60 of 42 inches diagonal has a size of about 994 mm X 585 mm.
  • the mother glass plate 111 is larger than at least two screens (994mm x 1170mm)! / ⁇ .
  • the widths of the masks 71 and 72 are about 20 mm to 30 mm, and the length is about the same as the corresponding side of the mother glass plate 111.
  • the thickness is about 5 ⁇ 2mm.
  • the masks 71 and 72 are supported by a rectangular frame 73 as shown in FIG.
  • the frame 73 is a rigid body with an aluminum alloy strength of about 30 mm thick. Larger and thicker than the steel plate 111. As a result, the frame 73 has sufficient mechanical strength as a pressing member for preventing the mother glass plate 111 from being warped by heating.
  • the dielectric layers using the masks 71 and 72 are formed by a parallel plate type plasma CVD apparatus 300 shown in FIG.
  • the plasma CVD apparatus 300 includes a chamber (reaction chamber) 310 made of a metal container, a shower plate 320 that ejects material gas evenly over a wide range, a movable base 330 that supports a film formation target, and the masking masks 71 and 72 described above. And a frame 73 for supporting the masks 71 and 72.
  • the shower plate 320 also serves as an upper electrode for generating plasma
  • the movable base 330 also serves as a lower electrode.
  • the movable base 330 incorporates a heater for heating the film formation target.
  • masks 71 and 72 are disposed between the shower plate 320 and the movable base 330.
  • the mother glass plate 111 on which the display electrode group 40 is formed is placed on the movable base 330, and the lower surfaces of the masks 71 and 72 are close to the upper surface of the display electrode group 40. Yes.
  • Plasma is generated in the space between the display electrode group 40 and the shower plate 320.
  • the distance D between the mother glass plate 111 and the shower plate 320 is selected to be about 10 to 20 mm!
  • the movable base 330 of this example is a lift type movable up and down. When the mother glass plate 111 is carried in and out, the movable base 330 is lowered and separated from the fixed frame 73.
  • the chamber 310 has a loading / unloading mechanism having an interlock function.
  • the outline of the film forming process is as follows.
  • the inside of the chamber 310 into which the mother glass plate 111 is loaded is reduced to a pressure of, for example, about 2.5 to 3.5 Torr, and the mother glass plate 111 is heated to a temperature of about 200 to 400 ° C.
  • the raw material gas is introduced into the chamber 310 from the introduction hole 321 provided in the center of the shower plate 320.
  • silane (SiH) and nitrous acid nitrogen (N 2 O) are introduced.
  • the introduced source gas is a shower plate 31
  • the zero force is also ejected almost uniformly toward the entire mother glass plate 111.
  • the chamber 310 is evacuated.
  • the chamber 310 is provided with a vacuum gauge (not shown), and the degree of vacuum in the chamber 310 is kept constant by controlling the valve of the exhaust system according to the output.
  • Plasma generated by the application of high-frequency power of 5 kW activates the source gas and promotes chemical reactions. Then, the film material generated by the chemical reaction is deposited on the film formation surface S1 of the mother glass plate 111 to form a dielectric layer.
  • the film-forming surface S1 is the upper surface of the mother glass plate 111 on which the display electrode group 40 is formed, and is strictly composed of the exposed surface of the display electrode group 40 and the substrate surface between the electrodes. Is done.
  • the masks 71 and 72 are disposed close to the terminal portion 40t so as to be separated from and face the terminal portion 4 Ot of the display electrode group 40 as shown in FIG.
  • the force mask 72 in which only the mask 71 is drawn is also arranged close to the terminal portion (not shown) of the display electrode group 40 in the same manner as the mask 71.
  • the terminal portion 40t facing the mask 71 corresponds to the region S11 shown in FIG. 3
  • the terminal portion facing the mask 72 corresponds to the region S12.
  • the set value of the distance d between the mask 71 and the terminal portion 40 t of the display electrode group 40 at the start of film formation is about 0.5 to 2 Omm.
  • the value of the distance d is sufficiently smaller than the distance D between the mother glass plate 111 and the shower plate 320.
  • the film formation rate by chemical vapor deposition in the terminal portion 40t is extremely smaller than the film formation rate in the portion of the display electrode group 40 not covered with the mask 71.
  • it is 1Z10 or less. Therefore, as shown in FIG. 7B, in the formed dielectric layer 17, the thickness t2 of the portion covering the terminal portion 40t is extremely smaller than the thickness tl of the other portion.
  • the thickness of the dielectric layer 17 is exaggerated.
  • the actual thickness tl of the dielectric layer 17 is about 5 to 20 / ⁇ ⁇ , which is much smaller than the distance d.
  • the thickness t2 is even smaller.
  • the display electrode group 40 Since the masks 71 and 72 for masking are not brought into contact with the display electrode group 40 during film formation, the display electrode group 40 is not damaged. Since the terminal portion 40t is thin and covered with a dielectric layer, the display electrode group 40 does not oxidize even if the mother glass plate 111 is exposed to the atmosphere after the film formation or is subjected to heat treatment in the atmosphere. After forming the dielectric layer 17 composed of a partially thin single layer in this way, for example, magnesia is deposited as the protective film 18. At that time, areas other than the display area that do not require vapor deposition may be masked.
  • the mother glass plate 111 is divided into a plurality of front plates 10, and each front plate 10 and a separately manufactured back plate 20 are overlapped and integrated.
  • a thin dielectric layer covering the terminal portion 40t in the display electrode group 40 of the front plate 10 is removed by etching or polishing. If the insulator covering the terminal portion 40t is sufficiently thin, for example, if it is several thousand angstroms or less, the thin insulator is broken by pressing the outer conductor such as a flexible wiring board, and the outer conductor and the terminal portion 40t are electrically connected. Therefore, in this case, the removal process of the thin dielectric layer covering the terminal portion 40t can be omitted.
  • FIG. 8 is a cross-sectional view showing a first example of the configuration of the panel according to the present invention.
  • the panel 10a in FIG. 8 is the mother glass plate 111 at the stage where the film formation of the dielectric layer 17 having a single layer force in the manufacture of the plasma display panel 1 is finished, and is a work-in-progress product of the front plate 10.
  • the display electrode group 40 includes a terminal portion 40t that extends across the display area S60 corresponding to the screen of the mother glass plate 111 and the non-display area S61 around the display area S60 and exists in the non-display area S61. It is out.
  • the dielectric layer 17 extends over the portion in the display region S60 in the display electrode group 40 and the terminal portion 40t.
  • the thickness t2 of the part covering the terminal part 40t in the dielectric layer 17 is 1Z10 or less of the thickness tl of the part covering the part in the display region S60.
  • FIG. 9 is a sectional view showing a second example of the configuration of the panel according to the present invention.
  • the panel 10b in FIG. 9 is the mother glass plate 111 at the stage where the protective film 18 has been deposited on the dielectric layer 17 during the manufacture of the plasma display panel 1, and the work in progress of the front plate 10 is completed. It is.
  • the protective film 18 is formed so as to cover the entire dielectric layer 17 having a single layer force with a uniform thickness.
  • the thickness t4 of the part covering the terminal part 40t in the insulator covering the display electrode group 40 (stacked body of dielectric layer 17 and protective film 18) is 1Z10 of the thickness t3 of the part in the display area S60. It is as follows.
  • the terminal portion 40t is not damaged when the dielectric layer 17 is formed as described above. Disconnection and poor conduction are unlikely to occur. Since the terminal portion 40t is not covered with a thick insulator such as the display region S60, the terminal portion 40t can be exposed in a short time for wiring or can be exposed by pressure contact with an external conductor. In other words, both yield and manufacturing time can be reduced.
  • the mask pattern should be selected according to the shape of the film formation target, and is not limited to the pattern illustrated in FIG.
  • the present invention is not limited to two-chamfering, but only one chamfering (1 in 1) for producing a single glass substrate from a mother glass plate, or n chamfering (n in 1) for producing three or more n glass substrates. Is applicable.
  • the panel according to the present invention includes exemplary panels 10a and 10b and front plates (or back plates) corresponding to the respective plasma display panels obtained by dividing these panels 10a and 10b.
  • the present invention is useful for forming an electrode coating film by a chemical vapor deposition method, and can be used for manufacturing a flat panel display including a plasma display panel and a liquid crystal panel.

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Abstract

　成膜方法は、電極(X,Y)が配列された基板(111)上に化学的気相堆積法によって絶縁体層(17)を形成する。電極(X,Y)の端子部分(Xt,Yt)を覆う形状のマスク(71,72)が、端子部分(Xt,Yt)と離れ且つ対向するように端子部分(Xt,Yt)に対して近接配置され、端子部分(Xt,Yt)における化学的気相堆積による成膜速度が電極(X,Y)のマスク(71,72)で覆われない部分における成膜速度よりも小さい状態で電極(Xt,Yt)への絶縁体の堆積が進む。                                                                                 

Description

明 細 書
フラットパネルディスプレイの製造方法およびフラットパネルディスプレイ 用のパネル
技術分野
[0001] 本発明は、化学的気相堆積によって電極被覆を行うフラットパネルディスプレイの 製造に関する。
背景技術
[0002] 化学的気相堆積 (Chemical Vapor Deposition： CVD)は、化学反応によって原料ガ ス力 膜を形成する成膜手法であり、半導体装置をはじめとする微細デバイスの薄膜 の形成からメートルオーダの物体のコーティングに至るまで工業的に幅広く応用され ている。
[0003] 近年、 CVD法は、対角 1メートル以上の大画面をもつフラットパネルディスプレイの 製造にも用いられるようになった。特許 3481142号公報には、 ACプラズマディスプ レイパネルの製造にお 、て、電極を被覆する誘電体層をプラズマ CVDによって形成 することが記載されている。 CVD法によれば、薄くて厚さの均一な誘電体層を得るこ とができるとともに、一般的な材料である低融点ガラスよりも比誘電率の小さい二酸ィ匕 珪素や有機酸化珪素などの物質からなる誘電体層を厚膜法よりも低い温度で形成 することができる。
[0004] CVDによる成膜に際して、成膜対象の物体に成膜不用の箇所があるときには、そ の箇所に対してマスキングが行われる。マスキングに関する先行文献である特開 200 3— 324075号公報は、長方形のフレームと薄い帯状体である桟とを組み合わせた マスキング部材を開示して 、る。
特許文献 1：特許 3481142号公報
特許文献 2：特開 2003 - 324075号公報
発明の開示
[0005] プラズマディスプレイパネルの製造において、電極を被覆する誘電体層を CVD法 によって形成する場合には、量産性を損なわずに電極の端子部分を露出させるのが 困難であった。
[0006] 電極の端子部分を露出させるには、電極全体を被覆するように誘電体を堆積させ た後に誘電体層を部分的に除去するか、または電極が配列された基板に誘電体を 堆積させるときに電極の端子部分の上にマスクを配置してマスキングをすればよい。
[0007] 誘電体層の部分的な除去の一般的な手法はウエットエッチングである。しかし、ゥ エツトエッチングを用いると、電極の端子部分の消失が起こり易い。つまり、 CVD法に よる誘電体層を溶解し且つ電極を溶解しな ヽ選択性をもち、しカゝも経済性および安 全性に優れる適切なエツチャントがない。例えば、二酸化珪素を溶解するフッ酸には 、電極の端子部分の典型的な材料である銅およびクロムに対する選択性がない。し たがって、二酸ィ匕珪素からなる誘電体層をフッ酸でエッチングする際には、電極の端 子部の溶解を最小限にする極めて精密なエッチング制御を行わなければならず、ェ ッチングレートを小さくする必要がある。そのため、所要時間が長くなる。
[0008] 一方、マスキングは成膜後に端子部分を露出させる必要がないので、所要時間の 観点では有用である。しかし、マスキングを行うと、電極の断線や導通不良の発生頻 度が大きくなると 、う問題があった。
[0009] 本発明は、電極を被覆する気相堆積法によって形成された絶縁体層を有するフラ ットパネルディスプレイの製造の量産性を高めることを目的とする。
[0010] 本発明の目的を達成する成膜方法は、電極が配列された基板上に CVD法によつ て絶縁体層を形成するフラットパネルディスプレイの製造方法であって、電極の端子 部分を覆う形状のマスクを当該端子部分と離れ且つ対向するように当該端子部分に 対して近接配置し、当該端子部分における化学的気相堆積による成膜速度が当該 電極の当該マスクで覆われない部分における成膜速度よりも小さい状態で当該電極 上に絶縁体を堆積させる。
[0011] 本発明者は電極の断線が電極にマスクが当接することによって起こることを突き止 めた。マスクの当接によって端子部分が大きく傷ついたり、端子部分の表面が傷つい てそのために成膜の後工程での熱処理で表面が酸ィ匕したりすることが判った。これを 踏まえ、本発明ではマスクを端子部分力も微小距離だけ離して対向させる。マスクと 端子部分との間に隙間があるので、マスクが当接する場合とは違って、 CVDにおい て端子部分上にも絶縁体が堆積する。しかし、堆積の速度は隙間の寸法に依存し、 寸法が小さ!/、ほど堆積速度は小さ!、ので、端子部分とマスクとが近接する状態での 成膜においては、電極の端子部分上には他の部分と比べて十分に薄い絶縁体層が 形成される。
[0012] 端子部分を覆う薄い絶縁体層は、そのままでは当該端子部分への配線に支障のあ る場合は、配線に先立って化学的または物理的なエッチング、研磨、もしくは他の手 法によって除去される。薄い絶縁体層の除去は、厚い絶縁体層の除去と比べて短い 時間で終えることができる。除去の所要時間を短縮する上で、電極を覆う絶縁体層に おける端子部分での厚さは他の部分での厚さの 1/10以下であるのが望ましい。
[0013] 端子部分を覆う絶縁体層が極めて薄ければ、すなわち当該端子部分への配線導 体の圧着によって絶縁体層が砕けて端子部分と配線導体とが導通するような場合に は、配線に先立って絶縁体層を取り除く処理を行う必要がない。
図面の簡単な説明
[0014] [図 1]プラズマディスプレイパネルのセル構造の一例を示す分解斜視図である。
[図 2]表示電極のパターンを示す平面図である。
[図 3]プラズマディスプレイパネルの製造において誘電体層を形成するときにマスキ ングを要する領域を示す平面図である。
[図 4]マスクの平面図である。
[図 5]マスクとそれを支持するフレームの平面図である。
[図 6]プラズマ CVD装置の概要を示す模式図である。
[図 7]本発明のマスキングを示す断面図である。
[図 8]本発明に係るパネルの構成の第 1例を示す断面図である。
[図 9]本発明に係るパネルの構成の第 2例を示す断面図である。
発明を実施するための最良の形態
[0015] 以下、プラズマディスプレイパネルを例に挙げて本発明の製造方法を説明する。
[0016] 典型的なプラズマディスプレイパネルは図 1に示されるセル構造をもつ。図 1では 2 行中の 3列に対応した 6個のセルを含む部分が描かれ、内部構造を解り易くするため に前面板 10と背面板 20とが分離されて 、る。 [0017] プラズマディスプレイパネル 1は前面板 10と背面板 20と図示しな 、放電ガスとで構 成される。前面板 10は、ガラス基板 11、第 1の行電極 X、第 2の行電極 Y、誘電体層 17、および保護膜 18を備える。行電極 Xおよび行電極 Υのそれぞれは、パターニン グされた透明導電膜 14と金属膜 15の積層体である。背面板 20は、ガラス基板 21、 列電極 Α、誘電体層 22、複数の隔壁 23、赤 (R)の蛍光体 24、緑 (G)の蛍光体 25、 および青 (Β)の蛍光体 26を備える。
[0018] 面放電を生じさせる表示電極としてガラス基板 11の内面に交互に配列された行電 極 Xおよび行電極 Υは、誘電体層 17および保護膜 18によって被覆されている。誘電 体層 17は ACプラズマディスプレイパネルに必須の要素である。誘電体層 17で被覆 することにより、誘電体層 17に蓄積する壁電荷を利用して面放電を繰り返し起すこと ができる。保護膜 18は誘電体層 17に対するスパッタリングを防ぐ。
[0019] なお、本発明の実施において行電極の配列は広く知られる 2つの形態のどちらでも よい。 1つは、図 1のように隣接する行の間の電極間隙を各行における電極間隙（面 放電ギャップ)よりも広くするものである。他の 1つは、全ての行電極間隙を等しくする ものである。
[0020] 図 2は表示電極のパターンを示す。表示電極群 40を構成する行電極 Xおよび行電 極 Yは、画面 60からガラス基板 11の端縁の近傍まで延長されており、それぞれの先 端に駆動ユニットとの導電接続のための端子 Xt, Ytが設けられている。図 2において 、行電極 Xの端子 Xtはガラス基板 11の左端側に配置され、行電極 Yの端子 Ytはガ ラス基板 11の右端側に配置されて 、る。端子 Xtの配列ピッチは画面 60での行電極 Xの配列ピッチと異なるので、行電極 Xの左端の部分 (端子 Xtを含む）は屈曲した帯 状にパター-ングされている。この屈曲した部分は透明導電膜 14と金属膜 15の積層 体ではなぐ金属膜 15のみ力もなる。同様に、行電極 Yの右端の部分 (端子 Ytを含 む）は屈曲した帯状にパターユングされており、この屈曲した部分は金属膜 15のみか らなる。
[0021] 以上の構成をもつプラズマディスプレイパネル 1は、前面板 10および背面板 20を 別個に作製し、その後に貼り合わす手順で製造される。一般に、前面板 10の作製に はガラス基板 11の 2倍以上の面積をもつマザ一ガラス板が用いられ、複数個の前面 板 10がー括に作製される。同様に複数個の背面板 20も一括に作製される。前面板 10と背面板 20の貼り合わせに先立ってマザ一ガラス板の分割が行われ、個別化さ れた前面板 10と個別化された背面板 20とが貼り合わせによって一体になる。
[0022] 前面板 10の作製において、単一層からなる誘電体層 17は CVD法によって形成さ れ、その際に端子 Xt, Ytに対するマスキングが行われる。マスキングを行わなければ 、端子 Xt, Ytを含めて表示電極群 40の全体が一様な厚さの単一層である誘電体層 17で覆われてしまい、エッチングまたは研磨によって端子 Xt, Ytを露出させるのに 長い時間がかかる。マスキングを行うことにより、誘電体層 17を部分的に取り除く工程 が不要になる力、必要であっても比較的に短い時間で取り除くことができるようになる
[0023] 1枚のマザ一ガラス板から 2つのガラス基板を作製する 2面取り（2イン 1)を例に挙 げると、誘電体層の形成に際して図 3の領域 S11および領域 S12に対してマスキング を行わなければならな、。図 3にお 、てマザ一ガラス板 111には 2個の表示電極群 4 0が並列に形成されて 、る。マザ一ガラス板 111における各表示電極群 40の配置さ れて 、る部分とその近傍力 1個のプラズマディスプレイパネルにおける前面側のガ ラス基板 11に相当する。領域 S 11は各表示電極群 40の図中左側の端子部分に対 応し、領域 S12は各表示電極群 40の図中右側の端子部分に対応する。
[0024] マスキングには図 4のように 2つのマスク 71, 72を用いる。これらマスク 71, 72はセ ラミックスまたは耐熱ガラスなどの絶縁材料力もなる細長 、帯状の板であり、マザーガ ラス板 111の両端部と重なるように配置される。
[0025] マスク 71, 72の寸法はプラズマディスプレイパネルの画面サイズに応じて選定され る。例えば、対角 42インチの画面 60をもつプラズマディスプレイパネルのガラス基板 はおよそ 994mm X 585mmの大きさをもつ。このガラス基板を 2面取りで作製する場 合のマザ一ガラス板 111は少なくとも画面 2つ分（994mm X 1170mm)よりも大き!/ヽ 。マスク 71, 72の幅は 20mm〜30mm程度であり、長さはマザ一ガラス板 111の対 応する辺と同程度である。厚みは 5 ± 2mm程度である。
[0026] 使用に際してマスク 71, 72は図 5のように四角形のフレーム 73によって支持される 。フレーム 73は厚さ 30mm程度のアルミニウム合金力もなる剛体であり、マザーガラ ス板 111よりも大きく且つ厚 、。このことによってマザ一ガラス板 111が加熱によって 反るのを防ぐ押さえ部材として十分な機械的強度がフレーム 73に備わっている。
[0027] マスク 71, 72を使用する誘電体層の成膜は、図 6に示される平行平板型のプラズ マ CVD装置 300によって行われる。プラズマ CVD装置 300は、金属製容器からなる チャンバ (反応室） 310、材料ガスを広範囲に均等に噴き出すシャワープレート 320、 成膜対象物を支持する可動ベース 330、上述したマスキング用のマスク 71, 72、お よびマスク 71, 72を支持するフレーム 73を備える。
[0028] シャワープレート 320はプラズマ発生のための上側電極を兼ね、可動ベース 330は 下側電極を兼ねる。可動ベース 330には成膜対象物を加熱するヒータが組み込まれ ている。
[0029] チャンバ 310の内部において、シャワープレート 320と可動ベース 330との間にマ スク 71, 72が配置される。図示の成膜時の状態では、可動ベース 330には表示電極 群 40の形成されたマザ一ガラス板 111が載置され、マスク 71, 72の下面が表示電 極群 40の上面と近接している。表示電極群 40とシャワープレート 320との間の空間 でプラズマが発生する。マザ一ガラス板 111とシャワープレート 320との距離 Dは 10 〜 20mm程度に選定されて!、る。
[0030] 本例の可動ベース 330は上下に移動可能なリフト式である。マザ一ガラス板 111の 搬入時および搬出時には可動ベース 330は下がり、固定配置されたフレーム 73から 離れる。チャンバ 310にはインタロック機能をもった搬入'搬出のための機構が組み 付けられている。
[0031] 成膜工程の概要は次のとおりである。
[0032] マザ一ガラス板 111を搬入したチャンバ 310の内部を例えば 2. 5〜3. 5Torr程度 の圧力に減圧し、マザ一ガラス板 111を 200〜400°C程度の温度に加熱した状態で 、シャワープレート 320の中央に設けられた導入孔 321からチャンバ 310内に原料ガ スが導入される。二酸化珪素からなる誘電体層を形成する場合には、例えばシラン（ SiH )と亜酸ィ匕窒素 (N O)が導入される。導入された原料ガスはシャワープレート 31
4 2
0力もマザ一ガラス板 111の全体に向かってほぼ均等に噴出する。
[0033] 原料ガスの導入と並行して、可動ベース 330の下方に位置する主排気孔 311を介 してチャンバ 310に対する排気が行われる。チャンバ 310には図示しない真空計が 設けられており、その出力に応じて排気系のバルブを制御することによってチャンバ 310の真空度が一定に保たれる。
[0034] このようにして一定量の原料ガスが供給されるチャンバ 310の内部では、 1. 5〜2.
5kWの高周波電力の印加により発生したプラズマが原料ガスを活性ィ匕し、化学反応 を促進させる。そして、化学反応で生じた膜材料がマザ一ガラス板 111の成膜面 S1 に堆積し、誘電体層を形成する。本例での成膜面 S1とは、表示電極群 40の形成さ れたマザ一ガラス板 111における上面であり、厳密には表示電極群 40の露出面と電 極間の基板面とで構成される。
[0035] このような成膜において、マスク 71, 72は図 7のように表示電極群 40の端子部分 4 Otと離れ且つ対向するように当該端子部分 40tに対して近接配置される。図 7ではマ スク 71のみが描かれている力 マスク 72もマスク 71と同様に表示電極群 40の図示し ない端子部分に対して近接配置される。ただし、マスク 71が対向する端子部分 40t は図 3で示される領域 S 11に対応し、マスク 72が対向する端子部分は領域 S 12に対 応する。
[0036] 図 7 (A)のように、成膜開始時においてマスク 71との表示電極群 40の端子部分 40 tとの距離 dの設定値は 0. 5〜2. Omm程度である。この距離 dの値はマザ一ガラス 板 111とシャワープレート 320との距離 Dと比べて十分に小さい。このため、端子部分 40tにおける化学的気相堆積による成膜速度は当該表示電極群 40のマスク 71で覆 われていない部分における成膜速度よりも極端に小さい。例えば 1Z10以下である。 したがって、図 7 (B)のように、成膜された誘電体層 17において、端子部分 40tを覆う 部位の厚さ t2は他の部位の厚さ tlよりも極端に小さい。なお、図 7では誘電体層 17 の厚さが誇張されている。実際の誘電体層 17の厚さ tlは 5〜20 /ζ πι程度であり、距 離 dよりもはるかに小さい値である。厚さ t2はさらに小さい値である。
[0037] 成膜に際してマスキング用のマスク 71, 72を表示電極群 40と接触させないので、 表示電極群 40の損傷が生じな ヽ。端子部分 40tが薄 、誘電体層で被覆されるので 、成膜後にマザ一ガラス板 111を大気に晒したり大気中で熱処理を加えたりしても表 示電極群 40が酸化しな ヽ。 [0038] このようにして部分的に薄い単一層からなる誘電体層 17を形成した後、保護膜 18 として例えばマグネシアを蒸着する。その際、表示領域以外で蒸着が不要な領域を マスキングしてもよい。保護膜 18を形成した後、マザ一ガラス板 111を複数の前面板 10に分割し、各前面板 10と別途作製した背面板 20とを重ね合わせて一体ィ匕する。 一体化の後、必要であれば、前面板 10の表示電極群 40における端子部分 40tを覆 う薄い誘電体層をエッチングまたは研磨によって除去する。端子部分 40tを覆う絶縁 体が十分に薄ければ、例えば数千オングストローム以下であれば、フレキシブル配線 板などの外部導体を圧接することによって薄い絶縁体が破れて外部導体と端子部分 40tとが導通するので、その場合は端子部分 40tを覆う薄 、誘電体層の除去処理を 省略することができる。
[0039] 図 8は本発明に係るパネルの構成の第 1例を示す断面図である。図 8のパネル 10a は、プラズマディスプレイパネル 1の製造における単一層力もなる誘電体層 17の成膜 を終えた段階のマザ一ガラス板 111であり、前面板 10の仕掛かり品である。
[0040] ノネル 10aにおいて、表示電極群 40は、マザ一ガラス板 111における画面に対応 した表示領域 S60とその周辺の非表示領域 S61とにわたって延び、非表示領域 S61 に在る端子部分 40tを含んでいる。また、誘電体層 17は、表示電極群 40における表 示領域 S60に在る部分と端子部分 40tとにわたっている。そして、誘電体層 17にお ける端子部分 40tを被覆する部位の厚さ t2が、表示領域 S60に在る部分を覆う部位 の厚さ tlの 1Z10以下である。
[0041] 図 9は本発明に係るパネルの構成の第 2例を示す断面図である。図 9のパネル 10b は、プラズマディスプレイパネル 1の製造にぉ 、て誘電体層 17上への保護膜 18の積 層を終えた段階のマザ一ガラス板 111であり、前面板 10の仕掛かり品である。
[0042] 例示のパネル 10bにおいて、保護膜 18は単一層力もなる誘電体層 17の全体を一 様な厚さで覆うように形成されて ヽる。表示電極群 40を被覆する絶縁体 (誘電体層 1 7と保護膜 18の積層体）における端子部分 40tを被覆する部位の厚さ t4は、表示領 域 S60内の部位の厚さ t3の 1Z10以下である。
[0043] パネル 10aまたはパネル 10bを用いてプラズマディスプレイパネル 1を製造すれば 、上述のとおり誘電体層 17の成膜に際して端子部分 40tに傷が付かないので、電極 の断線や導通不良が生じにくい。端子部分 40tが表示領域 S60のような厚い絶縁体 で覆われていないので、配線を行うために端子部分 40tを短時間で露出させたり、外 部導体の圧接で露出させたりすることができる。つまり、歩留まりと製造時間の短縮の 両立を図ることができる。
[0044] 本発明の実施において、マスクパターンは成膜対象の形状に応じて選定されるべ きものであり、図 4に例示したパターンに限定されない。 2面取りに限らず、マザーガラ ス板から 1枚のガラス基板のみを作製する 1面取り（1イン 1)、または 3以上の n枚のガ ラス基板を作製する n面取り（nイン 1)に本発明は適用可能である。
[0045] 本発明に係るパネルには、例示のパネル 10a、 10bおよびこれらパネル 10a、 10b を分割して得られる各プラズマディスプレイパネルに対応した前面板 (または背面板） が含まれる。
[0046] マスク 71, 72およびフレーム 73の材質、平面寸法、厚さ、マスク 71, 72と電極との 対向間隙 dの値、マスク 71, 72の数および配置、成膜装置の構成などは、本発明の 趣旨に沿う範囲内で適宜選定することができる。
産業上の利用可能性
[0047] 本発明は、化学的気相堆積法による電極被覆膜の形成に有用であり、プラズマデ イスプレイパネルおよび液晶パネルを含むフラットパネルディスプレイの製造に利用 することができる。

Claims

請求の範囲
[1] 電極が配列された基板上に化学的気相堆積法によって絶縁体層を形成するフラッ トパネルディスプレイの製造方法であって、
電極の端子部分を覆う形状のマスクを当該端子部分と離れ且つ対向するように当 該端子部分に対して近接配置し、当該端子部分における化学的気相堆積による成 膜速度が当該電極の当該マスクで覆われない部分における成膜速度よりも小さい状 態で当該電極上に絶縁体を堆積させる
ことを特徴とするフラットパネルディスプレイの製造方法。
[2] 前記端子部分における成膜速度が前記電極の前記マスクで覆われな ヽ部分にお ける成膜速度の lZio以下である
請求項 1に記載のフラットパネルディスプレイの製造方法。
[3] フラットパネルディスプレイの製造に用いるパネルであって、
画面より大きい基板、前記基板上に配列された電極、および前記電極を被覆する 単一層からなる誘電体層とを備え、
前記電極は、前記基板における前記画面に対応した表示領域とその周辺の非表 示領域とにわたつて延び、前記非表示領域に在る端子部分を含んでおり、
前記誘電体層は、前記電極における前記表示領域に在る部分と前記端子部分と にわたつており、
前記誘電体層における前記電極の端子部分を被覆する部位の厚さ力 前記電極 の前記表示領域に在る部分を覆う部位の厚さの lZio以下である
ことを特徴とするフラットパネルディスプレイ用のパネル。
[4] 前記誘電体層に保護膜が積層されて ヽる
請求項 3に記載のフラットパネルディスプレイ用のパネル。
[5] 前記基板は複数個のフラットパネルディスプレイの製造に用いるマザ一基板であり それぞれが 1つのフラットパネルディスプレイに対応する複数の電極配列と、当該複 数の電極配列にわたる誘電体層とを備える
請求項 3または請求項 4に記載のフラットパネルディスプレイ用のパネル。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009081471A1 (ja) * 2007-12-21 2009-07-02 Hitachi, Ltd. プラズマディスプレイパネルとその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154051A (ja) * 1996-11-27 1999-02-26 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル及びプラズマディスプレイパネルの製造方法
JP2000021304A (ja) * 1998-07-07 2000-01-21 Fujitsu Ltd ガス放電表示デバイスの製造方法
JP2003324075A (ja) * 2002-04-25 2003-11-14 Applied Materials Inc 半導体装置用桟付きシャドウフレーム
JP2004349508A (ja) * 2003-05-22 2004-12-09 Applied Materials Inc 基体処理方法、マスク部材セット、基体処理装置、素子又は半導体装置の製造方法、及び、素子又は半導体装置の製造条件決定方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980065367A (ko) * 1996-06-02 1998-10-15 오평희 액정표시소자용 백라이트
JP2000357462A (ja) * 1998-10-23 2000-12-26 Sony Corp 平面型プラズマ放電表示装置と駆動方法
JP3481232B2 (ja) * 2002-03-05 2003-12-22 三洋電機株式会社 有機エレクトロルミネッセンスパネルの製造方法
KR100649563B1 (ko) * 2004-09-21 2006-11-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154051A (ja) * 1996-11-27 1999-02-26 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル及びプラズマディスプレイパネルの製造方法
JP2000021304A (ja) * 1998-07-07 2000-01-21 Fujitsu Ltd ガス放電表示デバイスの製造方法
JP2003324075A (ja) * 2002-04-25 2003-11-14 Applied Materials Inc 半導体装置用桟付きシャドウフレーム
JP2004349508A (ja) * 2003-05-22 2004-12-09 Applied Materials Inc 基体処理方法、マスク部材セット、基体処理装置、素子又は半導体装置の製造方法、及び、素子又は半導体装置の製造条件決定方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009081471A1 (ja) * 2007-12-21 2009-07-02 Hitachi, Ltd. プラズマディスプレイパネルとその製造方法

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