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WO2006079742A1 - Fabrication d ' un oxide tunnel d ' un transistor de memoire non-volatile en technologie flotox par pulverisation par faisceau d ' ions a basse temperature - Google Patents

Fabrication d ' un oxide tunnel d ' un transistor de memoire non-volatile en technologie flotox par pulverisation par faisceau d ' ions a basse temperature Download PDF

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Publication number
WO2006079742A1
WO2006079742A1 PCT/FR2006/050048 FR2006050048W WO2006079742A1 WO 2006079742 A1 WO2006079742 A1 WO 2006079742A1 FR 2006050048 W FR2006050048 W FR 2006050048W WO 2006079742 A1 WO2006079742 A1 WO 2006079742A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
dielectric layer
ion beam
tunnel
gate
Prior art date
Application number
PCT/FR2006/050048
Other languages
English (en)
Inventor
Philippe Ferrandis
Bruno Mourey
Bernard Andre
Original Assignee
Commissariat A L'energie Atomique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat A L'energie Atomique filed Critical Commissariat A L'energie Atomique
Publication of WO2006079742A1 publication Critical patent/WO2006079742A1/fr

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • the invention relates to an improved method of
  • a microelectronic device in which at least one tunnel dielectric or tunnel oxide layer is present, in particular in one or more floating gate components of the device.
  • the process according to the invention can make it possible to produce low temperature tunnel oxide layers, and is particularly applicable to the manufacture of nonvolatile memories.
  • the invention relates both to integrated circuit systems
  • EEPROMs for "Electrically Erasable Programmable Read OnYy Memory"
  • EEPROMs for "Electrically Erasable Programmable Read OnYy Memory”
  • a technology currently used to produce an EEPROM on monocrystalline silicon is the technology commonly known “Flotox” (Flotox for "Floating treats Thin Oxide”).
  • This technology uses transistors with a grid free of contact.
  • This grid also called “floating gate” is generally formed of a layer of semiconductor or conductive grid material resting on a first dielectric layer and covered with a second dielectric layer.
  • This first dielectric layer also called “tunnel” oxide layer
  • This first dielectric layer is preferably thin enough to allow the passage of charges by tunneling effect under strong electric field (Fowler-Nordheim effect), while having sufficient electrical insulation properties to allow the maintenance of charges in the floating gate in the presence of a zero or low electric field.
  • a “tunnel” oxide layer may have a thickness of several nanometers, for example of the order of 10 nm, typically less than 20 nanometers and a high dielectric strength, which can reach several MV / cm 2 for example of order of 9 MV / cm 2 .
  • a "tunnel” dielectric layer preferably comprises as few zones as possible in its volume or at its interfaces capable of trapping charges.
  • This phenomenon of charge trapping reported at the level of a memory cell, would have the effect of modifying the threshold voltage of the memory cell, and consequently, in particular, of not being able to allow a clear distinction to be made. between the written state and the erased state of the memory when read.
  • a tunnel oxide layer may be formed based on silicon oxide, using a deposition or oxidation method.
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • a method described in JP 63-12669 employs a method of making a gate oxide using ion beam sputtering (IBS).
  • IBS ion beam sputtering
  • DECR reactors DECR for Distributed Electron Cyclotron Resonance
  • the invention uses a method for producing a microelectronic device with one or more floating gate components, the method comprising at least one step of forming on a substrate at least one dielectric layer capable of serving as a dielectric Floating gate tunnel, the tunnel dielectric layer forming step comprising an ion beam sputtering step or IBS (Ion Beam Sputtering).
  • IBS Ion Beam Sputtering
  • the method makes it possible to form tunnel dielectric layers of several nanometers, which may be at least less than 20 nanometers.
  • this plasma can be generated by inductive or capacitive radiofrequency excitation means.
  • said target may be based on an oxide of a material metal, for example HfO 2 , or an oxide of a semiconductor material, for example SiO 2 , or a target based on a metallic material bathed in an atmosphere based on O 2 , for example Hf bathed in an atmosphere based on O 2 , or a target based on a semiconductor material bathed in an atmosphere based on O 2 , for example Si bathed in an atmosphere based on O 2 .
  • the spraying step can be carried out in a chamber at a temperature below 15O 0 C, optionally at room temperature.
  • the process according to the invention is compatible with substrates or substrates with a low thermal budget such as plastic substrates.
  • a microelectronic device with floating gate components on a plastic substrate or a microelectronic device for example MEMS (MEMS for "micro-electronic mechanical System” or microelectromechanical system), with floating gate components on an integrated circuit called device " above integrated circuit "or” above IC "can be implemented using a method according to the invention.
  • MEMS micro-electronic mechanical System
  • microelectromechanical system with floating gate components on an integrated circuit called device " above integrated circuit "or” above IC
  • the method can then be implemented on a passivation layer covering the integrated circuit.
  • Said spraying may be carried out in a chamber at a pressure of between 10 ⁇ 3 mbar and 10 ⁇ 7 mbar.
  • the formation of the tunnel dielectric or tunnel oxide layer can be carried out at lower pressures than the PECVD (PECVD) deposits. plasma-assisted chemical vapor phase) and PVD (physical vapor deposition).
  • PECVD PECVD
  • PVD physical vapor deposition
  • the growth rate of the tunnel oxide layer formed by IBS can be rapid compared to conventional oxidation processes, and for example at least 1 nm / min or at least 3 nm / min. This growth rate can also be independent or little dependent on the size of the substrate.
  • the fabrication of the tunnel oxide layer is compatible with substrates of relatively large size.
  • the substrate used in the process according to the invention may be a substrate conventionally used in microelectronics, for example a substrate of 101.6 mm (4 inches), or 152.4 mm
  • the method may furthermore comprise:
  • At least one of said components may be a thin film transistor or TFT (TFT for "Thin Film Transistor") transistor.
  • said components may be components of a non-volatile memory, for example an EEPROM type memory.
  • FIG. 1 represents a device according to the invention
  • FIGS. 2A-2F represent different steps of a method according to the invention
  • FIGS. 3A-3B show floating gate components provided with a tunnel dielectric layer having been produced by means of a method according to the invention
  • FIG. 4 shows an electron beam sputtering device for performing the formation of a dielectric or tunnel oxide for floating gate components.
  • FIG. 1 represents two transistors Ti and T 2 seen from above, which may be in TFT (TFT for Thin Film Transistor) technology, and belong, for example, to a non-volatile memory cell, such as a EEPROM memory cell (EEPROM for "Electrically Erasable Programmable Read OnYy Memory”).
  • the transistors Ti and T 2 are respectively formed in a first active zone denoted 10 and in a second active zone denoted 20, and share a common grid denoted 30 overlapping the active zones 10 and 20.
  • the common grid 30 is formed in a semiconductor or conductive grid material layer 32, for example aluminum, resting on a thin layer of dielectric material (not shown) called an oxide layer. tunnel, itself based on the active areas 10 and 20.
  • the grid 30, is further covered by another dielectric layer (not shown), and forms a floating gate without contact.
  • the transistor T 2 further comprises another grid 40, or control grid which can be formed in the layer of material 32 or be based on one or more other materials for example based on TiW and Mo.
  • First pads noted 52 and 54 in contact with the first active area 10 respectively serve as source region contact and drain region contact for the first transistor Ti, while second pads noted 56 and 58, respectively contact of the gate material 32 serve as contacts for the control gate 40.
  • a method according to the invention for producing a microelectronic device comprising components such as those, Ti and T 2 , described above, will now be described in connection with FIGS. 2A-2F.
  • the starting material of this process may be a substrate 100, made of glass or plastic, on which the first step is the deposition of an insulating layer 110, for example based on SiO 2 and having a thickness, for example of the order of 500 nanometers.
  • the substrate used may be a large substrate, for example a plate of at least 100 mm or at least 200 mm or at least 300 mm in diameter.
  • the insulating layer 110 may be formed using a PECVD (Plasma Enhanced Chemical Vapor Deposition) method.
  • a layer based on a semiconductor material 120 for example based on amorphous silicon and having a thickness of several tens of nanometers, for example 80 nanometers, at a temperature which can to be of the order of 300 0 C.
  • This deposition may be followed by a dehydrogenation annealing step carried out for example under N 2 atmosphere, then a crystallization step of the semiconductor material 120, using an excimer laser.
  • the semiconductor layer 120 thus forms an active layer in which or from which components are intended to be at least partially realized. Among these components are in particular the transistors Ti and T 2 described above in connection with FIG. 1.
  • Trenches 122 are then produced in the semiconductor layer or active layer, in order to delimit active zones in this layer 120 and in particular the first one.
  • a tunnel dielectric layer 140 for example based on silicon oxide, is formed, intended to serve as, or to form a tunnel dielectric layer for floating gate components, and especially dielectric components. tunnel for the floating gate 30 shared by the transistors Ti and T 2 .
  • This dielectric layer 140 is produced by deposition, using an ion beam sputtering step, also known as the IBS or "Ion Beam Sputtering" method.
  • This method uses a plasma that can be generated by inductive or capacitive radiofrequency excitation, possibly without the aid of a filament.
  • Other excitation means may optionally be used to generate the plasma such as electron cyclotron resonance (ECR) excitation means.
  • ECR electron cyclotron resonance
  • a beam of ions of energy for example of the order of 1000 eV
  • the temperature of the chamber in which the dielectric layer 140 is formed may be less than 45O 0 C or less than 35O 0 C, optionally less than 15O 0 C.
  • the tunnel dielectric layer 140 may be produced at ambient temperature, for example at a temperature of the order of 20 ° C.
  • the deposition may also be performed at low pressure, for example at a pressure of between 10 ⁇ 3 mbar and 10 ⁇ 7 mbar, for example of the order of 10 ⁇ 6 mbar.
  • the growth of the dielectric layer or of the gate oxide 140 can be rapid, according to a growth rate of several nanometers per minute, for example of the order of
  • the conditions of formation of the layer 140 make it possible to obtain a layer 140 based on a dense dielectric material, comprising few contaminating chemical species.
  • the dielectric layer 140 obtained may have a thickness of several nanometers or ten nanometers or at least less than 20 nanometers, for example between
  • the refractive index of the dielectric layer 140 can be, for example, of the order of 1.497 when the latter is formed with a thickness of the order of.
  • a layer of gate material 150 is then deposited, for example based on a metal or a metal alloy or on a base of a stack of metallic materials, for example a stack of a layer of aluminum topped with a layer of molybdenum.
  • This deposit can be made by sputtering and can be followed by a hydrogenation annealing under H 2 / N 2 .
  • Transistor gate patterns are then formed by etching the gate material layer 150 through masking.
  • the grids formed there are grids of a first type, such as the grid 30 common to the transistors Ti and T 2 , intended to play the role of floating gate.
  • a doping, for example by ion implantation, of regions of the active zones is then carried out in order to form transistors of sources and drain regions on both sides of the grids.
  • This doping may for example be an N type doping, and may be followed by a doping activation step using an excimer laser.
  • This dielectric layer 160 or passivation layer may have a thickness of the order for example 500 nm and be made for example by means of a PECVD deposit.
  • the grid 30 common to transistors Ti and T 2 is in particular covered by the dielectric layer 160 ( Figure 2D).
  • Holes are then made in the layer 160, for example by wet etching. Some holes (not shown) reveal the semiconductor layer 120, in particular to form the source and drain contacts of the transistor Ti.
  • a metal layer 170 is then deposited.
  • the metal layer 170 may be based on a metallic material or an alloy of metallic materials, or on a stack of metal layers, for example a stack of a metal layer. layer based on TiW and a layer based on Mo.
  • this metal layer 170 is then performed to form contacts and the control grid. Some of these contacts serve as source and drain contacts (not shown), in particular for the first transistor T 1 (FIG. 2E). A step of annealing the contacts can then be carried out under H 2 / N 2 .
  • second passivation layer 180 which will be called second passivation layer 180, and which may be for example based on SiO 2 , to cover the contacts and the passivation layer 160.
  • This deposit can be achieved for example using a PECVD method ( Figure 2F).
  • the second passivation layer 180 is then etched through openings of a masking (not shown). After removal of the masking, the deposition of a metal layer is carried out, for example based on ITO (Iridium TiN Oxide) then an etching of the metal layer.
  • ITO Iridium TiN Oxide
  • the following table gives numerical values of electrical properties for a 15 nm thick silicon oxide-based tunnel dielectric layer 140 deposited by IBS at room temperature, according to a method as previously described with an electrode surface. of gate in the order of 0.00102 cm 2 .
  • the method according to the invention is not limited to the production of floating gate components arranged according to a planar architecture, such as the transistors Ti and T 2 illustrated and described previously with reference to FIG. 1.
  • FIGS. 3A and 3B show other examples of microelectronic devices made using a method according to the invention.
  • the device illustrated in FIG. 3A comprises a component belonging for example to a non-volatile memory cell, such as an EEPROM type memory cell.
  • This component comprises a source region 210 and a drain region 220, formed in a first active zone 200, a grid floating member 230 and a control gate 240 formed above the floating gate 230.
  • the floating gate 230 is formed of a layer of gate material 234 for example based on aluminum covering a tunnel oxide layer 232, for example to base of SiO 2 and thickness for example of the order of 10 nanometers, or between 8 nanometers and 15 nanometers.
  • the tunnel oxide layer 232 has been produced using a process according to the invention, and in particular by means of a sputtering step by means of an ion beam beam.
  • IBS inductive radiofrequency excitation plasma
  • This spraying may be carried out at low temperature, or at room temperature, for example at a temperature of about 25 0 C.
  • the floating gate 230 is moreover entirely covered and surrounded on each side by another dielectric layer 242.
  • the other dielectric layer 242 serves as gate dielectric to a control gate 240 formed above the floating gate 230, and which coats the latter.
  • FIG. 3B represents a device of the type of that described above, comprising a component comprising a floating gate 250 and a control gate 260.
  • the floating gate 250 is formed of a layer of gate material 254, on a layer
  • the tunnel oxide layer 252 has also been produced using a method according to the invention, and in particular by means of an ion beam spraying step or "Ion” step. beam sputtering "(IBS).
  • IBS ion beam spraying
  • the formation of the 252 layer by spraying may also have been performed at room temperature.
  • the two gates 250 and 260 are superimposed without the respective dielectric layers 252 and 262 being in contact.
  • FIG. 4 represents an ion beam sputtering device, also called IBS ("Ion Beam Sputtering") device, of the type used during the step of forming the dielectric layer or tunnel oxide such as as described above.
  • IBS ion Beam Sputtering
  • This device comprises a chamber 300 in which, in particular, a first support 305, possibly inclinable and able to rotate on itself, on which is placed a substrate, such as the substrate 100, provided with a layer which it is desired to oxidize in order to to obtain a tunnel oxide.
  • the bombardment of target 314 is destined to produce the tearing out of atoms or particles of the target, some of which are marked 316 are intended to be directed to the substrate 100 and then serve as an oxidizing material or deposition material.
  • the first source 310 is thus oriented towards a second support 320, on which the target 314 is placed.
  • the target is destined to produce O 2 particles and may for example be based on a metal oxide, for example HfO 2 or SrTiO 3 or BaTiO 3 , or an oxide of a semiconductor material, for example SiO 2 .
  • the target may be based on a metallic material, for example Hf, bathed in an atmosphere based on O 2 , or be based on a semiconductor material, for example Si, bathed in an atmosphere based on O 2 .
  • the energy of the ion beam 312 likely to be produced by the first source 310 may be, for example, between 200 eV and 300 eV, for example of the order of 1000 eV.
  • a second source 325 ions or source of support may be as for it possibly used. This second source 325 is then directed towards the substrate 100 and designed to generate a second ion beam in order to bombard the deposited layer or oxide formed in order, for example, to densify this layer or to modulate these chemical properties.
  • oxygen may optionally be injected by a system 330.
  • a cryopumping device 340 capable of producing a high vacuum is capable of putting the chamber 300 under pressure conditions of the order of 10 -3 to 10 -7 mbar during the step of producing the tunnel oxide.
  • a heater (not shown) of the chamber 300 may optionally be provided.
  • the chamber 300 can be maintained at a temperature for example between a temperature value substantially equal to the ambient temperature, for example of the order of 15 ° C., or of the order of 20 ° C. or between 50 ° C. and 40 ° C., and a temperature value, for example of the order of 15O 0 C.

Landscapes

  • Non-Volatile Memory (AREA)

Abstract

L'invention concerne un procédé de réalisation d'un dispositif microélectronique doté d'au moins un composant à grille flottante (230) , comprenant au moins une étape de formation sur un substrat d'au moins une couche diélectrique (232) apte à servir de diélectrique tunnel pour grille flottante, l'étape de formation de la couche diélectrique tunnel (232) comprenant au moins une étape de pulvérisation à l'aide d'un faisceau d'ion ou (IBS) à basse température.

Description

FABRICATION D' UN OXIDE TUNNEL D' UN TRANSISTOR DE MEMOIRE NON-VOLATILE EN TECHNOLOGIE FLOTOX PAR PULVERISATION PAR FAISCEAU D' IONS A BASSE TEMPERATURE
DESCRIPTION
DOMAINE TECHNIQtJE ET ART ANTERIEtJR
L' invention concerne un procédé amélioré de
5 réalisation d' un dispositif microélectronique dans lequel figure au moins une couche de diélectrique tunnel ou d' oxyde tunnel, en particulier dans un ou plusieurs composants à grille flottante de ce dispositif .
10 Le procédé suivant l' invention peut permettre de réaliser des couches d' oxyde tunnel à basse température, et s ' applique notamment à la fabrication de mémoires non volatiles . L' invention concerne aussi bien des systèmes sur circuit intégré
15 communément appelés « above-IC » que des systèmes réalisés en technologie TFT (TFT pour « Thin Film Transistor » ou transistor couche mince) utilisant du silicium polycristallin, microcristallin, nanocristal- lin ou amorphe .
20 Parmi les différents types de mémoires non volatiles existantes , les mémoires électriquement programmables et effaçables ou EEPROM (EEPROM pour «Electrically Erasable Programmable Read OnIy Memory ») font partie de celles qui ont une étendue d' application
25 la plus importante . Une technologie couramment utilisée pour réaliser une mémoire EEPROM sur silicium monocristallin est la technologie communément appelée « Flotox » (Flotox pour « Floating gâte Thin Oxide ») . Cette technologie met en œuvre des transistors dotés d' une grille dépourvue de contact . Cette grille, encore appelée « grille flottante » est généralement formée d' une couche de matériau de grille semi-conductrice ou conductrice reposant sur une première couche diélectrique et recouverte d' une deuxième couche diélectrique .
Les contraintes de réalisation de la première couche diélectrique sont importantes . Cette première couche diélectrique , encore appelée couche d' oxyde « tunnel », est de préférence suffisamment fine pour permettre le passage de charges par effet tunnel sous champ électrique fort (effet Fowler-Nordheim) , tout en ayant des propriétés d' isolation électrique suffisantes pour permettre le maintient de charges dans la grille flottante en présence d' un champ électrique nul ou faible . Une couche d' oxyde « tunnel » peut avoir une épaisseur de plusieurs nanomètres , par exemple de l' ordre de 10 nm, typiquement inférieure à 20 nanomètres et une rigidité diélectrique élevée, qui peut atteindre plusieurs MV/cm2 par exemple de l' ordre de 9 MV/cm2. Une couche diélectrique « tunnel » comporte de préférence le moins de zones possible dans son volume ou à ses interfaces susceptibles de piéger des charges . Ce phénomène de piégeage de charge, rapporté au niveau d' une cellule mémoire, aurait pour effet de modifier la tension de seuil de la cellule mémoire, et pour conséquence, notamment , de ne pas pouvoir permettre d' établir une distinction claire entre l' état écrit et l' état effacé de la mémoire lors de sa lecture .
Une couche d' oxyde tunnel peut être formée à base d' oxyde de silicium, à l' aide d' une méthode de dépôt , ou d' oxydation .
Les méthodes de dépôt chimique assisté par plasma PECVD (PECVD pour « Plasma Enhanced Chemical Vapour Déposition ») présentent généralement l' inconvénient de fabriquer des couches d' oxydes dotées d' éléments parasites ou contaminants .
L' élaboration de couches d' oxyde de silicium par oxydation thermique, est quant à elle généralement plus fiable et ne pose pas de problème majeur à haute température . Il est en revanche beaucoup plus difficile de former une couche de diélectrique, ayant de bonnes propriétés électriques , à basse température . L' oxydation thermique à une température inférieure à 45O 0C, produit généralement des couches d' oxyde dotées de propriétés diélectriques insuffisantes .
Une méthode décrite dans le document JP 63-12669 met en oeuvre un procédé de réalisation d' un oxyde de grille à l' aide d' une pulvérisation par faisceau d' ions ( IBS ) . L' oxyde de grille obtenu à l' aide du procédé décrit dans ce document , présente des propriétés diélectriques insuffisantes .
Une méthode décrite dans le document : « Oh et al . , IEEE Elec . Dev. Lett . 21 (2000) 304) », prévoit la réalisation d' une couche d' oxyde de silicium par une étape d' oxydation ECR (ECR pour « Electron Cyclotron Résonance ») à des températures inférieures à 45O 0C, mais qui restent élevées , de l' ordre de 4000C . D' autres méthodes de formation de couches d' oxyde de silicium à des températures inférieures à 45O 0C ont été développées . Une de ces méthodes , décrite dans le document : « Tseng et al . , IEEE Elec . Dev . Lett . 23 (2002 ) 333 », met en oeuvre une oxydation sèche à l' aide de réacteurs ICP ( ICP pour « Inductively Coupled Plasma » ou plasma par couplage inductif) . Une autre méthode, utilise quant à elle des réacteurs DECR (DECR pour « Distributed Electron Cyclotron Résonance ») . Ces méthodes , en plus d' être réalisées à des températures relativement élevées sont généralement lentes . La réalisation d' un oxyde tunnel d' épaisseur de l' ordre de 10 nm, peut en effet prendre jusqu' à une heure avec l' une ou l' autre de ces méthodes .
La fabrication de dispositifs microélectroniques notamment en technologie TFT
(Thin Film Transistor) , ou dites sur circuit intégré
(« above-IC ») , requiert généralement de mettre en œuvre des procédés de fabrication à des températures basses ou tout du moins inférieures à 45O 0C ou à 4000C . Cette contrainte rend délicate la réalisation, pour ce type de dispositifs , de composants à grille flottante ayant des propriétés électriques correctes . Ainsi, il se pose le problème de trouver un nouveau procédé d' élaboration de diélectrique tunnel ou d' oxyde tunnel pour les dispositifs microélectroniques dotés de composants à grille flottante, compatible avec des basses températures et présentant des vitesses d' élaboration acceptables , par exemple de l' ordre de plusieurs nanomètres par minute ou supérieures à 1 nanomètre par minute .
EXPOSÉ DE I/ INVENTION
L' invention met en œuvre un procédé de réalisation d' un dispositif microélectronique doté d' un ou plusieurs composants à grille flottante, le procédé comprenant au moins une étape de formation sur un substrat d' au moins une couche diélectrique apte à servir de diélectrique tunnel pour grille flottante, l' étape de formation de la couche diélectrique tunnel comprenant une étape de pulvérisation par faisceau d' ion ou IBS ( IBS pour « Ion Beam Sputtering ») .
Le procédé permet de former des couches diélectriques tunnel de plusieurs nanomètres , qui peuvent être au moins inférieures à 20 nanomètres .
Selon un mode de réalisation du procédé dans lequel le faisceau d' ions est issu d' un plasma, ce plasma peut être généré par des moyens d' excitation radiofréquence inductive ou capacitive . Selon une mise en œuvre du procédé pour laquelle au moins un élément constitutif de la couche diélectrique formée est issu d' une cible attaquée à l' aide dudit faisceau d' ion, ladite cible peut être à base d' un oxyde d' un matériau métallique, par exemple du HfO2, ou d' un oxyde d' un matériau semi-conducteur, par exemple du SiO2, ou une cible à base d' un matériau métallique baigné dans une atmosphère à base de O2, par exemple du Hf baigné dans une atmosphère à base de O2 , ou une cible à base d' un matériau semi-conducteur baigné dans une atmosphère à base de O2, par exemple du Si baigné dans une atmosphère à base de O2.
Selon une possibilité de mise en oeuvre, l' étape de pulvérisation peut être effectuée dans une chambre à une température inférieure à 15O 0C, éventuellement à la température ambiante .
Ainsi, le procédé suivant l' invention est compatible avec des substrats ou des supports à faible budget thermique tel que les substrats plastiques . Un dispositif microélectronique doté de composants à grille flottante sur substrat plastique ou un dispositif microélectronique , par exemple de type MEMS (MEMS pour « micro-electronic mechanical System » ou microsystème électromécanique) , doté de composants à grille flottante sur un circuit intégré appelé dispositif « above integrated circuit » ou « above IC » peut être mis en œuvre à l' aide d' un procédé suivant l' invention . Dans le cadre d' un système « above-IC » ou sur circuit intégré, le procédé alors peut être mis en oeuvre sur une couche de passivation recouvrant le circuit intégré .
Ladite pulvérisation peut être effectuée dans une chambre à une pression comprise entre 10~3 mbar et 10~7 mbar . Ainsi, à l' aide du procédé suivant l' invention, la formation de la couche de diélectrique tunnel ou d' oxyde tunnel peut être réalisée à des pressions plus basses que les dépôts PECVD (PECVD pour « plasma enhanced chemical vapour déposition » ou dépôt chimique en phase vapeur assisté par plasma) et PVD (PVD pour « physical vapour déposition » ou dépôt physique en phase gazeuse) . L' utilisation de pressions comprises dans cette gamme peut également permettre de former une couche d' oxyde tunnel dense et peu contaminée et d' obtenir un film doté de peu de porosités , ce qui réduit les effets de corrosion générés par exemple par des molécules d' eau présentes dans l' air .
Le taux de croissance de la couche d' oxyde tunnel formée par IBS peut être rapide en comparaison à des procédés classiques d' oxydation, et par exemple d' au moins 1 nm/min ou d' au moins 3 nm/min . Ce taux de croissance peut être également indépendant ou peu dépendant de la taille du substrat .
La fabrication de la couche d' oxyde tunnel est compatible avec des substrats de dimensions relativement grandes . Le substrat utilisé lors du procédé suivant l' invention peut être un substrat classiquement utilisé en microélectronique, par exemple un substrat de 101 , 6 mm ( 4 pouces ) , ou de 152 , 4 mm
( 6 pouces ) , ou de 203 , 2 mm ( 8 pouces ) . Selon un mode de réalisation, le procédé peut comprendre en outre :
- la formation d' au moins une couche à base de matériau de grille, conducteur ou semi-conducteur, sur la couche diélectrique tunnel, - la formation d' au moins une grille par gravure de la couche diélectrique tunnel et de la couche matériau de grille .
Selon une variante du procédé, au moins un desdits composants peut être un transistor à couche mince ou transistor TFT (TFT pour « Thin Film transistor ») . Selon une autre variante du procédé lesdits composants peuvent être des composants d' une mémoire non volatile, par exemple une mémoire de type EEPROM.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d' exemples de réalisation donnés , à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un dispositif suivant l' invention,
- les figures 2A-2F représentent différentes étapes d ' un procédé suivant l' invention,
- les figures 3A-3B représentent des composants à grille flottante munis d' une couche de diélectrique tunnel ayant été réalisée à l' aide d' un procédé suivant l' invention,
- la figure 4 représente un dispositif de pulvérisation par faisceau d' électron permettant de réaliser la formation d' un diélectrique ou oxyde tunnel pour composants à grille flottante .
Des parties identiques , similaires ou équivalentes des différentes figures peuvent porter les mêmes références numériques de façon à faciliter le passage d' une figure à l' autre .
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles . EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS
La figure 1 représente deux transistors Ti et T2 vus de dessus , qui peuvent être en technologie TFT (TFT pour « Thin Film Transistor » ou transistor couche mince) , et appartenir par exemple à une cellule de mémoire non volatile, telle qu' une cellule mémoire de type EEPROM (EEPROM pour « Electrically Erasable Programmable Read OnIy Memory ») . Les transistors Ti et T2 sont formés respectivement dans une première zone active notée 10 et dans une deuxième zone active notée 20 , et partagent une grille commune notée 30 chevauchant les zones actives 10 et 20.
La grille commune 30 est formée dans une couche à base de matériau de grille noté 32 , semi-conducteur ou conducteur tel par exemple de l' aluminium, reposant sur une fine couche à base de matériau diélectrique (non représenté) appelée couche d' oxyde tunnel, elle-même reposant sur les zones actives 10 et 20. La grille 30 , est par ailleurs recouverte par une autre couche diélectrique (non représentée) , et forme une grille flottante dépourvue de contact . Le transistor T2 comprend quant à lui en outre une autre grille 40 , ou grille de contrôle qui peut être formée dans la couche de matériau 32 ou être à base d' un ou plusieurs autres matériaux par exemple à base de TiW et de Mo . Des premiers plots notés 52 et 54 en contact de la première zone active 10 servent respectivement de contact de région de source et de contact de région de drain pour le premier transistor Ti, tandis que des seconds plots notés 56 et 58 , en contact du matériau 32 de grille, servent quant à eux de contacts pour la grille de contrôle 40.
Un procédé suivant l' invention, de réalisation d' un dispositif microélectronique comprenant des composants tels que ceux, Ti et T2, décrits précédemment , va à présent être décrit en liaison avec les figures 2A-2F .
Le matériau de départ de ce procédé peut être un substrat 100 , en verre ou en plastique, sur lequel on effectue tout d' abord le dépôt d' une couche isolante 110 , par exemple à base de SiO2 et d' épaisseur par exemple de l' ordre de 500 nanomètres .
Le substrat utilisé peut être un substrat de taille importante, par exemple une plaque d' au moins 100 mm ou d' au moins 200 mm ou d' au moins 300 mm de diamètre .
La couche isolante 110 peut être formée à l' aide d' une méthode de dépôt PECVD (PECVD pour « Plasma Enhanced Chemical Vapor Déposition » ou dépôt chimique en phase vapeur assisté par plasma) .
Ensuite, on forme, par exemple par dépôt , une couche à base d' un matériau semi-conducteur 120 par exemple à base de silicium amorphe et d' épaisseur de plusieurs dizaines de nanomètres , par exemple de 80 nanomètres , à une température qui peut être de l' ordre de 3000C . Ce dépôt peut être suivit d' une étape de recuit par déshydrogénation effectuée par exemple sous atmosphère N2, puis d' une étape de cristallisation du matériau semi-conducteur 120 , à l' aide d' un laser excimère . La couche semi-conductrice 120 forme ainsi une couche active dans laquelle ou à partir de laquelle des composants sont destinés à être au moins partiellement réalisés . Parmi ces composants figurent notamment les transistors Ti et T2 décrits précédemment en liaison avec la figure 1. On réalise ensuite des tranchées 122 dans la couche semi-conductrice ou couche active, afin de délimiter des zones actives dans cette couche 120 et notamment la première zone active du transistor Ti (non représentée) et la deuxième zone active du transistor T2 (représentée sur la figure 2A selon un coupe définie par l' axe x' x de la figure 1 ) .
Ensuite ( figure 2B) , on forme une couche de diélectrique tunnel 140 , par exemple à base d' oxyde de silicium, destinée à servir de, ou à former une, couche de diélectrique tunnel pour des composants à grille flottante, et notamment de diélectrique tunnel pour la grille flottante 30 partagée par les transistors Ti et T2.
Cette couche diélectrique 140 est réalisée par dépôt , à l' aide d' une étape de pulvérisation par faisceau d' ion, appelée également méthode IBS ou « Ion Beam Sputtering » . Cette méthode fait appel à un plasma qui peut être généré par excitation radiofréquence inductive ou capacitive, éventuellement , sans l' aide d' un filament . D' autres moyens d' excitation peuvent éventuellement être utilisés pour générer le plasma tels des moyens d' excitation par résonance cyclotron électronique (ECR) .
Pour effectuer la pulvérisation, un faisceau d' ions d' énergie par exemple de l' ordre de 1000 eV peut être généré . Au cours du procédé, la température de la chambre dans laquelle la couche diélectrique 140 est formée peut être inférieure à 45O 0C ou inférieure à 35O 0C, éventuellement inférieure à 15O 0C . La couche diélectrique tunnel 140 peut être réalisée à température ambiante, par exemple à une température de l' ordre de 2 O 0C . Le dépôt peut également être réalisé à basse pression par exemple à une pression comprise entre 10~3 mbar et 10~7 mbar, par exemple de l' ordre de 10~6 mbar . La croissance de la couche diélectrique ou d' oxyde de grille 140 peut être rapide, selon un taux de croissance de plusieurs nanomètres par minute, par exemple de l' ordre de
4 nm/min .
Les conditions de formation de la couche 140 , notamment de température et de pression utilisées , permettent d' obtenir une couche 140 à base d' un matériau diélectrique dense, comportant peu d' espèces chimiques contaminantes . La couche diélectrique 140 obtenue peut avoir une épaisseur de plusieurs nanomètres ou d' une dizaine de nanomètres ou au moins inférieure à 20 nanomètres , par exemple comprise entre
5 et 15 nanomètres et un indice de réfraction élevé . L' indice de réfraction de la couche diélectrique 140 peut être par exemple de l' ordre de 1 , 497 lorsque cette dernière est formée avec une épaisseur de l' ordre de
632 , 8 nm.
On réalise ensuite le dépôt d' une couche de matériau 150 de grille, par exemple à base de métal ou d' un alliage métallique ou à base d' un empilement de matériaux métalliques , par exemple un empilement d' une couche d' aluminium surmontée d' une couche de molybdène . Ce dépôt peut être réalisé par pulvérisation cathodique et peut être suivit d' un recuit d' hydrogénation sous H2/N2.
On forme ensuite des motifs de grille de transistor ( figure 2C) , en réalisant une gravure de la couche de matériau 150 de grille, à travers un masquage
(non représenté) par exemple à l' aide d' une gravure humide, suivit d' une gravure chimique . Pour compléter la formation des grilles on effectue ensuite, dans le prolongement de parties gravées de la couche de matériau de grille 150 , le retrait de la couche de diélectrique tunnel 140 , par exemple à l' aide d' une gravure par RIE (RIE pour « Reactive Ion Etching » ou gravure ionique réactive) . Parmi les grilles formées , figurent des grilles d' un premier type, telle que la grille 30 commune aux transistors Ti et T2, destinées à jouer le rôle de grille flottante .
On effectue ensuite un dopage, par exemple par implantation ionique, de régions des zones actives afin de former de part et d' autres des grilles des régions de source et de drain de transistors . Ce dopage peut être par exemple un dopage de type N, et peut être suivi d' une étape d' activation de dopage à l' aide d' un laser à excimère .
On effectue ensuite le dépôt d' une couche 160 à base de diélectrique, par exemple à base de SiO2, afin notamment de recouvrir les motifs de grille . Cette couche diélectrique 160 ou couche de passivation peut avoir une épaisseur de l' ordre par exemple de 500 nm et être réalisée par exemple à l' aide d' un dépôt PECVD . La grille 30 commune aux transistors Ti et T2 est notamment recouverte par la couche diélectrique 160 ( figure 2D) .
Des trous sont ensuite réalisés dans la couche 160 , par exemple par gravure humide . Certains trous (non représentés ) dévoilent la couche semi- conductrice 120 , notamment pour former des contacts de source et de drain du transistor Ti .
On effectue ensuite le dépôt d' une couche métallique 170. La couche métallique 170 peut être à base d' un matériau métallique ou d' un alliage de matériaux métalliques , ou d' un empilement de couches métalliques , par exemple un empilement d' une couche à base de TiW et d' une couche à base de Mo .
Une gravure de cette couche métallique 170 est ensuite réalisée afin de former des contacts ainsi que la grille de contrôle . Certains de ces contacts servent de contacts de source et de drain (non représentés ) , notamment pour le premier transistor Ti ( figure 2E) . Une étape de recuit des contacts peut ensuite être réalisée sous H2/N2.
Puis , on effectue le dépôt d' une autre couche diélectrique, que l' on appellera deuxième couche de passivation 180 , et qui peut être par exemple à base de SiO2 , afin de recouvrir les contacts et la couche de passivation 160. Ce dépôt peut être réalisé par exemple à l' aide d' une méthode PECVD ( figure 2F) .
La deuxième couche de passivation 180 est ensuite gravée à travers des ouvertures d' un masquage (non représenté) . Puis après retrait du masquage on effectue le dépôt d' une couche métallique, par exemple à base d' ITO ( Iridium TiN Oxide) puis une gravure de la couche métallique .
Le tableau suivant donne des valeurs numériques de propriétés électriques pour une couche de diélectrique tunnel 140 à base d' oxyde de silicium de 15 nm d' épaisseur déposée par IBS à température ambiante, selon un procédé tel que précédemment décrit avec une surface d' électrode de grille l' ordre de 0 , 00102 cm2.
Figure imgf000017_0001
Le procédé suivant l' invention n' est pas limité à la réalisation de composants à grille flottante agencés selon une architecture planaire, comme les transistors Ti et T2 illustrés et décrits précédemment en liaison avec la figure 1.
Les figures 3A et 3B représentent d' autres exemples de dispositifs microélectroniques réalisés à l' aide d' un procédé suivant l' invention .
Le dispositif illustré sur la figure 3A comprend un composant appartenant par exemple à une cellule de mémoire non volatile, telle qu' une cellule mémoire de type EEPROM. Ce composant comporte une région de source 210 et une région de drain 220 , formées dans une première zone active 200 , une grille flottante 230 et une grille de contrôle 240 formée au dessus de la grille flottante 230. La grille flottante 230 est formée d' une couche de matériau 234 de grille par exemple à base d' aluminium recouvrant une couche d' oxyde tunnel 232 par exemple à base de SiO2 et d' épaisseur par exemple de l' ordre de 10 nanomètres , ou comprise entre 8 nanomètres et 15 nanomètres . La couche d' oxyde tunnel 232 a été réalisée à l' aide d' un procédé suivant l' invention, et notamment à l' aide d' une étape de pulvérisation au moyen d' un faisceau d' ion ou « Ion beam sputtering » ( IBS ) , en utilisant un plasma à excitation radiofréquence capacitive ou inductive . Cette pulvérisation peut avoir été effectuée à basse température, ou à température ambiante, par exemple à une température de l' ordre de 250C . La grille flottante 230 est par ailleurs entièrement recouverte et entourée de chaque côté par une autre couche diélectrique 242. L' autre couche diélectrique 242 sert de diélectrique de grille à une grille de contrôle 240 formée au dessus de la grille flottante 230 , et qui enrobe cette dernière .
La figure 3B représente quant à elle un dispositif du type de celui décrit précédemment , comprenant un composant comportant une grille flottante 250 et une grille de contrôle 260. La grille flottante 250 est formée d' une couche de matériau 254 de grille, sur une couche d' oxyde tunnel 252. La couche d' oxyde tunnel 252 a également été réalisée à l' aide d' un procédé suivant l' invention, et notamment à l' aide d' une étape de pulvérisation par faisceau d' ion ou « Ion beam sputtering » ( IBS ) . La formation de la couche 252 par pulvérisation peut également avoir été effectuée à température ambiante . Les deux grilles 250 et 260 sont dans cet exemple, superposées sans que les couches diélectriques 252 et 262 respectives soient en contact . La figure 4 représente un dispositif de pulvérisation par faisceau d' ions encore appelé dispositif IBS ( IBS pour « Ion Beam Sputtering ») , du type de celui utilisé lors de l' étape de formation de la couche de diélectrique ou d' oxyde tunnel telle que décrite plus haut .
Ce dispositif comprend une chambre 300 dans laquelle figure notamment un premier support 305 éventuellement inclinable et apte à tourner sur lui-même, sur lequel est placé un substrat , tel que le substrat 100 , doté d' une couche que l' on souhaite oxyder afin d' obtenir un oxyde tunnel .
Dans la chambre 300 , une première source 310 de faisceau d' ions 312 , utilisant un plasma 311 par exemple un plasma Ar-O2 généré par excitation radiofréquence ou capacitive, est quant à elle prévue pour bombarder une cible 314 à l' aide dudit faisceau d' ions 312. Le bombardement de la cible 314 est voué à produire l' arrachement d' atomes ou de particules de la cible, dont certain (e) s noté (e) s 316 sont destiné (e) s à se diriger vers le substrat 100 et servir alors de matériau oxydant ou de matériau de dépôt .
La première source 310 , est ainsi orientée vers un deuxième support 320 , sur lequel la cible 314 est placée . La cible est vouée à produire des particules d' O2 et peut être par exemple à base d' un oxyde métallique, par exemple du HfO2 ou du SrTiO3 ou du BaTiO3, ou d' un oxyde d' un matériau semi-conducteur, par exemple du SiO2. Selon une variante, la cible peut être à base d' un matériau métallique, par exemple du Hf, baigné dans une atmosphère à base de O2, ou être à base d' un matériau semi-conducteur, par exemple du Si, baigné dans une atmosphère à base de O2.
Lors de l' étape de dépôt du diélectrique tunnel, l' énergie du faisceau d' ions 312 susceptible d' être produit par la première source 310 , peut être par exemple comprise entre 200 eV et 300 eV, par exemple de l' ordre de 1000 eV.
Une deuxième source 325 d' ions ou source de soutien, peut être quant à elle éventuellement utilisée . Cette deuxième source 325 est alors dirigée vers le substrat 100 et prévue pour générer un deuxième faisceau d' ions afin de bombarder la couche déposée ou d' oxyde formée afin par exemple de densifier cette couche ou de moduler ces propriétés chimiques .
Lors de l' étape de dépôt du diélectrique tunnel, de l' oxygène peut éventuellement être injecté par un système 330.
Un dispositif de cryopompage 340 apte à réaliser un vide poussé, est susceptible de mettre la chambre 300 dans des conditions de pression de l' ordre de 10~3 à 10~7 mbar lors de l' étape de réalisation de l' oxyde tunnel .
Un dispositif de chauffage (non représenté) de la chambre 300 peut éventuellement être prévu . Lors d' un dépôt d' un diélectrique tunnel, la chambre 300 , peut être maintenue à une température comprise par exemple entre une valeur de température sensiblement égale à la température ambiante par exemple de l' ordre de 150C, ou de l' ordre de 2 O 0C ou comprise entre 50C et 4 O 0C, et une valeur de température par exemple de l' ordre de 15O 0C .

Claims

REVENDICATIONS
1. Procédé de réalisation d' un dispositif microélectronique doté d' un ou plusieurs composants à grille flottante, le procédé comprenant au moins une étape de formation sur un substrat d' au moins une couche de diélectrique tunnel pour grille flottante, l' étape de formation de la couche de diélectrique tunnel comprenant une étape de pulvérisation par faisceau d' ion ou IBS .
2. Procédé selon la revendication 1 , dans lequel au moins un élément constitutif de la couche diélectrique formée, est issu d' une cible attaquée à l' aide dudit faisceau d' ions .
3. Procédé de réalisation d' un dispositif selon la revendication 1 ou 2 , ladite pulvérisation étant effectuée dans une chambre à une température inférieure à 15O 0C .
4. Procédé de réalisation d' un dispositif selon la revendication 1 à 3 , ladite pulvérisation étant effectuée à température ambiante .
5. Procédé de réalisation d' un dispositif selon l' une des revendications 1 à 4 , ladite pulvérisation étant effectuée dans une chambre à une pression comprise entre 10-3 mbar et 10-7 mbar .
6. Procédé selon l' une des revendications 1 à 5 , dans lequel le faisceau d' ion est issu d' un plasma, le plasma étant généré par des moyens d' excitation radiofréquence ou par des moyens d' excitation capacitifs .
7. Procédé selon l' une des revendications 1 à 6 , ledit substrat étant à base d' un matériau plastique ou de verre .
8. Procédé selon la revendication 1 à 7 , comprenant en outre :
- la formation d' au moins une couche à base de matériau de grille, conducteur ou semi-conducteur, sur la couche diélectrique tunnel,
- la formation d' au moins une grille par gravure de la couche diélectrique tunnel et de la couche matériau de grille .
9. Procédé selon l' une des revendications 1 à 8 , au moins un desdits composants étant un transistor à couche mince ou transistor TFT .
10. Procédé de réalisation d' un dispositif microélectronique selon l' une des revendications 1 à 9, lesdits composants étant des composants d' une mémoire non volatile .
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