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WO2004025732A1 - 固体撮像装置およびその製造方法 - Google Patents

固体撮像装置およびその製造方法 Download PDF

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WO2004025732A1
WO2004025732A1 PCT/JP2002/009324 JP0209324W WO2004025732A1 WO 2004025732 A1 WO2004025732 A1 WO 2004025732A1 JP 0209324 W JP0209324 W JP 0209324W WO 2004025732 A1 WO2004025732 A1 WO 2004025732A1
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WO
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transistor
section
solid
imaging device
region
Prior art date
Application number
PCT/JP2002/009324
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English (en)
French (fr)
Inventor
Takumi Yamaguchi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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Priority to JP2003533383A priority patent/JPWO2004025732A1/ja
Priority to CNB028294858A priority patent/CN100431160C/zh
Priority to US10/526,564 priority patent/US7352020B2/en
Priority to EP02807808A priority patent/EP1542285A4/en
Priority to TW092116286A priority patent/TWI223444B/zh
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
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    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • the present invention relates to a solid-state imaging device and a method of manufacturing the same.
  • the present invention relates to a solid-state imaging device used for a digital camera and the like, and a method for manufacturing the same.
  • a photo diode photoelectrically converts an input light into a signal charge to convert a signal charge.
  • This is a device that generates, amplifies, and reads out the signal charges in an amplifier circuit section provided for each pixel.
  • Such a MOS type imaging device can be driven at low voltage and low power consumption, and can form an imaging region and a driving circuit region for driving the same on a single substrate. Since it can be used in mobile devices, it has attracted attention as an image input device for portable devices.
  • MOS-type image pickup devices are based on CMOS (Complementary Metal Oxide Semiconductor) process technology, and have an image pickup area and a drive circuit area on a single silicon substrate (hereinafter referred to as “Si substrate”). Is formed.
  • CMOS Complementary Metal Oxide Semiconductor
  • Si substrate silicon substrate
  • the imaging area is composed of a plurality of pixels arranged two-dimensionally (for example, in a matrix) on the Si substrate.
  • Each pixel area has a photodiode that converts the received light into signal charges, a MOS transistor that performs the switching function, and an MS transistor that amplifies the signal. Has been obtained.
  • the signal charge generated by photoelectric conversion in the photodiode unit is switched in each pixel by a switching operation based on an instruction signal from a vertical shift register unit and a horizontal shift register unit in a drive circuit area described later. Increase After the width has been set, it is read out in pixel units.
  • All the MOS type transistor portions in the imaging region are formed of an n-channel MOS type.
  • the drive circuit area is roughly divided into four main circuit sections: a timing generation circuit section, a vertical shift register section, a horizontal shift register section, and a pixel selection circuit section.
  • the MOS transistor is formed in a CMOS structure in which both the transistor and the p-channel MOS transistor are combined.
  • n-channel MOS type transistor portion in the imaging region and the n-channel MS type transistor portion in the drive circuit region are usually formed in the same structure.
  • the horizontal shift register section has a number of stages corresponding to the number of columns of pixels, but FIG. 10 shows only the first stage portion.
  • the first stage 50 of the horizontal shift register section has four switch sections 51, 54, 55, 58 and four inverter sections 52, 53, 56, 5 It is composed of seven.
  • Each of the switch sections 51, 54, 55, 58 and the inverter sections 52, 53, 56, 57 is composed of one n-channel MOS transistor section and one p-channel MOS transistor section. It is configured together.
  • the inverter section 52 and the inverter section 53 are connected in series.
  • the inverter parts 52 and 53 connected in series are connected in parallel with the switch part 54.
  • the switch portion 51 is connected in series with the inverter portions 52 and 53 and the switch portion 54 having the above connection relationship.
  • the switch portions 55 and 58 and the inverter portions 56 and 57 also have the same connection relationship as described above.
  • the start pulse VST is applied to the switch 51 and driving is started, and the clock pulse CK1 and its inverted pulse CK2 are generated.
  • the pixel selection is performed by being applied twice each. Outputs the first-stage operation pulse to the selector circuit. After that, the second and third operation pulses are sequentially output from the horizontal shift register.
  • FIG. 11 is a cross-sectional view showing the element structure of the switch portions 51, 54, 55, 58 or the inverter portions 52, 53, 56, 57.
  • an n-type well 62 and a p-type well 63 are formed at a distance from each other.
  • a gate insulating film 64 is formed on the surface of the p-type well 63 and the Si substrate 61. Gate electrodes 67 and 70 are formed at substantially the center of the surface of the gate insulating film 64, respectively.
  • source regions 65 and 69 and drain regions 66 and 68 are formed in each of the cells 62 and 63 from the boundary between the gate insulating film 64 and the inside.
  • the p-channel MOS transistor is formed by the three electrodes of the gate electrode 67, the source region 65, and the drain region 66, and An n-channel MOS transistor is formed by the three electrodes of the electrode 70, the source region 68, and the drain region 69.o
  • the MOS type imaging device having the CMOS type structure is formed through the following steps (1) to (4) for the Si substrate 61 as described below.
  • a resist for forming n-type column 62 is formed.
  • a gate insulating film 64 is formed.
  • Gate electrodes 67, 70 are formed.
  • a resist is formed to form the source region 68 / drain region 69 for the p-channel MOS.
  • the source region 68 and the drain region 69 for M ⁇ S are formed. (4) The resist for forming the source region 68 and the drain region 69 for the p-channel MOS is removed.
  • An object of the present invention is to provide a high-quality solid-state imaging device which generates little leakage current during driving and has low noise and a method of manufacturing the same.
  • a solid-state imaging device includes an imaging region having an amplification-type unit pixel that amplifies a signal charge photoelectrically converted by a photodiode unit in an amplification unit;
  • a solid-state imaging device including a driving circuit region for driving an element unit in an amplification type unit pixel on one semiconductor substrate, and having a transistor function unit in both an imaging region and a driving circuit region, wherein the imaging region is And the transistor function area in both areas of the drive circuit area are the same It is characterized by being formed of a conductive type.
  • the solid-state imaging device since all the transistor functional portions in both the imaging region and the drive circuit region are formed of the same conductivity type, the solid-state imaging device is compared with a solid-state imaging device manufactured using the above-described conventional CMOS process technology. In addition, all of the transistor function portions in both regions can be formed in about one-half of the number of steps, and damage to the imaging region in the process of forming the transistor function portion can be reduced.
  • the amplifying unit pixel refers to a pixel in which a photo diode unit that photoelectrically converts light input to the unit equivalent area and an amplification unit that amplifies the photo diode unit are formed.
  • the transistor function portions in both the imaging region and the drive circuit region be formed of an n-channel MOS type, since the device can be driven at high speed.
  • the drive circuit region has a dynamic circuit portion including a capacitor function portion for accumulating electric charges and a transistor function portion for performing a switching function because power consumption can be reduced.
  • a plurality of amplifying unit pixels are formed in an imaging area.
  • a scan reading method, a random access method, and an edge detecting method are used. and so on.
  • a pixel selection circuit portion for selecting one amplification unit pixel from a plurality of amplification unit pixels, and a shift for outputting a selection instruction signal to the pixel selection circuit portion It is desirable to provide a register circuit portion in the drive circuit area and perform scan readout from the viewpoint of enabling high-speed drive.
  • a transistor function section that performs a switching function based on a signal from the drive circuit area is formed in the imaging area. It is desirable that the photoelectrically converted signal charges be output to the amplifying unit from the viewpoint of reducing power consumption.
  • the gate length of the transistor function section is as small as 0.6 m or less, the short channel effect due to the increase in the number of heating steps is accelerated when manufacturing with the conventional CMOS process technology, and the resistance increases. Damage to the amplifier or photodiode at the time of removal of the laser leads to an increase in leakage current in the photodiode during driving and an increase in noise in the amplifier.
  • the transistor function section is formed of the same conductivity type as in the solid-state imaging device of the present invention, the number of heat addition steps during the manufacturing process and the number of times of register removal are reduced. As a result, the increase in leakage current during driving is small. Therefore, the solid-state imaging device of the present invention has an advantage even when a fine transistor function unit having a gate length of 0.6 ⁇ m or less (design rule of 0.6 m or less) is provided.
  • a gate electrode of a transistor function section is generally formed on a semiconductor substrate with an insulating film interposed therebetween, and the thickness of the gate insulating film is less than 20 (nm). , The occurrence of leakage current between the gate insulating film and the semiconductor substrate increases sharply. Even in the case where such a thin gate insulating film is provided, if a transistor portion is formed of the same conductivity type as in the solid-state imaging device of the present invention, generation of a leak current is small.
  • the transistor portion is formed of the same conductivity type. In a solid-state imaging device, the generation of leak current can be reduced.
  • Such a solid-state imaging device can be incorporated in a camera or the like as an image input sensor, and a high-quality image can be obtained.
  • a step of forming an imaging region on a semiconductor substrate the imaging region including a photodiode section for converting input light into signal electrification and an amplification section for amplifying signal charges And the imaging area on the same semiconductor substrate
  • Forming a drive circuit region for driving the region wherein in both of the steps of forming the imaging region and the drive circuit region, the M ⁇ ⁇ ⁇ ⁇ ⁇ S transistor function part is formed of the same conductivity type.
  • all the transistor functional portions in both the imaging region and the drive circuit region can be formed through only one of the n-channel MOS type and p-channel MOS type formation processes.
  • the damage to the photodiode section and the amplification section during the manufacturing process can be reduced. Therefore, the solid-state imaging device manufactured by using this manufacturing method suffers less damage in the imaging region during the manufacturing process, and generates a leakage current in the photo diode portion due to this during driving and generates a current in the amplification portion. Noise generation due to deterioration of the characteristics can be suppressed.
  • the method of manufacturing the solid-state imaging device it is possible to reduce the damage to the photo diode portion which is caused during the driving, which causes a leak current to occur and a deterioration in characteristics in the amplification portion.
  • a high-quality solid-state imaging device with little noise during driving can be manufactured.
  • the MOS transistor section is formed with a fine structure having a gate length of 0.6 m or less (design rule of 0.6 m or less), the leakage current during driving is reduced. Since generation can be suppressed, noise can be reduced.
  • the driving is performed by forming the MOS transistor section with the same conductivity type. This is particularly effective because the occurrence of leakage current at the time can be suppressed.
  • the driving method Leakage current at time This is particularly effective because the production can be suppressed.
  • FIG. 1 is a plan view showing a MOS type imaging device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the pixel 11 in the imaging area 10.
  • FIG. 3 is a circuit diagram of the horizontal shift register section 23.
  • FIG. 4 is an operation timing chart of the horizontal shift register section 23.
  • FIG. 5 is a cross-sectional view showing the element structure of the transistor section in the horizontal shift register section 23.
  • FIG. 6 is a manufacturing process diagram of the n-channel MOS transistor portion.
  • FIG. 7 is a manufacturing process diagram of the n-channel MS type transistor portion.
  • FIG. 8 is a comparative characteristic diagram showing the relationship between the conductivity type of the transistor section and the number of leaked electrons in the photodiode.
  • FIG. 9 is a comparative characteristic diagram showing the relationship between the conductivity type of the transistor section and the S / N ratio in the amplifier in the pixel.
  • FIG. 10 is a circuit diagram of a conventional horizontal shift register unit.
  • FIG. 11 is a cross-sectional view showing an element structure of a transistor section in a conventional horizontal shift register section.
  • FIG. 1 is a plan view showing the overall configuration of a MOS type imaging device 1 for inputting an image of a digital camera according to the present embodiment.
  • FIG. 2 shows a circuit diagram of a circuit (hereinafter simply referred to as a “pixel”) 11 in an area equivalent to an amplification type unit pixel in the MOS type imaging device 1, and
  • FIG. 3 shows a circuit diagram of the horizontal shift register section 23. Is shown.
  • a MOS type imaging device 1 has a p-type silicon substrate (hereinafter, referred to as a p-type silicon substrate). , "Si substrate”. An imaging area 10 and a drive circuit area 20 are formed in 31. The circuits in each part of the imaging region 10 and the drive circuit region 20 are electrically connected by a wiring pattern formed on the Si substrate 31.
  • the circuits of the respective regions 10 and 20 are shown by blocks, but the actual Si substrate 31 has the functional element portions provided in both the regions 10 and 20. Are formed densely.
  • the imaging area 10 has six pixels 11 to 16 arranged in 2 rows ⁇ 3 columns.
  • the driving circuit area 20 includes a timing generation circuit section 21 and a vertical shift register. And a horizontal shift register 23, a pixel selection circuit 24, and the like.
  • the vertical shift register section 22 and the horizontal shift register section 23 are both dynamic circuit sections, and each of the pixels 1 1 and 2 corresponds to a signal from the timing generation circuit section 2 1. 1 to 16 or the pixel selection circuit 24 are sequentially driven (switching).
  • the pixel selection circuit section 24 has one total for the pixels 11 and 12, one for the pixels 13 and 14, and one for the pixels 15 and 16. Three switching element sections (not shown) are formed, and are sequentially turned on by receiving a pulse from the horizontal shift register section 23.
  • Each of the six pixels 11 to 16 in the imaging area 10 is an amplification-type unit pixel having an amplification unit, and the photoelectrically converted signal charges are selected in the vertical shift register 22.
  • the pixel is read from the intersection of the row and the column where the pixel selection circuit section 24 is in the ON state.
  • the timing generation circuit section 21 is a circuit section for applying a power supply voltage, a timing pulse and the like to the vertical shift register section 22 and the horizontal shift register section 23.
  • Circuit configuration of each pixel in imaging area 10 (Circuit configuration of each pixel in imaging area 10)
  • the six pixels 11 to 16 in the imaging area 10 are amplifying unit pixels, and have the same circuit configuration in their corresponding areas.
  • a circuit configuration provided for the pixel 11 will be described with reference to FIG. 2 as an example.
  • the pixel 11 has a photodiode section 111 and four transistor sections (transfer transistor section 112, reset transistor section 113, amplifying transistor 111).
  • a transistor portion 114, a selection transistor portion 115) and the like are formed on the Si substrate 31.
  • the four transistor sections 112 to 115 are all formed of n-channel MS type. As shown in FIG.
  • the photodiode unit 111 is an element unit having a photoelectric conversion function for generating a signal charge proportional to the intensity of the input light, and one end of the photodiode unit is grounded. The other end is connected to the source of the transfer transistor section 112.
  • the transfer transistor section 112 is an element section for transferring the signal charge generated in the photodiode 11 to its own drain as a detection section.
  • the gate of 13 is connected to the source of the reset transistor section 113.
  • the reset transistor section 113 is an element section for resetting the signal charge accumulated in the drain of the transfer transistor section 112 at predetermined time intervals. Is electrically connected to the power supply voltage VDD.
  • the amplifying transistor section 114 uses the signal charge accumulated in the drain of the transfer transistor section 112 in response to a signal from the vertical shift register 22 or the like to select the transistor transistor.
  • the drain is connected to the power supply voltage VDD, and the source is connected to the drain of the selection transistor section 115.
  • the source of the selection transistor section 115 is connected to the pixel selection circuit section 24.
  • the gates of the transfer transistor section 112 and the reset transistor section 113 and the selection transistor section 115 are connected to the three signal lines from the vertical shift register section 22 respectively. ing.
  • the amplifying transistor section 114 performs the function of amplifying the signal charge in the pixel 11 and the other transistors.
  • the transistor sections 112, 113, 115 fulfill a switching function.
  • the signal charge generated by the photoelectric conversion in the photodiode section 111 is accumulated in the drain (detection section) in the transfer transistor section 112. Is done.
  • the accumulated signal charges are transferred to the gate of the amplification transistor section 114 when the transfer transistor section 112 is set to the 0 N state based on the instruction signal from the vertical shift register section 22. Is output.
  • the amplification transistor section 114 to which the signal charge has been input to the gate amplifies the input signal charge.
  • the transfer transistor section 115 performs an ONZ ⁇ FF operation based on an instruction signal from the vertical shift register section 22.
  • the reset transistor section 113 discharges the signal charges accumulated in the detection section at regular intervals, and resets the accumulation state of the signal charges in the detection section.
  • the photoelectrically converted signal charges are accumulated for each of the pixels 11 to 16, and instructions from the vertical shift register 22 and the horizontal shift register 23 are issued. Based on the signal, the signal charge is amplified in one pixel selected by the selection transistor section and the pixel selection circuit section 24 in each pixel, and the signal charge is output.
  • the horizontal shift register section 23 shown in FIG. 3 is different from the conventional horizontal shift register section (first stage) 50 shown in FIG. 10 in that all the transistor sections are formed of an n-channel MOS type. I have.
  • the horizontal shift register section 23 has a first stage portion 2 3 1 and a second stage portion 2 corresponding to the number of columns of pixels 11 to 16 in the imaging area 10. It is composed of three parts, 3 2, 3rd stage part 2 3 3.
  • the first-stage portion 2 3 1, the second-stage portion 2 3 2, and the third-stage portion 2 3 3 have the same circuit configuration. Only the circuit configuration will be described.
  • the first stage part 2 3 1 of the horizontal shift register part 23 is composed of four transistor parts 2 3 1 1, 23 1 2, 23 1 6, 23 1 17 and 1 And a booster capacitor section 23 13.
  • the four transistor sections 2311, 2312, 2316, and 2317 are the same as the four transistor sections 112 to 115 in the imaging area 10 described above.
  • all are formed of n-channel MOS type.
  • the charge transistor section 2311 is an enhancement-type n-channel MOS-type element section for charging the boost trap capacitor section 2313, and the gate is used for the start pulse VST.
  • the drain is connected to the power supply voltage VDD, and the source is connected to one end (the brush side) of the boost strap capacitor section 2313.
  • the start pulse VST and the power supply voltage VDD are applied from the timing generation circuit 21. The same applies to the drive pulse VI described later.
  • the source of the charge transistor 2311 is connected to the node 2315 connected to the gate of the output transistor 2312 and the drain of the discharge transistor 2316. ing.
  • the output transistor section 2 3 1 2 has the gate connected to the source of the charging transistor section 2 3 1 1 through the node 23 15 as described above, and the drain is connected to the drive pulse VI. It is connected to the signal line, and the source is connected to the other end (negative side) of the boost strap capacitor section 2313.
  • the source of the output transistor section 23 12 is also connected to the negative side of the boost trap capacitor section 2 3 13 connected to the drain of the discharge transistor section 23 17 and the output transistor section 23.
  • An output node 23 14 is provided between the source 12 and the source 12 and connected to the imaging area 10.
  • the sources of the two discharge transistors 2 3 1 6 and 2 3 1 7 are both grounded, and the gates are both connected to the output node 2 324 of the second stage 232
  • the drain of the output transistor section 23 22 in the second stage section 23 2 is driven Connected to signal line for pulse V2.
  • circuit configurations in the second-stage portion 232 are the same as those in the first-stage portion 231.
  • the third-stage portion 2 3 3 is the same as the other except that the drain of the output transistor portion 2332 is connected to the signal line for the driving pulse V1.
  • the horizontal shift register section 23 in which the transistor section is formed only of the n-channel MOS type has four transistor sections and one capacitor section per stage.
  • the conventional horizontal shift register section having the CMOS type structure shown in FIG. 11 above has 16 transistor sections per stage
  • the functional element section The number of transistor and capacitor sections is very small, totaling 5 locations.
  • the horizontal shift register section 23 has a circuit so that the number of functional element sections that need to be formed can be reduced as compared with the above-described CM0S type structure of FIG. By designing, the same or higher driving speed can be obtained.
  • FIG. 4 is a driving timing chart of the horizontal shift register section 23.
  • the drive pulse VI rises to 3 (V) and is input to the drain of the output transistor section 2312.
  • the high voltage HB 1 (6 (V)) obtained by adding the voltage 3 (V) of the pulse VI and the voltage 3 (V) across the capacitor 23 1 3 for the boost trap is used as the pulse VN 11.
  • the operation pulse VN 12 having an amplitude of 3 (V) is output as the output pulse ut ut 1 from the pixels 11 1 and 1 2 of the first column in the pixel selection circuit unit 24. Is output to the corresponding switching element.
  • the pulse VN 11 of the high voltage HB 1 at the node 23 15 is also applied to the gate of the charge transistor section 2321 in the second stage 232, thereby turning on the charge transistor section 2321. State. Then, when the charging transistor section 2321 of the second stage 232 is in the 0 N state, the output transistor section 2322 is also in the ON state. At this time, since the drive pulse V2 is at the ground potential, the boost trap capacitor section 2323 is charged up to the power supply voltage VDD (3 (V)).
  • the gate of the output transistor section 2322 receives the drive pulse V 2
  • a high voltage HB2 (6 (V)) which is the sum of the voltage 3 (V) of 2 and the voltage 3 (V) across the boost capacitor 2323, is applied as a pulse VN21. Is done.
  • the operation pulse VN22 having an amplitude of 3 (V) is output as the output pulse 0ut2 corresponding to the pixels 13 and 14 of the second column in the pixel selection circuit unit 24. This is output to the switching element.
  • the pulse VN 21 of the high voltage HB 2 at the node 23 15 is also applied to the gate of the charging transistor section 2331 in the third stage 233, and the same driving as described above is performed.
  • an operation pulse VN32 having an amplitude of 3 (V) is output as an output pulse Out3, and a switching element unit corresponding to the pixels 15 and 16 in the third column in the pixel selection circuit unit 24.
  • the operation pulse VN 22 from the output node 23 24 of the second stage 232 turns on the discharge transistors 231, 16 and 23 17 of the first stage 231, and is used for The charge capacity of the capacitor section 23 13 is discharged.
  • the discharge of the boost trap capacitor section 23 13 may be performed using the driving pulse V 2.
  • the horizontal shift register 23 formed by the n-channel MOS type all the transistors in the constituent elements are formed by the conventional CM0S process shown in FIG. Even if the number of formed transistor units is smaller than that of the formed horizontal shift register unit 50, it is possible to generate and sequentially output the output pulses ut1 to ut3 having no voltage drop.
  • this horizontal shift register section 23 has the same performance including the driving speed as the horizontal shift register section 50 manufactured using the CMOS process technology of FIG. 10 including the driving speed. I can say that.
  • the drive circuit area 20 includes a timing generation circuit section 21, a vertical shift register section 22, a pixel selection circuit section 24, and the like in addition to the horizontal shift register section 23. Similarly to the shift register unit 23, it is possible to achieve the same performance as each circuit unit designed and manufactured based on the CMOS process technology.
  • all the transistors in both the imaging region 10 and the drive circuit region 20 are formed of the n-channel MIS type. Has features. The element structure of the transistor will be described with reference to FIG.
  • the S i board 3 1 on the surface, S i 0 2 or Ranaru gate insulating film 3 2 having an insulating property is formed.
  • the thickness of the gate insulating film 32 is set, for example, within a range from 1 (nm) to 20 (nm).
  • the Si substrate 31 has p-type characteristics.
  • the source region 33 and the drain region 34 are spaced apart from each other. Are formed.
  • a gate electrode 35 made of polysilicon is formed in a portion corresponding to a gap between the source region 33 and the drain region 34 on the surface of the gate insulating film 32.
  • the gate electrode 35, the source region 33, and the drain region 34 form three poles, and the surface of the Si substrate immediately below the gate electrode 35 is formed of three poles.
  • the channel forms an n-channel MOS transistor. (Method of forming transistor section)
  • FIG. 6 A method for forming a transistor portion in the MOS type imaging device 1 will be described with reference to FIGS. 6 and 7.
  • FIG. 6 A method for forming a transistor portion in the MOS type imaging device 1 will be described with reference to FIGS. 6 and 7.
  • FIG. 6 A method for forming a transistor portion in the MOS type imaging device 1 will be described with reference to FIGS. 6 and 7.
  • FIG. 6 A method for forming a transistor portion in the MOS. 6 and 7.
  • Polysilicon (polycrystalline silicon) is deposited in a predetermined region on the surface of the gate insulating film 32, and a gate electrode 35 is formed as shown in FIG. 6 (c).
  • the gate electrode 35 can be formed by, for example, the LPCVD method.
  • the resist film 40 having a desired pattern is formed on the surface of the gate insulating film 32 and at a certain distance from both sides of the gate electrode 35. Form a 0.
  • arsenic (A s) and phosphorus (P) are ion-implanted into the Si substrate 31 shown in FIG. 6 (d) from the surface side of the gate insulating film 32. Then, by performing heat treatment and activating, a source region 33 and a drain region 34 are formed. At the time of ion implantation, the gate electrode 35 also plays a role of a register, that is, a so-called self-aligned method is employed. Therefore, the positions of the source region 33 and the drain region 34 with respect to the gate electrode 35 are determined. Can be determined exactly.
  • the resist 400 is removed by ashing in oxygen plasma, and a transistor portion is formed on the Si substrate 31 as shown in FIG. 7 (b).
  • the gate insulating film 32 between the gate electrode 35 and the Si substrate 31 in the transistor section also has a function as a capacitor.
  • the present inventor has studied the causes of image quality degradation during driving. As a result, in the above-described manufacturing method using the CM ⁇ S process technology, the formation region of the amplifying section and the photodiode or the expected region during the process. It was found that the damage that could be applied to the drive had an effect on driving.
  • the surface portion of the Si substrate 61 in which the transistor portion is to be formed in the imaging region is performed by performing the two steps of (3) and (4) for removing the resist. Suffers damage. This damage may cause defects below the gate electrodes 67 and 70 in the transistor section, and may cause characteristic deterioration such as an increase in 1 / f noise in the amplifier section.
  • the gate insulating film 64 may be damaged.
  • the gate electrodes 67, 70, the source regions 65, 68, and the drain region 66 Current increases between the gate insulating film 32 and the gate insulating film 69.
  • the gate insulating film 32 is formed as a thin film having a thickness of 20 (nm) or less, the leakage current increases. Occurrence increases.
  • a MOS type imaging device manufactured by using the conventional manufacturing method is manufactured by: During the fabrication process, the imaging area was damaged, causing leakage current in the photodiode section and increasing noise in the amplification section, resulting in degradation of image quality.
  • the manufacturing method of the MOS type imaging device 1 shown in FIGS. In this case, the number of register removals during the transistor process is one. Comparing this with the above-mentioned conventional manufacturing method, in the manufacturing method of the MOS type imaging device 1, the P-type Si substrate 31 is used, so that the resist removal processes (3) and (4) related to the formation of cells are performed. Therefore, the process of removing the resist for forming the source region 33 and the drain region 34 may be performed only once.
  • the occurrence of leakage current in the amplifier due to the damage and the occurrence of leakage current in the photodiode due to a defect in the Si substrate 31 below the photodiode are suppressed.
  • the gate insulating film 32 is formed as a thin film having a thickness of 20 (nm) or less, it is possible to significantly suppress the occurrence of a leak current, and to make all the transistor portions n-channel MOS type. It can be confirmed that the formed M0S type imaging device 1 has superiority.
  • the imaging region 10 is formed during the process. Since the damage given can be reduced, the M0S type imaging device 1 with high image quality can be manufactured.
  • All transistors in both the imaging region 10 and the drive circuit region 20 as described above are manufactured using the MIS type imaging device 1 formed of an n-channel MIS type and the C MOS process technology. The performance is compared with that of a conventional CMOS imager.
  • Fig. 8 shows the results.
  • the number of leak electrons in the photodiode section is 0.82 for the n-channel MOS imager, assuming that the conventional CMOS imager is 1. 8 (%) has been reduced.
  • the S / N ratio in the amplifying section is 54 dB for the conventional [VI0S] imager, and 57 dB for the n-channel MOS imager. Excellent, 3dB.
  • the MOS image pickup device 1 in which all the transistor portions in the Si substrate 31 are formed by the n-channel M0S type is, as described above, a photo diode portion in the manufacturing process. (4) Since the damage to the amplifying transistor is reduced, both the number of leak electrons in the photodiode and the S / N ratio of the amplifying unit are superior to those of the conventional CMOS imaging device.
  • the MOS imaging device 1 in the MOS imaging device 1 according to the present embodiment, all the transistor portions in both the imaging region 10 and the drive circuit region 20 are formed of the n-channel MOS type. As a result, the leakage current in the photodiode portion during driving is small, and the noise in the amplifying transistor portion is small, so that the device has high image quality characteristics.
  • the above embodiment of the present invention is an example used for explaining the features and advantages of the present invention. Therefore, the present invention is not limited to this except for the essential part of forming all the transistor portions in the device with the n-channel MOS type.
  • the number of pixels and their arrangement in the imaging region may be other than the above-described 2 rows ⁇ 3 columns, and the circuit portion provided in the drive circuit region may be provided in addition to the circuit portions 21 to 24. .
  • circuit diagrams shown in FIGS. 2 and 3 are also examples, and a circuit configuration other than this circuit configuration according to the purpose of use of the device may be adopted.
  • an element isolation portion made of a dispersed oxide film or the like may be formed in a portion between adjacent transistor portions.
  • a Si substrate having p-type characteristics is used.However, a p-type capacitor formed on a necessary portion of the Si substrate may be used, or an SOI (Silicon on Insulator) may be used. . In this case, the isolation between the functional units and between the circuit units can be improved, which is effective.
  • the solid-state imaging device and the method of manufacturing the same according to the present invention are effective in realizing a high-quality solid-state imaging device that generates little leakage current during driving.

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Description

明細書
固体撮像装置およびその製造方法 技術分野
本発明は、 ディ ジタルカメラなどに用いられる固体撮像装置およびその 製造方法に関する。 背景技術
固体撮像装置、 特に、 M O S (Metal Oxide Semiconductor) 型撮像装 置は、 基板上に二次元的に配設された画素の各々において、 入力された光 をフォ トダイォード部が光電変換して信号電荷を生成し、 この信号電荷を 画素ごとに設けられた増幅回路部で各々増幅して読み出す装置である。 こ のような M O S型撮像装置は、 低電圧、 低消費電力での駆動が可能で、 ま た、 撮像領域とこれを駆動する駆動回路領域とを一枚の基板に形成できる 、 所謂ワン · チップ化も可能であることから携帯機器の画像入力装置とし て注目されている。
従来の M O S型撮像装置は、 C M O S ( Complementary Metal Oxide Semiconductor) プロセス技術を基盤と して一枚のシ リ コ ン基板 （以下、 「 S i基板」 という。） 上に撮像領域と駆動回路領域とを形成し構成され ている。 そして、 M O S型撮像装置に用いられる C M O Sプロセス技術で は、 駆動速度の高速化を主眼に装置およびプロセスの開発 · 設計がなされ ている。
撮像領域は、 S i基板上に二次元的 （例えば、 マ ト リ クス状） に配設さ れた複数の画素からなる。 各々の画素相当域には、 受けた光を信号電荷に 変換するフォ トダイオード部と、 スイ ッチング機能を果たす M O S型トラ ンジスタ部、 および信号の増幅を行なう M〇 S型ト ランジスタ部などが備 えられている。 フ ォ トダイォ一 ド部において光電変換されて生じた信号電 荷は、 後述の駆動回路領域における垂直シフ ト レジスタ部、 水平シフ ト レ ジスタ部からの指示信号によるスィ ツチング動作をもって、 各画素内で増 幅された後に画素単位で読み出されるようになつている。
撮像領域における全ての MO S型トランジスタ部は、 nチャネル MO S 型で形成されている。
一方、 駆動回路領域は、 大きく分けてタイ ミ ング発生回路部、 垂直シフ ト レジスタ部、 水平シフ ト レジスタ部、 画素選択回路部の 4つの主要回路 部から構成されており、 nチャネル MO S型ト ランジスタ部と pチャネル MO S型トランジスタ部との両方が組み合わされた CMO S型構造で MO S型トランジスタ部が形成されている。
撮像領域における nチャネル MO S型トランジスタ部と、 駆動回路領域 における nチャネル M〇 S型ト ランジスタ部とは、 通常、 同一構造で形成 されている。
水平シフ ト レジスタ部の回路構成について、 図 1 0を用いて説明する。 一般的に水平シフ ト レジスタ部は、 画素の列数に応じた数の段を有してい るが、 図 1 0では、 その内、 1段目の部分だけを抜き出して示している。 図 1 0に示すように、 水平シフ ト レジスタ部の 1段目 5 0は、 4つのス イ ッチ部分 5 1、 54、 55、 58と 4つのイ ンバータ部分 52、 53、 5 6、 5 7とから構成されている。 スィ ッチ部分 5 1、 54、 55、 58 およびイ ンバータ部分 52、 53、 5 6、 57の各々 は、 nチャネル MO S型トランジスタ部と pチャネル MO S型トランジスタ部とが 1つずつ組 み合わされて構成されている。
イ ンバ一タ部分 52とイ ンバータ部分 53とは、 直列に接続されている 。 そして、 直列に接続されたイ ンパータ部分 52、 53は、 スィ ッチ部分 54と並列に接続されている。 スィ ッチ部分 5 1は、 上記接続関係を有す るイ ンパータ部 52、 53、 スィ ッチ部分 54と直列に接続されている。 スィ ッチ部分 55、 58およびイ ンパータ部分 56、 57も、 上記と同 様の接続関係を有している。
このように構成された水平シフ ト レジスタ部の 1段目 50は、 スィ ッチ 部 5 1にスター トパルス V S Tが印加されて駆動を開始し、 クロ ッ クパル ス CK 1およびその反転パルス C K 2が各 2回印加されることで、 画素選 択回路部に 1段目の動作パルスを出力する。 このあと、 水平シフ ト レジス 夕部からは、 2段目、 3段目の動作パルスが順次出力されていく。
水平シフ ト レジスタ部の 1段目 5 0における トランジスタ部 （C M O S 型） の素子構造について、 図 1 1 を用いて説明する。 図 1 1 は、 上記スィ ツチ部分 5 1、 5 4、 5 5、 5 8あるいはインバータ部分 5 2、 5 3、 5 6、 5 7における素子構造を示す断面図である。
図 1 1 に示すように、 S i基板 6 1 の表面から内方にかけては、 互いに 間隔をあけた状態で n型ゥエル 6 2と p型ゥヱル 6 3とが形成されている n型ゥエル 6 2、 p型ゥエル 6 3および S i基板 6 1 の表面には、 ゲー ト絶縁膜 6 4が形成されている。 ゲー ト絶縁膜 6 4の面上における略中央 部分には、 各々ゲー ト電極 6 7、 7 0が形成されている。
一方、 各ゥヱル 6 2、 6 3には、 ゲート絶縁膜 6 4との境界部分から内 方にかけてソース領域 6 5、 6 9と ドレイ ン領域 6 6、 6 8とがそれぞれ 形成されている。
このようにして、 S i基板 6 1 においては、 ゲー ト電極 6 7、 ソース領 域 6 5、 ドレイン領域 6 6の 3極で pチャネル M O S型トランジスタ部が 形成されるこ とになり、 ゲー ト電極 7 0、 ソース領域 6 8、 ド レイ ン領域 6 9の 3極で nチャネル M O S型トランジスタ部が形成されることになる o
C M O S型構造の M O S型撮像装置は、 次に示すような S i基板 6 1 に 対する①〜⑮の工程を経て形成される。
① n型ゥヱル 6 2形成用としてのレジス トを形成。
② n型ゥヱル 6 2を形成。
③ n型ゥヱル 6 2形成用としてのレジス トを除去。
④ p型ゥヱル 6 3形成用としてのレジス トを形成。
⑤ p型ゥエル 6 3を形成。
⑥ p型ゥヱル 6 3形成用としてのレジス トを除去。
⑦ ゲート絶縁膜 6 4を形成。 ⑧ ゲ一ト電極 6 7、 7 0を形成。
⑨ nチャネル M O S用のソース領域 6 5 /ドレイ ン領域 6 6形成用と し てのレジス トを形成。
-⑩ nチャネル M O S用のソース領域 6 5ノドレイ ン領域 6 6を形成。 ⑪ nチャネル M O S用のソース領域 6 5ノドレイ ン領域 6 6形成用と し てのレジス トを除去。
⑫ pチャネル M O S用のソース領域 6 8 /ドレイ ン領域 6 9形成用と し てのレジス トを形成。
⑬ pチヤネル M〇 S用のソース領域 6 8 /ドレイン領域 6 9を形成。 ⑭ pチヤネル M O S用のソース領域 6 8ノドレイ ン領域 6 9形成用と し てのレジス トを除去。
⑮ フォ トダイォード部を形成。 しかしながら、 上記のような C M O Sプロセス技術を基盤として製造さ れる従来の M O S型撮像装置は、 駆動時において、 撮像領域におけるフ ォ トダイオー ド部でのリーク電流の発生および増幅部での特性の劣化を招い てしまい、 ノイズを生じてしまうことがある。 このように撮像領域でノィ ズが生じた場合には、 信号電荷とともにノイズも一緒に増幅して出力して しまうことになり、 画質の低下をもたらすという問題を有していた。 発明の開示
本発明は、 駆動時にリーク電流の発生が少なく、 ノイズの少ない高画質 な固体撮像装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、 本発明の固体撮像装置は、 フ ォ トダイォー ド部で光電変換された信号電荷を、 増幅部で増幅する増幅型単位画素を有 する撮像領域と、 撮像領域の各増幅型単位画素における素子部を駆動する ための駆動回路領域とを一つの半導体基板に備え、 撮像領域および駆動回 路領域の両領域にトランジスタ機能部を有する固体撮像装置であって、 撮 像領域および駆動回路領域の両領域における トランジスタ機能部が、 同一 導電型で形成されていることを特徴とする。
この固体撮像装置では、 撮像領域および駆動回路領域の両領域における 全ての トランジスタ機能部が同一導電型で形成されているので、 上記従来 の C M O Sプロセス技術を用いて製造された固体撮像装置に比べて、 約 1 / 2の工程数で両領域の全ての トランジスタ機能部を形成することができ 、 ト ランジスタ機能部の形成過程で撮像領域が受けるダメージを少なくす ることができる。
従って、 この固体撮像装置では、 撮像領域に受けたダメージによる増幅 部でのノイズ発生およびフォ トダイオー ド部でのリーク電流の発生などが 少なく、 これらに起因する画質の低下が少ないという優位性を有する。 なお、 上記増幅型単位画素とは、 その単位相当域に入力された光を光電 変換するフ オ トダイオー ド部と、 これを増幅する増幅部とが併せて形成さ れた画素のことを言う。
上記固体撮像装置では、 撮像領域および駆動回路領域の両領域における ト ランジスタ機能部が nチャネル M O S型で形成されていることが、 装置 を高速駆動できるという点から望ま しい。
上記駆動回路領域には、 電荷の蓄積を行なうコンデンサ機能部と、 スィ ッチング機能を果たすトランジスタ機能部とからなるダイナミ ック回路部 分を有していることが消費電力の低減が図れることから望ましい。
通常、 固体撮像装置においては、 撮像領域に複数の増幅型単位画素が形 成されており、 これら複数の増幅型単位画素から信号電荷を読み出す方法 として、 スキャン読み出し方法、 ランダムアクセス方法、 エッジ検出方法 などがある。 特に、 上記固体撮像装置においては、 複数の増幅型単位画素 から一つの増幅型単位画素を選択するための画素選択回路部分と、 この画 素選択回路部分に対して選択指示信号を出力するシフ ト レジスタ回路部分 とを駆動回路領域に備え、 スキヤ ン読み出しを行なうことが高速駆動を可 能にできるという点から望ましい。
上記撮像領域には、 駆動回路領域からの信号に基づきスィ ッチング機能 を果たすトランジスタ機能部が形成されており、 これが O N状態のときに 光電変換された信号電荷が増幅部へと出力されることが消費電力の低減と いう面から望ましい。
また、 ト ランジスタ機能部におけるゲー ト長が 0 . 6 m以下の微細な ものの場合には、 従来の C M O Sプロセス技術で製造しょう とすると熱付 加工程の増加によるショー トチャネル効果が加速、 およびレジス ト除去時 の増幅部あるいはフォ トダイォード部へのダメージにより、 駆動時におけ るフ ォ トダイォ一 ド部でのリーク電流の増加、 増幅部でのノィズの増加を 招いてしまう。
これに対して、 本発明の固体撮像装置のように ト ランジスタ機能部が同 一導電型で形成されている場合には、 製造工程中における熱付加工程の低 減およびレジス ト除去回数の低減などにより、 駆動時におけるリーク電流 の増加が少ない。 よって、 本発明の固体撮像装置は、 ゲート長が 0 . 6 〃 m以下 （0 . 6 m以下のデザインルール） の微細なト ランジスタ機能部 を備える場合にも優位性をもつ。
従来の固体撮像装置では、 間に絶縁膜を介して半導体基板上に トランジ スタ機能部のゲ一 ト電極が一般に形成されるが、 そのゲート絶縁膜の膜厚 が 2 0 ( n m ) 以下の薄膜となった場合に、 ゲー ト絶縁膜と半導体基板と の間のリーク電流の発生が急激に増加する。 このような薄いゲー ト絶縁膜 を有する場合にも、 本発明の固体撮像装置のように同一導電型でトランジ スタ部を形成しておけば、 リーク電流の発生が少ない。
また、 ゲー ト電極と半導体基板との間において、 コンデンサとして機能 する絶縁膜が 1 ( n m ) 以上 2 0 ( n m ) 以下の膜厚であるときにも、 同 一導電型でトランジスタ部を形成した固体撮像装置では、 リーク電流の発 生を少なくすることができる。
このような固体撮像装置は、 画像入力用センサとしてカメラなどに組み 込むこ とができ、 高画質な画像を得るこ とができる。
また、 本発明の固体撮像装置の製造方法は、 半導体基板に、 入力された 光を信号電化に変換するフ ォ トダイオー ド部と、 信号電荷を増幅する増幅 部とからなる撮像領域を形成するステップと、 同じ半導体基板に、 撮像領 域を駆動するための駆動回路領域を形成するステップとを有し、 撮像領域 および駆動回路領域を形成する両ステップにおいて、 同一導電型で M〇 S トランジスタ機能部を形成することを特徴とする。
この製造方法では、 撮像領域および駆動回路領域の両領域における全て の トランジスタ機能部を nチャネル M O S型あるいは pチヤネル M O S型 の何れか一方の形成プロセスだけを経て形成できるので、 撮像領域におけ るフォ トダイォード部および増幅部などが製造プロセス中に受けるダメー ジを軽減することができる。 よって、 この製造方法を用いて製造された固 体撮像装置は、 製造プロセス中で受ける撮像領域でのダメージが少なく、 駆動時にこれに起因するフォ トダイォー ド部でのリーク電流の発生および 増幅部での特性低下などによるノィズ発生を抑制することができる。
従って、 上記固体撮像装置の製造方法では、 駆動時におけるフ ォ トダイ ォー ド部でのリーク電流の発生および増幅部での特性低下などの原因とな るそれらへのダメージを軽減することができ、 駆動時にノイズの少ない高 画質な固体撮像装置を製造することができる。
上記固体撮像装置の製造方法においては、 撮像領域および駆動回路領域 の M O S トランジスタ機能部を、 nチャネル M〇 S型で形成することが、 固体撮像装置の高速駆動を図る上で望ま しい。
上記製造方法では、 ゲー ト長が 0 . 6 m以下の微細な構造 （0 . 6 m以下のデザイ ンルール） で M O S型トランジスタ部を形成する場合にあ つても、 駆動時におけるリ一ク電流の発生を抑制することができるので、 ノイズの低減を図ることができる。
また、 上記製造方法では、 M O S型トランジスタ部におけるゲー ト絶縁 膜を 2 0 ( n m ) 以下の薄膜で形成する場合にあっても、 M O S型トラン ジスタ部を同一導電型で形成することにより、 駆動時におけるリーク電流 の発生を抑制することができるので、 特に効果を奏する。
さらに、 上記製造方法では、 M O S型ト ランジスタ部のゲート電極と半 導体基板との間において、 コンデンサとして機能する絶縁膜の膜厚を 2 0 ( n m) 以下の薄膜で形成する場合にも、 駆動時におけるリ一ク電流の発 生を抑制することができるので、 特に効果を奏する。 図面の簡単な説明
図 1 は、 本発明の実施の形態にかかる M O S型撮像装置を示す平面図で ある。
図 2は、 撮像領域 1 0における画素 1 1 の回路図である。
図 3は、 水平シフ ト レジス夕部 2 3の回路図である。
図 4は、 水平シフ ト レジスタ部 2 3の動作タイ ミ ングチヤ一トである。 図 5は、 水平シフ ト レジスタ部 2 3における トランジスタ部の素子構造 を示す断面図である。
図 6は、 nチャネル M O S型トランジスタ部の製造工程図である。
図 7は、 nチヤネル M〇 S型トランジスタ部の製造工程図である。
図 8は、 トランジスタ部の導電型とフ ォ トダイオー ドにおけるリーク電 子数との関係を示す比較特性図である。
図 9は、 トランジスタ部の導電型と画素内アンプにおける S / N比の関 係を示す比較特性図である。
図 1 0は、 従来の水平シフ ト レジスタ部の回路図である。
図 1 1 は、 従来の水平シフ ト レジスタ部における トランジスタ部の素子 構造を示す断面図である。 発明を実施するための最良の形態
( M〇 S型撮像装置 1 の構成）
本発明を実施するための最良の形態としての M O S型撮像装置について 、 図 1〜図 3を用いて説明する。 図 1 は、 本形態に係るディ ジタルカメラ の画像入力用と しての M O S型撮像装置 1 の全体構成を示す平面 （プロッ ク） 図である。 図 2は、 M O S型撮像装置 1 における増幅型単位画素相当 域における回路 （以下、 単に 「画素」 という。） 1 1 の回路図を示し、 図 3は、 水平シフ ト レジスタ部 2 3の回路図を示す。
図 1 に示すように、 M O S型撮像装置 1 は、 p型のシ リ コ ン基板 （以下 、 「S i基板」 という。） 3 1 に撮像領域 1 0 と駆動回路領域 2 0とが形成 されている。 撮像領域 1 0と駆動回路領域 2 0の各部の回路は、 S i基板 3 1 に形成された配線パターンにより電気的に接続されている。
なお、 図 1 においては、 各領域 1 0、 2 0の回路をプロックで示してい るが、 実際の S i基板 3 1 には、 両方の領域 1 0、 2 0に備えられる各機 能素子部が密集して形成されている。
撮像領域 1 0は、 2行 X 3列に配列された 6つの画素 1 1〜 1 6を有し ており、 駆動回路領域 2 0は、 タイ ミ ング発生回路部 2 1、 垂直シフ ト レ ジスタ部 2 2、 水平シフ ト レジスタ部 2 3およぴ画素選択回路部 2 4など を有している。
この内、 垂直シフ ト レジスタ部 2 2およぴ水平シフ ト レジスタ部 2 3は 、 ともにダイナミ ック回路部であって、 タイ ミ ング発生回路部 2 1 からの 信号に応じて、 画素 1 1〜 1 6あるいは画素選択回路部 2 4に対して順次 駆動 （スイ ッチング） パルスを出力する。
また、 画素選択回路部 2 4には、 画素 1 1、 1 2に対応して 1つ、 画素 1 3、 1 4に対応して 1つ、 画素 1 5、 1 6に対応して 1つの計 3つのス イ ツチング素子部 (不図示) が形成されており、 水平シフ ト レジスタ部 2 3からのパルスを受けて順次 O N状態となる。
撮像領域 1 0における 6つの画素 1 1〜 1 6は、 各々が増幅部を備えた 増幅型単位画素であって、 光電変換された信号電荷が、 垂直シフ ト レジス 夕部 2 2で選択された行と、 画素選択回路部 2 4が O N状態となっている 列との交差した画素から読み出されるようになつている。
タイ ミ ング発生回路部 2 1 は、 上記垂直シフ ト レジスタ部 2 2および水 平シフ ト レジスタ部 2 3に対して、 電源電圧や夕ィ ミ ングパルスなどを印 加する回路部である。
(撮像領域 1 0の各画素の回路構成）
撮像領域 1 0における 6つの画素 1 1〜 1 6は、 増幅型単位画素であり 、 その相当域に同一の回路構成を有している。 以下では、 画素 1 1 を一例 として、 そこに備える回路構成について、 図 2を用いて説明する。 図 2に示すように、 画素 1 1 は、 フォ トダイオード部 1 1 1 と、 4つの ト ランジスタ部 （転送用 ト ランジスタ部 1 1 2、 リ セッ ト用 ト ランジスタ 部 1 1 3、 増幅用 ト ランジスタ部 1 1 4、 選択用 ト ランジスタ部 1 1 5 ) などが S i基板 3 1 に形成され構成されている。 この内、 4つの トランジ スタ部 1 1 2 ~ 1 1 5は、 全て nチャネル M〇 S型で形成されている。 図 2に示すように、 フ ォ トダイォー ド部 1 1 1 は、 入力された光の強度 に比例した信号電荷を発生する光電変換機能を有する素子部であって、 そ の一端が接地されており、 他端が転送用 トランジスタ部 1 1 2のソースに 接続されている。
転送用 トランジスタ部 1 1 2は、 フ ォ トダイオー ド 1 1 1で発生した信 号電荷を検出部としての自らの ドレイ ンに転送するための素子部であって 、 ドレイ ンに増幅用 トランジスタ部 1 1 3のゲー ト と、 リセッ ト用 トラン ジスタ部 1 1 3のソースとが接続されている。
リセッ ト用 ト ランジスタ部 1 1 3は、 転送用 ト ランジスタ部 1 1 2の ド レイ ンに蓄積された信号電荷を予め設定された一定時間毎にリセッ トする ための素子部であって、 ドレイ ンが電源電圧 V D Dと電気的に接続されて いる。
また、 増幅用ト ランジスタ部 1 1 4は、 転送用ト ランジスタ部 1 1 2のド レ インに蓄積された信号電荷を垂直シフ ト レジスタ 2 2などからの信号に応じて 選択用ト ランジスタ部 1 1 5が〇N状態となったときに出力する素子部であつ て、 ドレインが電源電圧 V D Dに接続され、 ソースが選択用 トランジスタ部 1 1 5の ド レイ ンに接続されている。
選択用 ト ランジスタ部 1 1 5のソースは、 画素選択回路部 2 4に接続さ れている。
転送トランジスタ部 1 1 2およびリセッ ト用 トランジスタ部 1 1 3およ ぴ選択用 ト ランジスタ部 1 1 5の各ゲート は、 垂直シフ ト レジス夕部 2 2 からの 3本の信号線に各々接続されている。
上記 4つの ト ランジスタ部 1 1 2〜 1 1 5の内、 増幅用 ト ランジスタ部 1 1 4は、 画素 1 1 における信号電荷の信号増幅機能を果たし、 他の トラ ンジスタ部 1 1 2、 1 1 3、 1 1 5は、 スイ ツチング機能を果たす。
上記のような回路構成を有する画素 1 1では、 フ ォ ト ダイオード部 1 1 1で光電変換により生成された信号電荷が、 転送用 ト ランジスタ部 1 1 2 における ド レイ ン （検出部） に蓄積される。 蓄積された信号電荷は、 垂直 シフ ト レジスタ部 2 2からの指示信号に基づいて転送用 トランジスタ部 1 1 2が 0 N状態となったときに、 増幅ト ランジスタ部 1 1 4のゲー トへと 出力される。
信号電荷がゲー トに入力された増幅ト ランジスタ部 1 1 4は、 入力され た信号電荷を増幅する。
転送用 トランジスタ部 1 1 5は、 垂直シフ ト レジスタ部 2 2からの指示 信号に基づいて O N Z〇 F F動作を行なう。
リセッ ト用 トランジスタ部 1 1 3は、 検出部に蓄積された信号電荷を一 定時間毎に排出し、 検出部における信号電荷の蓄積状態をリセッ トする。
M O S型撮像装置 1 の撮像領域 1 0では、 画素 1 1〜 1 6毎に、 光電変 換された信号電荷を蓄積し、 垂直シフ ト レジスタ部 2 2および水平シフ ト レジスタ部 2 3からの指示信号に基づいて、 各画素内の選択用 トランジス タ部と画素選択回路部 2 4とによって選択された 1つの画素で信号電荷が 増幅され、 その信号電荷を出力する。
(水平シフ ト レジスタ部 2 3の回路構成）
次に、 駆動回路領域 2 0の各回路 2 1 ~ 2 4の内、 水平シフ ト レジス夕 部 2 3の回路構成について、 図 3を用いて説明する。
図 3に示す水平シフ ト レジスタ部 2 3は、 上記図 1 0に示す従来の水平シフ ト レジスタ部 （ 1段目） 5 0とは異なり、 全てのトランジスタ部が nチャネル M O S型で形成されている。
図 3に示すように、 水平シフ ト レジスタ部 2 3は、 撮像領域 1 0における画 素 1 1〜 1 6の列数に対応するように、 1段目部分 2 3 1、 2段目部分 2 3 2 、 3段目部分 2 3 3の 3つの部分から構成されている。 1段目部分 2 3 1、 2 段目部分 2 3 2、 3段目部分 2 3 3は、 同一の回路構成を有しているので、 以 下では、 一例として 1段目部分 2 3 1の回路構成のみを説明する。 図 3に示すように、 水平シフ ト レジスタ部 2 3の 1段目部分 2 3 1 は、 4つ の ト ラ ンジスタ部 2 3 1 1、 23 1 2、 23 1 6、 2 3 1 7と 1つのブース ト ラップ用コンデンサ部 23 1 3とから構成されている。 この内、 4つの ト ラン ジスタ部 23 1 1、 23 1 2、 2 3 1 6、 2 3 1 7は、 上記撮像領域 1 0にお ける 4つの ト ランジスタ部 1 1 2〜 1 1 5と同様に、 全て nチャネル MO S型 で形成されている。
充電ト ランジスタ部 23 1 1は、 ブース ト ラップ用コ ンデンサ部 23 1 3を 充電するためのエンハンスメ ン ト型の nチャ ネル MO S型素子部であって、 ゲ ー トがスター トパルス V S T用の信号線に接続され、 ド レイ ンが電源電圧 V D Dに接続され、 ソースがブース ト ラップ用コンデンサ部 23 1 3の一端 （ブラ ス側） に接続されている。 ここで、 スター トパルス V S Tおよび電源電圧 VD Dは、 タイ ミ ング発生回路部 2 1から印加されるようになっている。 後述の駆 動パルス V I についても、 同様である。
また、 充電 ト ランジスタ部 23 1 1 のソースは、 出力 ト ラ ンジスタ部 23 1 2のゲー ト に接続されたノー ド 2 3 1 5、 および放電ト ランジスタ部 23 1 6 の ド レイ ンに接続されている。
出力 ト ランジスタ部 2 3 1 2は、 上述のようにゲー トがノー ド 23 1 5を通 して充電ト ラ ンジスタ部 2 3 1 1のソースに接続され、 ド レイ ンが駆動パルス V I用の信号線に接続され、 ソースがブース ト ラップ用コンデンサ部 23 1 3 のもう一端 （マイ ナス側） に接続されている。 出力 ト ランジスタ部 23 1 2の ソースは、 また、 放電ト ランジスタ部 23 1 7の ド レイ ンにも接続されている ブース ト ラップ用コンデンサ部 2 3 1 3のマイ ナス側と出力 ト ランジスタ部 23 1 2のソースとの間には、 出力ノー ド 2 3 1 4が設けられており、 撮像領 域 1 0に接続されている。
2つの放電ト ランジスタ部 2 3 1 6、 2 3 1 7は、 ソースが共に接地されて おり、 ゲー トが共に 2段目部分 23 2の出力ノー ド 2 324に接続されている
2段目部分 23 2における出力 ト ランジスタ部 23 22の ド レイ ンは、 駆動 パルス V 2用の信号線に接続されている。
2段目部分 23 2における他の回路構成は、 1段目部分 23 1 と同一である
3段目部分 2 3 3についても、 出力 ト ランジスタ部 233 2の ド レイ ンが駆 動パルス V 1用の信号線に接続されている以外は、 他と同一である。
このように、 nチャネル M O S型のみでト ランジスタ部が形成された水平シ フ ト レジスタ部 2 3は、 1段当たり 4箇所の ト ランジスタ部と 1箇所のコンデ ンサ部とを備えている。 上記図 1 1 に示す従来の CMO S型構造を有する水平 シフ ト レジスタ部が 1段当たり ト ランジスタ部を 1 6箇所備えているのに対し て、 水平シフ ト レジスタ部 23が備える機能素子部 ( ト ランジス タ部とコンデ ンサ部） の数は、 合計 5箇所であり、 非常に少ない。
従って、 水平シフ ト レジスタ部 23は、 駆動速度に優れる上記図 1 0の CM 0 S型構造のものに比べても、 形成することが必要な機能素子部の数を低減で きるように回路を設計することにより、 同等あるいはそれ以上の駆動速度を得 ることができる。
(水平シフ ト レジスタ部 23の駆動）
上記回路構成を有する水平シフ ト レジスタ部 23の駆動について、 図 4を用 いて説明する。 図 4は、 水平シフ ト レジスタ部 2 3の駆動タイ ミ ングチャー ト である。
図 4に示すように、 水平シフ ト レジスタ部 2 3では、 時刻 t 0において、 ス ター トパルス V S T (電圧 5 (V)) が充電ト ランジスタ部 23 1 1のゲー トに 印加されると、 当該充電 ト ランジスタ部 2 3 1 1が〇Nの状態となる。 充電 ト ランジスタ部 23 1 1が ON状態になると、 出力 ト ランジスタ部 23 1 2のゲ — ト に電圧が印加されて、 出力 ト ランジスタ部 23 1 2も ON状態となる。 こ のとき、 出力 ト ランジスタ部 23 1 2の ド レイ ンに入力されている駆動パルス V Iは、 グラン ド電位であり、 ブース ト ラップ用コンデンサ部 2 3 1 3の両端 に電源電圧 V D Dと同じ電位差が生じることになる。 これにより、 ブース ト ラ ップ用コンデンサ部 23 1 3は、 電圧 VDD (3 (V)) になるまで充電される 次に、 時刻 t 1において、 駆動パルス V Iが 3 (V) に立ち上がり、 出力 ト ランジスタ部 23 1 2の ド レイ ンに入力されると、 出力 ト ランジスタ部 23 1 2のゲー ト には、 駆動パルス V Iの電圧 3 (V) とブース ト ラップ用コンデン サ部 23 1 3の両端電圧 3 (V) とが足しあわされた高い電圧 HB 1 (6 (V) ) がパルス VN 1 1 と して印加される。 これにより、 出力ノー ド 23 1 4から は、 3 (V) の振幅を有する動作パルス VN 1 2が出力パルス〇 u t 1 と して 画素選択回路部 24における 1列目の画素 1 1、 1 2に対応のスイ ツチング素 子部に対して出力されることになる。
また、 同時にノー ド 23 1 5における高い電圧 H B 1のパルス V N 1 1は、 2段目 232における充電ト ランジスタ部 232 1のゲー ト にも印加され、 こ れによって充電ト ランジスタ部 232 1が ON状態となる。 そして、 2段目 2 32の充電ト ランジスタ部 232 1が 0 N状態となつた場合には、 出カ ト ラン ジス夕部 2322も ON状態となる。 この時点で、 駆動パルス V 2はグラン ド 電位であるので、 ブース ト ラップ用コンデンサ部 2323が電源電圧 V D D ( 3 (V)) まで充電される。
時刻 t 2の場合において、 駆動パルス V 2が 3 (V) に立ち上がり、 出力 ト ランジス夕部 2322の ド レイ ンに入力されると、 出力 ト ランジスタ部 232 2のゲー トには、 駆動パルス V 2の電圧 3 (V) とブ一ス ト ラップ用コンデン サ部 2323の両端電圧 3 (V) とが足しあわされた高い電圧 HB 2 ( 6 (V) ) がパルス V N 2 1 と して印加される。 これにより、 出力ノー ド 2324から は、 3 (V) の振幅を有する動作パルス VN 22が出力パルス 0 u t 2と して 画素選択回路部 24における 2列目の画素 1 3、 1 4に対応のスイ ツチング素 子部に対して出力されることになる。
同時にノー ド 23 1 5における高い電圧 H B 2のパルス V N 2 1は、 3段目 233における充電ト ランジスタ部 233 1のゲー ト にも印加され、 上記同様 の駆動をし、 時刻 t 3において、 出力ノー ド 2334からは、 3 (V) の振幅 を有する動作パルス VN 32が出力パルス O u t 3と して画素選択回路部 24 における 3列目の画素 1 5、 1 6に対応のスィ ッチング素子部に対して出力さ れる また、 2段目 232の出力ノー ド 23 24からの動作パルス VN 22は、 同 時に 1段目 2 3 1 における放電ト ランジスタ部 2 3 1 6、 2 3 1 7を ON状態 にし、 ブース トラップ用コンデンサ部 23 1 3の充電容量が放電される。
なお、 ブース ト ラップ用コンデンサ部 2 3 1 3の放電については、 駆動パル ス V 2を用いて行なってもよい。
このよう に、 構成要素中の全ての ト ランジスタ部を nチャ ネル MO S型によ り形成された水平シフ ト レジスタ部 2 3では、 上記図 1 1の従来の C M 0 Sプ ロセスによ り形成された水平シフ ト レジスタ部 5 0よ り も少ない ト ランジスタ 部の形成数でも、 電圧降下のない、 出力パルス〇 u t 1〜 3を生成し順次出力 することが可能である。
従って、 この水平シフ ト レジスタ部 2 3は、 駆動速度も含めて上記図 1 0の CMO Sプロセス技術を用いて製造された水平シフ ト レジスタ部 50と、 駆動 速度を含めて同等の性能を有するといえる。
なお、 駆動回路領域 2 0には、 上記水平シフ ト レジスタ部 23以外にも、 タ イ ミ ング発生回路部 2 1、 垂直シフ ト レジスタ部 22、 画素選択回路部 24な どを備えるが、 水平シフ ト レジスタ部 23同様に、 CMO Sプロセス技術を基 盤に設計 · 製造された各回路部と同等の性能とすることが可能である。
(MO S型撮像装置 1 における トランジスタ部の素子構造）
本発明の実施の形態に係る MO S型撮像装置 1では、 撮像領域 1 0と駆動回 路領域 2 0との両領域における全ての ト ランジスタ部が nチャネル MO S型で 形成されているところに特徴を有する。 ト ランジスタ部の素子構造について、 図 5を用いて説明する。
図 5に示すように、 S i基板 3 1 の表面上には、 絶縁性を有する S i 02か らなるゲー ト絶縁膜 3 2が形成されている。 ゲー ト絶縁膜 3 2の膜厚は、 例え ば、 1 (nm) 以上 20 (nm) 以下の範囲内で設定されている。
S i基板 3 1は、' p型の特性を有するものである。
S i基板 3 1 とゲー ト絶縁膜 3 2との境界部分から S i基板 3 1の内部にか けての領域には、 互いに間隔をあけた状態でソース領域 33と ド レイ ン領域 3 4とが形成されている。 ゲー ト絶縁膜 3 2の表面上におけるソース領域 3 3 と ドレイ ン領域 3 4 との 間の間隙に相当する部分には、 ポリ シリ コンからなるゲー ト電極 3 5が形成さ れている。
図 5に示すように、 S i 基板 3 1 では、 ゲー ト電極 3 5、 ソース領域 3 3、 ド レイ ン領域 3 4が 3極をなし、 ゲー ト電極 3 5直下の S i 基板表層部がチヤ ネルをなすことにより、 nチャネル M O S型ト ランジスタ部が構成される。 (トランジスタ部の形成方法）
M O S型撮像装置 1 における ト ランジスタ部の形成方法について、 図 6およ ぴ図 7を用いて説明する。
図 6 ( a ) に示す S i 基板 3 1 に対し、 酸化性の雰囲気中で処理を施すこと で、 図 6 ( b ) に示すような、 S i 0 2からなり、 絶縁膜と してのゲー ト絶縁 膜 3 2が表面に形成された S i基板 3 1 が得られる。
ゲー ト絶縁膜 3 2の面上における所定の領域に、 ポリ シ リ コ ン （多結晶シリ コ ン） を堆積させ、 図 6 ( c ) に示すように、 ゲー ト電極 3 5を形成する。 ゲ ー ト電極 3 5の形成には、 例えば、 L P C V D法などを用いることができる。 図 6 ( d ) に示すように、 ゲー ト絶縁膜 3 2の面上であって、 ゲー ト電極 3 5の両サイ ドから一定間隔をあけた部分に、 所望のパターンをもって レジス ト 膜 4 0 0を形成する。
図 7 ( a ) に示すように、 上記図 6 ( d ) の S i 基板 3 1 に対して、 ゲー ト 絶縁膜 3 2の表面側から砒素 （A s ) およびリ ン （P ) をィオン注入し、 熱処 理を施して活性化することで、 ソ一ス領域 3 3およびド レイ ン領域 3 4を形成 する。 イオン注入の際には、 ゲー ト電極 3 5 も レジス ト の役目を果たす、 所謂 、 セルファライ ン方式が採られるので、 ゲー ト電極 3 5 に対するソース領域 3 3およびド レイ ン領域 3 4の位置が正確に決められる。
最後に、 酸素プラズマ中で灰化することによって、 レジス ト 4 0 0を除去し 、 図 7 ( b ) に示すように S i基板 3 1 に ト ランジスタ部が形成される。
なお、 ト ランジスタ部におけるゲ一 ト電極 3 5 と S i 基板 3 1 との間のゲー ト絶縁膜 3 2は、 コンデンサとしての機能も有することになる。
(全ての トランジスタ部を nチャネル M O S型で形成することによる優位性） 本発明者は、 駆動時における画質の低下の原因について研究した結果、 上述の C M〇 Sプロセス技術を用いた製造方法では、 プロセス中において 増幅部おょぴフォ トダイォードなどの形成領域あるいはその予定領域へ加 えられるダメージが駆動時に影響を及ぼしていることを突き止めた。
具体的には、 上記従来の製造方法において、 レジス トを除去する③と⑥ との 2回の工程を経ることにより、 撮像領域における トランジスタ部を形 成しようとする S i基板 6 1 の表面部分がダメージを受ける。 このダメー ジは、 トランジスタ部のゲート電極 6 7、 7 0の下部に欠陥を生じさせる ことがあり、 増幅部における 1 / f ノィズの増加などの特性劣化を招いて しまうことがある。
また、 撮像領域におけるゲー ト電極 6 7、 7 0形成後では、 ⑪と⑭との 2回のレジス トを除去する工程を経ることになり、 撮像領域におけるゲー ト電極 6 7、 7 0の両側のゲー ト絶縁膜 6 4がダメージを受^ "ることがあ る。 この場合には、 駆動時において、 ゲー ト電極 6 7、 7 0とソース領域 6 5、 6 8およびドレイ ン領域 6 6、 6 9との間にリーク電流が発生し易 く なり、 増幅部におけるノイズの増加につながる。 特に、 ゲート絶縁膜 3 2を 2 0 ( n m ) 以下の薄膜とする場合には、 リーク電流の発生が増加す る。
さらに、 フ ォ トダイォード部を形成しょうとする予定領域における S i 基板 6 1 の表面は、 ③、 ⑥、 ⑪、 ⑭の 4回のレジス トを除去する工程を経 ることによりダメージを受けるので、 これが駆動時におけるリーク電流発 生の原因となる。 そして、 このリーク電流は、 光電変換により生成された 信号にノイズとして加算され、 白キズの増加による画質の低下をもたらす このように従来の製造方法を用いて製造された M O S型撮像装置は、 製 造プロセス中において撮像領域がダメージを受けることに起因して、 フ ォ トダイオード部でのリーク電流の発生、 増幅部でのノイズの増加などを生 じ、 画質の劣化を生じていた。
これに対して、 上記図 6および図 7に示す M O S型撮像装置 1の製造方法で は、 ト ランジスタ部のプロセス中における レジス ト除去回数が 1回となる。 こ れを上記従来の製造方法と比較すると、 MO S型撮像装置 1の製造方法では、 P型の S i基板 3 1を用いているのでゥヱルの形成に係る レジス ト除去プロセ ス③、 ⑥が無く、 ソース領域 3 3およびド レイ ン領域 34の形成に係る レジス ト除去プロセスが⑪の一回だけでよい。
これより、 本実施の形態に係る製造方法では、 ゲー ト電極 3 5の下部欠陥に 起因する増幅部の l Z f ノイズの増加、 ゲー ト電極 35の両サイ ド部における ゲ一 ト絶縁膜 3 2のダメージによる増幅部でのリーク電流の発生、 およぴフ ォ ト ダイオー ド部の下部における S i基板 3 1の欠陥に起因するフォ トダイォ一 ド部でのリーク電流の発生などが抑制される。 特に、 ゲー ト絶縁膜 3 2を 20 (nm) 以下の薄膜とする場合にあっても、 リーク電流の発生を大幅に抑制す ることができ、 全ての ト ランジスタ部を nチャネル MO S型で形成した M 0 S 型撮像装置 1が優位性を有することが確認できる。
従って、 撮像領域 1 0および駆動回路領域 2 0の両領域における全ての ト ラ ンジスタ部を nチャネル M〇 S型で形成する本実施の形態に係る製造方法では 、 プロセス中に撮像領域 1 0に与えるダメージを軽減できるので、 高画質な M 0 S型撮像装置 1を製造することができる。
(比較実験）
上記のように撮像領域 1 0および駆動回路領域 2 0の両領域における全ての ト ランジスタ部を nチャネル MO S型で形成された MO S型撮像装置 1 と、 C MO Sプロセス技術を用いて製造された従来の CMO S型撮像装置との性能に ついて比較する。
フォ トダイォー ド部における リーク電子数は、 光を入力しない状態でフォ ト ダイオー ド部に発生した電子を増幅用 ト ランジスタ部のゲー ト に読み出し （転 送用 ト ランジスタ部で読む）、 検出され、 その結果を図 8に示す。
図 8に示すように、 フ ォ.トダイオー ド部における リーク電子数は、 従来の C MO S型撮像装置を 1 と したとき、 nチャネル MO S型撮像装置が 0. 82と なっており、 1 8 (%) 低減されている。
次に、 増幅部 （増幅用 ト ランジスタ部） の SZN比は、 固体撮像装置を用い て作製したカメラを S Z N測定器で測定したものであって、 その結果を図 9 に 示す。
図 9に示すように、 増幅部における S / N比は、 従来の] VI 0 S型撮像装置が 5 4 d Bであるのに対して、 nチャ ネル M O S型撮像装置が 5 7 d Bで、 3 d B優れている。
このように、 S i 基板 3 1 内における全ての ト ランジスタ部を nチャネル M 0 S型で形成した M O S型撮像装置 1 は、 上述のように、 その製造過程におい て、 フ ォ トダイォ一 ド部ゃ増幅用 ト ランジスタ部に受けるダメージが低減され ているので、 フ ォ ト ダイォ一 ド部における リーク電子数および増幅部の S / N 比の両特性で従来の C M O S型撮像装置より も優れる。
従って、 上記比較結果からも分かるとおり、 本実施の形態に係る M O S型撮 像装置 1 は、 撮像領域 1 0および駆動回路領域 2 0の両領域における全ての ト ランジスタ部を nチヤネル M O S型で形成されることで、 駆動時にフ ォ トダイ ォ一 ド部でのリーク電流の発生が少なく、 増幅ト ランジスタ部でのノイ ズの発 生が少ないことから、 高画質な特性を有する。
(その他の事項）
なお、 上記発明の実施の形態は、 本発明の特徴および優位性を説明するため に用いた一例である。 よって、 装置内の全ての ト ランジスタ部を nチャネル M 0 S型で形成するという本質的な部分以外については、 これに限定を受けるも のではない。
例えば、 撮像領域における画素数およびその配列については、 上記 2行 X 3 列以外でもよ く、 駆動回路領域に備える回路部についても、 上記回路部 2 1〜 2 4の他に備えていてもよい。
また、 上記図 2および図 3に示した回路図も一例であって、 この回路構成以 外の装置の使用目的に応じた回路構成を採用してもよい。
さ らに、 装置内においては、 隣り合う ト ランジスタ部どう しの間の部分に分 散酸化膜などからなる素子分離部を形成しておいてもよい。 ただし、 その製造 過程では、 駆動時のノイ ズなどを考慮して、 フ ォ トダイオー ドや増幅用 ト ラン ジス夕部などにダメ一ジが及ばないようにする必要がある。 上記では、 p型の特性を有する S i 基板を用いたが、 S i 基板の必要部分に p型ゥヱルを形成したものを用いても良いし、 S O I ( Silicon on Insulator) などを用いてもよい。 この場合には、 機能部間および回路部間のアイ ソ レーシ ョ ンを向上させることができるので有効である。
産業上の利用の可能性
本発明にかかる固体撮像装置およびその製造方法は、 駆動時におけるリ ーク電流の発生が少なく、 高画質な固体撮像装置を実現するのに有効であ る。

Claims

請 求 の 範 囲
1 . フ ォ ト ダイ オー ド部で光電変換された信号電荷を、 増幅部 で増幅する増幅型単位画素を有する撮像領域と、 前記撮像領域の 各増幅型単位画素における素子部を駆動するための駆動回路領域 とを一つの半導体基板に備え、 前記撮像領域および駆動回路領域 の両領域に ト ラ ンジスタ機能部を有する固体撮像装置において、 前記撮像領域および駆動回路領域の両領域における ト ラ ンジス 夕機能部は、 同一導電型で形成されている
こ とを特徴とする固体撮像装置。
2 . 前記撮像領域および駆動回路領域における全ての ト ランジ スタ機能部は、 nチャ ネル M O S型で形成されている
こ とを特徴とする請求の範囲第 1 項に記載の固体撮像装置。
3 . 前記駆動回路領域には、 電荷の蓄積を行なう コ ンデンサ機 能部と、 スイ ッ チング機能を果たす ト ラ ンジスタ機能部とからな るダイ ナ ミ ッ ク回路部分を有している
こ とを特徴とする請求の範囲第 1 項に記載の固体撮像装置。
4 . 前記撮像領域は、 複数の増幅型単位画素を有しており、 前記駆動回路領域は、 前記複数の増幅型単位画素から一つの増 幅型単位画素を選択するための画素選択回路部分と、 前記画素選 択回路部分に対して選択指示信号を出力する シ フ ト レジスタ回路 部分とを有している
こ とを特徴とする請求の範囲第 3項に記載の固体撮像装置。
5 . 前記撮像領域には、 前記駆動回路領域からの信号に基づき ス ィ ツチング機能を果たす ト ラ ンジス タ機能部が形成されており 、 前記 ト ラ ン ジス タ機能部が O Nの状態で前記信号電荷が増幅部 へと出力される
こ とを特徴とする請求の範囲第 1項に記載の固体撮像装置。 6. 前記 ト ラ ンジス タ機能部は、 MO S型 ト ラ ンジス タ部であ り、 ゲー ト長が 0.
6 〃 m以下で形成されている
こ とを特徴とする請求の範囲第 1 項に記載の固体撮像装置。
7. 前記 ト ラ ン ジ ス タ機能部は、 M 0 S型 ト ラ ンジス タ部であ り、 ゲー ト絶縁膜の膜厚が l n m以上 2 0 n m以下で形成されて いる
こ とを特徴とする請求の範囲第 1 項に記載の固体撮像装置。
8. 前記 ト ラ ン ジ ス タ機能部は、 M O S型 ト ラ ン ジ ス タ部であ
、
前記 M O S型 ト ラ ンジ ス夕部のゲー ト電極と前記半導体基板と の間において、 コ ンデンサと して機能する絶縁膜は、 l n m以上 2 0 n m以下の膜厚で形成されている
こ とを特徴とする請求の範囲第 1 項に記載の固体撮像装置。
9. 請求の範囲第 1項に記載の固体撮像装置を備えるカメ ラ。
1 0. 半導体基板に、 入力された光を信号電荷に変換する フ ォ ト ダイ オー ド部と、 前記信号電荷を増幅する増幅部とからなる撮 像領域を形成するス テ ッ プと、
前記半導体基板に、 前記撮像領域を駆動するための駆動回路領 域を形成するステ ッ プとを有し、
前記撮像装置および駆動回路領域を形成する両ステ ッ プでは、 同一導電型で M O S型 ト ラ ンジス タ部が形成される こ とを特徴とする固体撮像装置の製造方法。
1 1 . 前記両ステ ッ プで形成される M O S型 ト ラ ンジス タ部は 、 と も に nチ ャ ネル MO S型である
こ とを特徴とする請求の範囲第 1 0項に記載の固体撮像装置の 製造方法。
1 2. 前記 MO S型 ト ラ ンジスタ部におけるゲー ト長を、 0. 6 m以下で形成する
こ とを特徴とする請求の範囲第 1 0項に記載の固体撮像装置の 製造方法。
1 3. 前記 M〇 S型 ト ラ ンジス タ部におけるゲー ト絶縁膜の膜 厚を、 1 n m以上 2 0 n m以下で形成する
ことを特徴とする請求の範囲第 1 0項に記載の固体撮像装置の製造 方法。
1 4. 前記 MO S型 ト ラ ンジス タ部のゲ一 ト電極と前記半導体基板 との間において、 コ ンデンサと して機能する絶縁膜を、 l n m以上 2 O n m以下の膜厚で形成する
こ とを特徴とする請求の範囲第 1 0項に記載の固体撮像装置の製造 方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011255192A (ja) * 2003-11-21 2011-12-22 Trophy Radiologie 歯科用放射線装置及びそれと共に使用される信号処理方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7009663B2 (en) * 2003-12-17 2006-03-07 Planar Systems, Inc. Integrated optical light sensitive active matrix liquid crystal display
US7053967B2 (en) * 2002-05-23 2006-05-30 Planar Systems, Inc. Light sensitive display
WO2003073159A1 (en) * 2002-02-20 2003-09-04 Planar Systems, Inc. Light sensitive display
US20080048995A1 (en) * 2003-02-20 2008-02-28 Planar Systems, Inc. Light sensitive display
US20080084374A1 (en) * 2003-02-20 2008-04-10 Planar Systems, Inc. Light sensitive display
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
JP2006294871A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd 固体撮像装置
JP4533821B2 (ja) 2005-08-16 2010-09-01 パナソニック株式会社 Ｍｏｓ型固体撮像装置
US20070109239A1 (en) * 2005-11-14 2007-05-17 Den Boer Willem Integrated light sensitive liquid crystal display
US9310923B2 (en) 2010-12-03 2016-04-12 Apple Inc. Input device for touch sensitive devices
US8638320B2 (en) 2011-06-22 2014-01-28 Apple Inc. Stylus orientation detection
US8928635B2 (en) 2011-06-22 2015-01-06 Apple Inc. Active stylus
US9329703B2 (en) 2011-06-22 2016-05-03 Apple Inc. Intelligent stylus
US9652090B2 (en) 2012-07-27 2017-05-16 Apple Inc. Device for digital communication through capacitive coupling
US9176604B2 (en) 2012-07-27 2015-11-03 Apple Inc. Stylus device
US9557845B2 (en) 2012-07-27 2017-01-31 Apple Inc. Input device for and method of communication with capacitive devices through frequency variation
US10048775B2 (en) 2013-03-14 2018-08-14 Apple Inc. Stylus detection and demodulation
WO2014171316A1 (ja) * 2013-04-18 2014-10-23 オリンパスメディカルシステムズ株式会社 撮像素子、撮像装置および内視鏡システム
US10067580B2 (en) 2013-07-31 2018-09-04 Apple Inc. Active stylus for use with touch controller architecture
US10061450B2 (en) 2014-12-04 2018-08-28 Apple Inc. Coarse scan and targeted active mode scan for touch
US10474277B2 (en) 2016-05-31 2019-11-12 Apple Inc. Position-based stylus communication
US12153764B1 (en) 2020-09-25 2024-11-26 Apple Inc. Stylus with receive architecture for position determination

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148677A (ja) * 1994-11-18 1996-06-07 Yamaha Corp 半導体装置の製造方法
JPH08148424A (ja) * 1994-11-18 1996-06-07 Yamaha Corp 半導体装置の製造方法
JPH08213595A (ja) * 1994-09-13 1996-08-20 Toshiba Corp 半導体装置
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US6184516B1 (en) * 1997-05-30 2001-02-06 Canon Kabushiki Kaisha Photoelectric conversion device and image sensor
EP1075028A2 (en) * 1999-08-05 2001-02-07 Canon Kabushiki Kaisha Photoelectric conversion device and process for its fabrication
JP2002016839A (ja) * 2000-06-30 2002-01-18 Minolta Co Ltd 固体撮像装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2634409B2 (ja) * 1987-04-01 1997-07-23 オリンパス光学工業株式会社 焦点検出用光電変換装置および焦点検出用光電変換装置の制御方法
JPH05275690A (ja) 1992-03-27 1993-10-22 Toshiba Corp 半導体装置
US5990516A (en) * 1994-09-13 1999-11-23 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film
JPH0897292A (ja) * 1994-09-22 1996-04-12 Sharp Corp Ｍｏｓトランジスタ及び相補型ｍｏｓトランジスタの製造方法
JP3474692B2 (ja) 1994-12-19 2003-12-08 松下電器産業株式会社 半導体装置及びその製造方法
EP0757475B1 (en) * 1995-08-02 2004-01-21 Canon Kabushiki Kaisha Solid-state image sensing device with common output line
NL1011381C2 (nl) 1998-02-28 2000-02-15 Hyundai Electronics Ind Fotodiode voor een CMOS beeldsensor en werkwijze voor het vervaardigen daarvan.
JP4006111B2 (ja) * 1998-09-28 2007-11-14 キヤノン株式会社 固体撮像装置
JP2001339643A (ja) * 2000-05-30 2001-12-07 Nec Corp 固体撮像装置用黒レベル発生回路及び固体撮像装置
JP3558589B2 (ja) 2000-06-14 2004-08-25 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓ型イメージセンサ及びその駆動方法
JP2002016893A (ja) 2000-06-30 2002-01-18 Sony Corp 放送番組情報伝達方法及びデジタル放送送信機及びデジタル放送受信機及びデジタル放送記録機及びデジタル放送記録再生機
JP2002133890A (ja) 2000-10-24 2002-05-10 Alps Electric Co Ltd シフトレジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213595A (ja) * 1994-09-13 1996-08-20 Toshiba Corp 半導体装置
JPH08148677A (ja) * 1994-11-18 1996-06-07 Yamaha Corp 半導体装置の製造方法
JPH08148424A (ja) * 1994-11-18 1996-06-07 Yamaha Corp 半導体装置の製造方法
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US6184516B1 (en) * 1997-05-30 2001-02-06 Canon Kabushiki Kaisha Photoelectric conversion device and image sensor
EP1075028A2 (en) * 1999-08-05 2001-02-07 Canon Kabushiki Kaisha Photoelectric conversion device and process for its fabrication
JP2002016839A (ja) * 2000-06-30 2002-01-18 Minolta Co Ltd 固体撮像装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1542285A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011255192A (ja) * 2003-11-21 2011-12-22 Trophy Radiologie 歯科用放射線装置及びそれと共に使用される信号処理方法

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Publication number Publication date
TW200404367A (en) 2004-03-16
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