TWI817369B - 三維and快閃記憶體元件及其製造方法 - Google Patents

Abstract

一種三維AND快閃記憶體元件，包括：閘極堆疊結構、通道堆疊結構、源極柱與汲極柱以及多個電荷儲存結構。閘極堆疊結構位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。通道堆疊結構延伸穿過所述閘極堆疊結構，其中所述通道堆疊結構包括彼此間隔開的多個通道環。源極柱與汲極柱位於所述通道堆疊結構內且分別與所述多個通道環電性連接。多個電荷儲存結構位於所述多個閘極層與所述多個通道環之間。

Description

三維AND快閃記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種快閃記憶體元件及其製造方法。

非揮發性記憶體具有可使得存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式(NOR)記憶體以及反及式(NAND)記憶體。此外，另一種三維記憶體為及式(AND)記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。然而，仍存在許多與三維記憶體元件相關的挑戰。

本發明提出一種三維AND快閃記憶體元件可以使得多個通道區彼此分離，以降低漏電流。

本發明提出一種三維AND快閃記憶體元件的製造方法可以與現有製程整合而製作出多個彼此分離的通道區，以降低漏電流。

依據本發明實施例的一種三維AND快閃記憶體元件，包括：閘極堆疊結構、通道堆疊結構、源極柱與汲極柱以及多個電荷儲存結構。閘極堆疊結構位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層。通道堆疊結構延伸穿過所述閘極堆疊結構，其中所述通道堆疊結構包括彼此間隔開的多個通道環。源極柱與汲極柱位於所述通道堆疊結構內且分別與所述多個通道環電性連接。多個電荷儲存結構位於所述多個閘極層與所述多個通道環之間。

在本發明實施例中，所述多個絕緣層包括：多個主體部以及多個延伸部。多個主體部與所述多個閘極層彼此交替堆疊。多個延伸部與所述多個主體部連接，且與所述多個通道環交替堆疊形成所述通道堆疊結構。

在本發明實施例中，所述多個延伸部的高度小於所述多個主體部的高度。

在本發明實施例中，所述多個延伸部的高度等於所述多個主體部的高度。

在本發明實施例中，所述多個延伸部的高度大於所述多個主體部的高度。

在本發明實施例中，所述多個絕緣層的至少其中之一具有界面、狹縫或孔隙。

依據本發明實施例的一種三維AND快閃記憶體元件的製造方法，包括：形成中間堆疊結構於介電基底上，其中所述中間堆疊結構包括彼此交替堆疊的多個第一中間層與多個第二中間層。形成開口於所述中間堆疊結構中。形成保護柱於所述開口的側壁。形成通道柱於所述保護柱的側壁。於所述通道柱內形成與所述通道柱電性連接的源極柱與汲極柱。以所述停止層為停止層，移除所述多個第一中間層，以形成多個第一水平開口。移除所述多個第一水平開口所裸露出的部分所述保護柱，並切割所述通道柱，以形成多個環空間以及被所述多個環空間分隔開的多個保護環與多個通道環。將多個絕緣層填入於所述多個第一水平開口與所述多個環空間中，其中所述多個通道環與填入於所述多個環空間中的所述多個絕緣層彼此交替堆疊成通道堆疊結構。移除所述多個第二中間層以及所述多個保護環，以形成多個第二水平開口。將多個閘極層填入於所述多個第二水平開口中，其中所述多個閘極層與所述多個絕緣層彼此交替成閘極堆疊結構。形成多個電荷儲存結構，位於所述多個閘極層與所述多個通道環之間。

在本發明實施例中，所述多個第一中間層、所述多個第二中間層以及所述保護柱的材料不同。

在本發明實施例中，所述多個第一中間層包括半導體，所述多個第二中間層以及所述保護柱包括介電材料。

在本發明實施例中，所述多個第一中間層包括未摻雜多晶矽，所述多個第二中間層包括氮化矽，所述保護柱包括氧化矽。

在本發明實施例中，將多個絕緣層填入於所述多個第一水平開口與所述多個環空間中並於所述多個絕緣層形成界面、狹縫或孔隙。

在本發明實施例中，移除所述多個第一中間層使用鹼性溶液。

本發明實施例之三維AND快閃記憶體元件的製造方法可以與現有製程整合而將穿過閘極堆疊結構的通道柱切割成多個通道環。由於這些通道環彼此之間以絕緣層物理性分隔開，因此，有助於閘極層控制通道區，因此可以降低漏電流，增加元件裕度(device window)，提升開啟與關閉的電流比(I_on/I_off)。

10:記憶體陣列

12、112:電荷儲存層

14、114:穿隧層

16、116a:通道環

20:記憶單元

28、128:絕緣柱

32a:第一導體柱

32a:源極柱

32b:第二導體柱

36、136:阻擋層

38、138:閘極層

38:字元線

40、140:電荷儲存結構

50、100:介電基底

50s:表面

52、GSK:閘極堆疊結構

54、101、107、122:絕緣層

54B、122B:主體部

54E、122E:延伸部

60:箭頭

102、105:停止層

103、144:導體層

104、106:中間層

108:開孔

109、130a、130b:孔

110:保護柱

110a:停止環

115:頂蓋絕緣層

116:通道柱

120、134:水平開口

121:環空間

122S:狹縫或孔隙

124:絕緣填充層

132a、132b:導體柱

133:分隔溝渠

137:阻障層

142:襯層

CSK:通道堆疊結構

DSK:複合堆疊結構/雙堆疊結構

SK1:堆疊結構

SLT:分隔狹縫

I-I’、II-II’:切線

A⁽ⁱ⁾、A⁽ⁱ⁺¹⁾:記憶體陣列

BLOCK、BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾:區塊

BL_n、BL_n+1:位元線

SP⁽ⁱ⁾ _n、SP⁽ⁱ⁾ _n+1、SP⁽ⁱ⁺¹⁾ _n、SP⁽ⁱ⁺¹⁾ _n+1:源極柱

DP⁽ⁱ⁾ _n、DPⁱ⁾ _n+1、DPⁱ⁺¹⁾ _n、DP⁽ⁱ⁺¹⁾ _n+1:源極柱

WL⁽ⁱ⁾ _m、WL⁽ⁱ⁾ _m+1、WL⁽ⁱ⁺¹⁾ _m、WL⁽ⁱ⁺¹⁾ _m+1:字元線

X、Y、Z:方向

H1、H2、H3、H4:高度

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。

圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。

圖1C與圖1D示出圖1B的切線I-I’的剖面圖。

圖1E示出圖1B、圖1C、圖1D的切線II-II’的上視圖。

圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。

圖1A示出根據一些實施例的3D AND快閃記憶體陣列的電路圖。圖1B示出圖1A中部分的記憶體陣列的局部三維視圖。圖1C與圖1D示出圖1B的切線I-I’的剖面圖。圖1E示出圖1B、圖1C與圖1D的切線II-II’的上視圖。

圖1A為包括配置成列及行的垂直AND記憶體陣列10的2個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾的示意圖。區塊BLOCK⁽ⁱ⁾中包括記憶體陣列A⁽ⁱ⁾。記憶體陣列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元20集合。記憶體陣列A⁽ⁱ⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元20沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶體陣列A⁽ⁱ⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元20集合。記憶體陣列A⁽ⁱ⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶體陣列A⁽ⁱ⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方 式配置，以用於高密度或其他原因。

在圖1A中，在區塊BLOCK⁽ⁱ⁾中，記憶體陣列A⁽ⁱ⁾的第n行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元20共用共同的源極柱(例如SP⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。

共同的源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同的源極線(例如SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。共同的源極柱(例如SP⁽ⁱ⁾ _n+1)耦接至共同的源極線(例如SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

相似地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶體陣列A⁽ⁱ⁺¹⁾，其與在區塊BLOCK⁽ⁱ⁾中的記憶體陣列A⁽ⁱ⁾相似。記憶體陣列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元20集合。記憶體陣列A⁽ⁱ⁺¹⁾的每一列(例如是第m+1列)的AND記憶單元20對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶體陣列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元20集合。記憶體陣列A⁽ⁱ⁺¹⁾的每一行(例如是第n行)的AND記憶單元20對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶體陣列A⁽ⁱ⁺¹⁾的AND記憶單元20沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列A⁽ⁱ⁾中的第n行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列A⁽ⁱ⁺¹⁾中的第n行AND記憶單元20。同樣，源極線SL_n+1與位元線BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列A⁽ⁱ⁾中的第n+1行AND記憶單元20，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列A⁽ⁱ⁺¹⁾中的第n+1行AND記憶單元20。

請參照圖1B至圖1D，記憶體陣列10可安置於半導體晶粒的內連線結構上，諸如，安置於在半導體基底上形成的一或多個主動元件(例如電晶體)上方。因此，介電基底50例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。記憶體陣列10可包括閘極堆疊結構52、多個通道環16、多個第一導體柱(又可稱為源極柱)32a與多個第二導體柱(又可稱為汲極柱)32b和多個電荷儲存結構40。

請參照圖1B，閘極堆疊結構52形成在陣列區(未示出)與階梯區(未示出)的介電基底50上。閘極堆疊結構52包括在介電基底50的表面50s上垂直堆疊的多個閘極層(又稱為字元線)38與多層的絕緣層54。在Z方向上，這些閘極層38藉由設置在其彼此之間的絕緣層54電性隔離。閘極層38在與介電基底50的表面平行的方向上延伸。階梯區的閘極層38可具有階梯結構(未示出)。因此，下部的閘極層38比上部閘極層38長，且下部的閘極層38的末端橫向延伸出上部閘極層38的末端。用於連接閘極 層38的接觸窗(未示出)可著陸於閘極層38的末端，藉以將各層閘極層38連接至各個導線。

請參照圖1B至圖1D，記憶體陣列10還包括在Z方向上堆疊的多個通道環16。在一些實施例中，通道環16於上視角度來看可具有環形的輪廓。通道環16的材料可以是半導體材料，例如是未摻雜的多晶矽。

請參照圖1B至圖1D，記憶體陣列10還包括絕緣柱28、多個第一導體柱32a與多個第二導體柱32b。在此例中，第一導體柱32a做為源極柱；第二導體柱32b做為汲極柱。第一導體柱32a與第二導體柱32b以及絕緣柱28各自在垂直於閘極層38的表面(即XY平面)的方向(即Z方向)上延伸。第一導體柱32a與第二導體柱32b藉由絕緣柱28分隔。第一導體柱32a與第二導體柱32b電性連接該通道環16。第一導體柱32a與第二導體柱32b包括摻雜的多晶矽或金屬材料。絕緣柱28例如是氮化矽或是氧化矽。

請參照圖1C與圖1D，電荷儲存結構40設置於通道環16與多層閘極層38之間。電荷儲存結構40可以包括穿隧層(或稱為能隙工程穿隧氧化層)14、電荷儲存層12以及阻擋層36。電荷儲存層12位於穿隧層14與阻擋層36之間。在一些實施例中，穿隧層14以及阻擋層36包括氧化矽。電荷儲存層12包括氮化矽，或其他包括可以捕捉以電荷的材料。在一些實施例中，如圖1C所示，電荷儲存結構40的一部分(穿隧層14與電荷儲存層12)在垂直於閘極層38的方向(即Z方向)上連續延伸，而電荷儲存結構40的另一部分(阻擋層36)環繞於閘極層38的周圍。在另一些實施例中，如圖1D所示，電荷儲存結構40(穿隧層14、電荷 儲存層12與阻擋層36)環繞於閘極層38的周圍。

請參照圖1E，電荷儲存結構40、通道環16以及源極柱32a與汲極柱32b被閘極層38環繞，並且界定出記憶單元20。記憶單元20可藉由不同的操作方法進行1位元操作或2位元操作。舉例來說，在對源極柱32a與汲極柱32b施加電壓時，由於源極柱32a與汲極柱32b與通道環16連接，因此電子可沿著通道環16傳送並儲存在整個電荷儲存結構40中，如此可對記憶單元20進行1位元的操作。此外，對於利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的操作來說，可使電子或是電洞被捕捉在源極柱32a與汲極柱32b之間的電荷儲存結構40中。對於源極側注入(source side injection)、通道熱電子(channel-hot-electron)注入或帶對帶穿隧熱載子(band-to-band tunneling hot carrier)注入的操作來說，可使電子或電洞被局部地捕捉在鄰近兩個源極柱32a與汲極柱32b中的一者的電荷儲存結構40中，如此可對記憶單元20進行單位晶胞(SLC，1位元)或多位晶胞(MLC，大於或等於2位元)的操作。

在進行操作時，將電壓施加至所選擇的字元線(閘極層)38，例如施加高於對應記憶單元20的相應起始電壓(V_th)時，與所選擇的字元線38相交的通道環16被導通，而允許電流從位元線BL_n或BL_n+1(示於圖1B)進入汲極柱32b，並經由導通的通道區流至源極柱32a(例如，在由箭頭60所指示的方向上)，最後流到源極線SL_n或SL_n+1(示於圖1B)。

參照圖1C與圖1D，在本發明的一些實施例中，多個絕緣層54為在連續層介於所述多個閘極層38之間，且介於所述多 個通道環16之間。多個絕緣層54與多個通道環16以及多層閘極層38形成複合堆疊結構(或稱為雙堆疊結構)DSK。複合堆疊結構DSK包括閘極堆疊結構52與通道堆疊結構CSK。換言之，絕緣層54包括：多個主體部54B以及多個延伸部54E。多個主體部54B與多個閘極層38彼此交替堆疊形成閘極堆疊結構52。多個延伸部54E與多個主體部54B連接，且與多個通道環16交替堆疊形成通道堆疊結構CSK。通道堆疊結構CSK延伸穿過閘極堆疊結構52。

從剖面觀之，通道堆疊結構CSK的通道環16不連續延伸穿過閘極堆疊結構52，相鄰兩個通道環16之間彼此以絕緣層54的延伸部54E間隔開。延伸部54E的高度H4可以等於、大於或小於主體部54B的高度H3，使得通道環16的高度H1可以等於、小於或大於閘極層38的高度H2。高度H1為通道的寬度,高度H2為閘極層38的寬度。當閘極的寬度大於通道的寬度(即：高度H2大於高度H1)時，閘極控制能力更好，亞閾值擺幅較小，單元分佈更緊密。當閘極的寬度小於通道的寬度(即：高度H2小於高度H1)時，導通電流增加，操作(讀/寫)速度提升。

圖2A至圖2L是依照本發明的實施例的一種三維AND快閃記憶體元件的製造流程的剖面示意圖。

參照圖2A，提供介電基底100。介電基底100例如是形成於矽基板上的金屬內連線結構上方的介電層，例如氧化矽層。介電基底100包括陣列區與階梯區。於陣列區與階梯區的介電基 底100上形成堆疊結構SK1。堆疊結構SK1又可稱為絕緣堆疊結構SK1。在本實施例中，堆疊結構SK1由依序交錯堆疊於介電基底100上的中間層104與中間層106所構成。在其他實施例中，堆疊結構SK1可由依序交錯堆疊於介電基底100上的中間層106與中間層104所構成。此外，在本實施例中，堆疊結構SK1的最上層為中間層104。中間層104與106可作為犧牲層，在後續的製程中被局部移除之。在本實施例中，堆疊結構SK1具有5層中間層104與5層中間層106，但本發明不限於此。在其他實施例中，可視實際需求來形成更多層的中間層104與更多層的中間層106。

在堆疊結構SK1上形成停止層105。停止層105、中間層106的材料包括介電材料，中間層104的材料包括半導體材料。停止層105例如為氧化矽，中間層106例如為氮化矽，中間層104例如為多晶矽。

在一些實施例中，在形成堆疊結構SK1之前，在介電基底100上先形成絕緣層101與停止層102。絕緣層101例如是氧化矽。停止層102形成在絕緣層中101。停止層102例如是導體圖案，例如是多晶矽圖案。將堆疊結構SK1圖案化，以在階梯區形成階梯結構。

接著，參照圖2B，於陣列區的堆疊結構SK1中形成多個開口108。在本實施例中，開口108延伸穿過堆疊結構SK1，且其底面未暴露出停止層102，但本發明不限於此。在本實施例中，以上視角度來看，開口108具有圓形的輪廓，但本發明不限於此。 在其他實施例中，開口108可具有其他形狀的輪廓，例如多邊形(未示出)。

參照圖2C，在開口108之中形成保護柱110與通道柱116。保護柱110形成在堆疊結構SK1的中間層106的裸露於開口108的側壁上。保護柱110例如是氧化矽層。通道柱116的材料可為半導體，例如未摻雜多晶矽。保護柱110的形成方法例如是熱氧化法。保護柱110與通道柱116的形成方法例如是在堆疊結構SK1上以及開口108之中形成保護材料與通道材料隙壁材料。接著，進行回蝕製程，以局部移除通道材料層以及保護材料，以形成通道柱116與保護柱110。通道柱116與保護柱110覆蓋在開口108的側壁上，裸露出開口108的底部。通道柱116與保護柱110可延伸穿過堆疊結構SK1並延伸至絕緣層101中，但不限於此。通道柱116的上視圖例如為環形，且在其延伸方向上(例如垂直介電基底100的方向上)可為連續的。也就是說，通道柱116在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，通道柱116於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，通道柱116以上視角度來看也可具有其他形狀(例如多邊形)的輪廓。

參照圖2D，在堆疊結構SK1上以及開口108之中填入絕緣填充材料。絕緣填充材料例如是低溫氧化矽。填入開口108中的絕緣填充材料形成絕緣填充層124且在絕緣填充層124中央會留下一圓形孔隙。然後，進行非等向性蝕刻製程，以使圓形孔隙 擴大而形成孔109。

參照圖2D，在絕緣填充層124上以及孔109之中形成絕緣材料層。然後，進行非等向性蝕刻製程，移除部分的絕緣材料層，以在孔109之中形成絕緣柱128。絕緣柱128的材料與絕緣填充層124的材料不同。絕緣柱128的材料例如是氮化矽。接著，在停止層105、絕緣填充層124以及絕緣柱128上方形成絕緣層107。絕緣層107的材料例如是氧化矽。

參照圖2E，進行圖案化製程，例如是微影與蝕刻製程，以在絕緣層107與絕緣填充層124中形成孔130a與130b。在進行蝕刻的過程中，可以停止層102做為蝕刻停止層。因此，所形成的孔130a與130b穿過堆疊結構SK1並延伸至裸露出停止層102為止。圖案化製程所定義的孔的圖案的輪廓可以與絕緣柱128的輪廓相切。圖案化製程所定義的孔的圖案的輪廓也可超出絕緣柱128的輪廓。由於絕緣柱128的蝕刻速率小於絕緣填充層124的蝕刻速率，因此，絕緣柱128幾乎不會遭受蝕刻的破壞而保留下來。此外，在一些實施例中，圖案化製程所定義的孔的圖案的輪廓會超出開口108的輪廓，使得孔130a與130b的上側壁裸露出堆疊結構SK1上的停止層105。孔130a與130b的中側壁與下側壁裸露出絕緣層101與絕緣柱128。

參照圖2E，在孔130a與130b中形成導體柱132a與132b。導體柱132a與132b可分別做為源極柱與汲極柱，且分別與通道柱116電性連接。導體柱132a與132b可以是在絕緣層107 上以及孔130a與130b中形成導體層，然後再經由回蝕刻而形成。導體柱132a與132b例如是摻雜的多晶矽。

參照圖2F，接著，在絕緣層107、導體柱132a與132b上形成頂蓋絕緣層115。頂蓋絕緣層115的材料例如是氧化矽。接著，對堆疊結構SK1進行圖案化製程，例如是微影與蝕刻製程，以形成多個分隔溝渠133。在進行蝕刻製程時，可以絕緣層101做為蝕刻停止層，使得分隔溝渠133裸露出絕緣層101。分隔溝渠133沿著X方向延伸，使陣列區與階梯區的堆疊結構SK1分割成多個區塊(未示出)。

接著，進行蝕刻製程，例如濕式蝕刻製程，以將部分的多層中間層104移除。由於蝕刻製程所採用的蝕刻液注入於分隔溝渠133之中，再將分隔溝渠133所裸露的多層中間層104移除。進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層104移除，以形成多個水平開口120。蝕刻製程所採用的蝕刻液例如是鹼性蝕刻液，例如是氫氧化胺溶液、TMAH溶液或氫氧化鉀溶液。鹼性蝕刻液對於氧化矽與氮化矽具有相當高的蝕刻選擇性。蝕刻製程的蝕刻速率例如是500~1000埃/分鐘。

參照圖2H，之後，進行通道柱116的切割製程。進行蝕刻製程，移除多個水平開口120所裸露的部分保護柱110並切割通道柱116，以形成多個環空間121以及被多個環空間121分隔開的多個保護環110a與多個通道環116a。多個環空間121裸露出導體柱132a與132b與絕緣填充層124。蝕刻製程包括用於移除部分 保護柱110的第一階段蝕刻製程以及用於切割通道柱116的第二階段蝕刻製程。第一階段蝕刻製程所採用的蝕刻液例如是酸性蝕刻液，例如是氫氟酸溶液或其他合適的蝕刻溶液。酸性蝕刻液對於氧化矽與氮化矽具有相當高的蝕刻選擇性。第二階段蝕刻製程的蝕刻速率例如是3~30埃/分鐘。第二階段蝕刻製程所採用的蝕刻液例如是SC1具有較低的蝕刻速率，以更為精準地控制蝕刻製程。第二階段蝕刻製程的蝕刻速率例如是1~10埃/分鐘。

參照圖2I，在多個水平開口120以及多個環空間121中回填多個絕緣層122。絕緣層122的形成方法包括以下步驟。在分隔溝渠133、多個水平開口120以及多個環空間121中回填絕緣材料。之後，進行回蝕刻製程，以移除分隔溝渠133中的絕緣材料，以裸露出多個中間層106的側壁。絕緣層122可以包括彼此連接的主體部122B以及延伸部122E。多個主體部122B位於水平開口120中，與多個中間層106彼此交替堆疊。多個延伸部122E位於多個環空間121中，與多個主體部122B連接，且與多個通道環116a交替堆疊形成通道堆疊結構CSK。在一些實施例中，由於絕緣層122是以回填的方式形成在多個水平開口120以及多個環空間121中，因此在絕緣層122中具有界面、狹縫或孔隙122S。

參照圖2J，之後，進行取代製程，以將多層中間層106取代為多個閘極層138以及多個電荷儲存結構140等。首先，進行蝕刻製程，例如濕式蝕刻製程，以將多層中間層106移除。由於蝕刻製程所採用的蝕刻液(例如是熱磷酸)注入於分隔溝渠133 之中，再將分隔溝渠133所裸露出的多層中間層106移除。當通道柱116與分隔溝渠133之間的多層中間層106被移除時，由於保護柱110與中間層106的材料不同，因此，保護柱110可以做為蝕刻停止層，以保護通道環116a。進行蝕刻製程，藉由時間模式的控制，將大部分的多層中間層106移除，以形成多個水平開口134。

參照圖2K，移除保護柱110。在多個水平開口134中形成多層穿隧層114、多層電荷儲存層112、多層阻擋層136以及多層閘極層138。穿隧層114例如是氧化矽。電荷儲存層112例如是氮化矽。阻擋層136例如為介電常數大於或等於7的高介電常數的材料，例如氧化鋁(Al₂O₃)、氧化鉿(HfO₂)、氧化鑭(La₂O₅)、過渡金屬氧化物、鑭系元素氧化物或其組合。閘極層138例如是鎢。在一些實施例中，在形成多層閘極層138之前，還形成阻障層137。阻障層137的材料例如為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。

穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138的形成方法例如是在分隔溝渠133與水平開口134之中依序形成穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，然後，再進行回蝕刻製程，移除多個分隔溝渠133中的穿隧材料層、儲存材料層、阻擋材料層、阻障材料層以及導體材料層，以在多個水平開口134中形成穿隧層114、電荷儲存層112、阻擋層136、阻障層137以及閘極層138。穿隧層 114、電荷儲存層112、與阻擋層136合稱為電荷儲存結構140。至此，形成閘極堆疊結構GSK。閘極堆疊結構GSK，設置於介電基底100上，且包括彼此交互堆疊的多層閘極層138與多層絕緣層122。

參照圖2L，在分隔溝渠133中形成分隔狹縫結構SLT。分隔狹縫結構SLT的形成方法包括在閘極堆疊結構GSK上以及分隔溝渠133中填入絕緣襯層材料以及導體材料。絕緣材料例如氧化矽。導體材料例如是多晶矽。然後經由回蝕刻製程或是平坦化製程移除閘極堆疊結構GSK上多餘的絕緣襯層材料以及導體材料，以形成襯層142與導體層144。襯層142與導體層144合稱為分隔狹縫結構SLT。在另一些實施例中，分隔狹縫結構SLT也可以是全部被絕緣材料填滿，而無任何導體層。在又一些實施例中，分隔狹縫結構SLT也可以是襯層142，且襯層142包覆著氣隙(air gap)而無任何導體層。

之後，在階梯區中形成多個接觸窗(未示出)。接觸窗著陸於階梯區的閘極層138的末端，並分別與閘極層138電性連接。

本發明實施例之三維AND快閃記憶體元件的製造方法可以應用於三維NOR快閃記憶體元件，且可與現有製程整合而將穿過閘極堆疊結構的通道柱切割成多個通道環。由於這些通道環彼此之間以絕緣層物理性分隔開，因此，有助於閘極層控制通道區，因此可以降低漏電流，增加元件裕度(device window)，提升開啟與關閉的電流比(I_on/I_off)。

10：記憶體陣列 12：電荷儲存層 14：穿隧層 16：通道環 20：記憶單元 24：絕緣填充層 28：絕緣柱 32a：源極柱/導體柱 32b：汲極柱/導體柱 36：阻擋層 38：閘極層/字元線 40：電荷儲存結構 50：介電基底 52：閘極堆疊結構 54：絕緣層 54B：主體部 54E：延伸部 60：箭頭 II-II’：線 CSK：通道堆疊結構 DSK：複合堆疊結構/雙堆疊結構 H1、H2、H3、H4：高度

Claims (9)

1. 一種三維AND快閃記憶體元件，包括：閘極堆疊結構，位於介電基底上，其中所述閘極堆疊結構包括彼此交替堆疊的多個閘極層與多個絕緣層；通道堆疊結構，延伸穿過所述閘極堆疊結構，其中所述通道堆疊結構包括彼此間隔開的多個通道環；源極柱與汲極柱，位於所述通道堆疊結構內，且分別與所述多個通道環電性連接；以及多個電荷儲存結構，位於所述多個閘極層與所述多個通道環之間，其中所述多個絕緣層介於所述多個通道環之間，介於所述多個閘極層之間，且所述多個絕緣層與所述多個通道環以及所述多個閘極層共同堆疊形成複合堆疊結構。
2. 如請求項1所述的三維AND快閃記憶體元件，其中所述多個絕緣層包括：多個主體部，與所述多個閘極層彼此交替堆疊；以及多個延伸部，與所述多個主體部連接，且與所述多個通道環交替堆疊形成所述通道堆疊結構。
3. 如請求項2所述的三維AND快閃記憶體元件，其中所述多個延伸部的高度大於所述多個主體部的高度。
4. 如請求項1所述的三維AND快閃記憶體元件，其中所述多個絕緣層的至少其中之一具有界面、狹縫或孔隙。
5. 一種三維AND快閃記憶體元件的製造方法，包括：形成中間堆疊結構於介電基底上，其中所述中間堆疊結構包括彼此交替堆疊的多個第一中間層與多個第二中間層；形成開口於所述中間堆疊結構中；形成保護柱於所述開口的側壁；形成通道柱於所述保護柱的側壁；於所述通道柱內形成與所述通道柱電性連接的源極柱與汲極柱；以所述保護柱為停止層，移除所述多個第一中間層，以形成多個第一水平開口；移除所述多個第一水平開口所裸露出的部分所述保護柱，並切割所述通道柱，以形成多個環空間以及被所述多個環空間分隔開的多個保護環與多個通道環；將多個絕緣層填入所述多個第一水平開口與所述多個環空間中，其中所述多個通道環與填入於所述多個環空間中的所述多個絕緣層彼此交替堆疊成通道堆疊結構；移除所述多個第二中間層以及所述多個保護環，以形成多個第二水平開口；將多個閘極層填入於所述多個第二水平開口中，其中所述多個閘極層與填入所述多個第一水平開口的所述多個絕緣層彼此交替成閘極堆疊結構；以及形成多個電荷儲存結構，位於所述多個閘極層與所述多個通 道環之間其中所述多個絕緣層介於所述多個通道環之間，介於所述多個閘極層之間，且所述多個絕緣層與所述多個通道環以及所述多個閘極層共同堆疊形成複合堆疊結構。
6. 如請求項5所述的三維AND快閃記憶體元件的製造方法，其中所述多個第一中間層包括半導體材料，所述多個第二中間層以及所述保護柱包括介電材料。
7. 如請求項6所述的三維AND快閃記憶體元件的製造方法，其中所述多個第一中間層包括未摻雜多晶矽，所述多個第二中間層包括氮化矽，所述保護柱包括氧化矽。
8. 如請求項5所述的三維AND快閃記憶體元件的製造方法，其中將多個絕緣層填入於所述多個第一水平開口與所述多個環空間中並於所述多個絕緣層形成界面、狹縫或孔隙。
9. 如請求項5所述的三維AND快閃記憶體元件的製造方法，其中移除所述多個第一中間層使用鹼性溶液。

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