TWI847363B

TWI847363B - 積體電路測試方法及裝置

Info

Publication number: TWI847363B
Application number: TW111143444A
Authority: TW
Inventors: 廖國閔; 廖天佑; 廖健涵
Original assignee: 華邦電子股份有限公司
Priority date: 2022-11-14
Filing date: 2022-11-14
Publication date: 2024-07-01
Also published as: TW202420453A

Abstract

一種積體電路測試方法及裝置。此方法包括下列步驟：使用測試機台依據積體電路中多個元件的電子位址依序對元件進行定性測試，並在定性測試進行中帶入一驗證圖案，以獲得包含驗證圖案的原始資料；依據預設的多個混排運算式將原始資料轉換為依實體位址表示的測試圖形；以及利用圖形辨識偵測出現在測試圖形中的驗證圖案的多個部分並與原始的驗證圖案比對，以根據比對結果修正混排運算式。

Description

積體電路測試方法及裝置

本揭露的實施例是有關於一種測試方法及裝置，且特別是有關於一種積體電路測試方法及裝置。

隨著積體電路中元件的數目不斷增加，電路佈局中元件的尺寸及彼此間距不斷微縮，此將使得製程的難度增加，所製作的產品亦可能存在缺陷。因此，在進行積體電路的封裝測試之前，必須對晶圓中的各個晶片進行測試，以檢測出具有缺陷的晶片，並根據測試結果修正製程。

一般的定性測試會依據積體電路中各元件的電子位址（electrical address）的順序進行量測，並針對測試結果，作出正確或失效的判斷。基於每個產品的設計不同，其中元件的電子位址的順序可能不同，因此在進行失效分析前需將依據電子位址順序量測的測試資料轉換為以實體位址（physical address）表示的測試圖形，以利後續物性故障分析的定位。

上述的轉換主要是依據混排（scramble）運算式，但基於不同的產品具有不同的結構，其中元件的電子位址順序以及適用的混排運算式可能不同，若採用錯誤的混排運算式進行轉換，結果將造成測試圖形失真。因此，在新產品初期，需仰賴測試人員依測試圖形的形狀推測可能錯誤的混排運算式並進行人工修正，此修正方式的耗時較長且容易出錯。

本發明提供一種積體電路測試方法及裝置，利用圖形辨識準確地抓出混排運算式的問題，而可縮短產品驗證時間，降低新產品研發成本。

本發明的實施例提供一種積體電路測試方法，適用於具有處理器的電子裝置。此方法包括下列步驟：使用測試機台依據積體電路中多個元件的電子位址依序對元件進行定性測試，並在定性測試進行中帶入一驗證圖案，以獲得包含驗證圖案的原始資料；依據預設的多個混排運算式將原始資料轉換為依實體位址表示的測試圖形；以及利用圖形辨識偵測出現在測試圖形中的驗證圖案的多個部分並與原始的驗證圖案比對，以根據比對結果修正混排運算式。

本發明的實施例提供一種積體電路測試裝置，其包括連接裝置、儲存裝置及處理器。連接裝置用以連接積體電路的測試機台。儲存裝置用以儲存電腦程式及多個混排運算式。處理器耦接連接裝置及儲存裝置，經配置以載入並執行電腦程式以使用測試機台依據積體電路中多個元件的電子位址依序對元件進行定性測試，並在定性測試進行中帶入一驗證圖案，以獲得包含驗證圖案的原始資料，依據預設的多個混排運算式將原始資料轉換為依實體位址表示的測試圖形，以及利用圖形辨識偵測出現在測試圖形中的驗證圖案的多個部分並與原始的驗證圖案比對，以根據比對結果修正混排運算式。

基於上述，本發明的積體電路測試方法及裝置，通過在積體電路的定性測試中帶入依產品特性創建的驗證圖案，並利用圖形辨識及圖案比對的方式，自動偵測出混排運算式的問題以進行自我修正，最後將修正後的混排運算式上傳至系統。藉此，不僅可準確地抓出混排運算式的問題，且可縮短產品驗證時間，降低新產品研發成本。

圖1是根據本發明實施例所繪示的積體電路測試裝置的方塊圖。請參考圖1，本實施例的積體電路測試裝置10例如是具有運算能力的檔案伺服器、資料庫伺服器、應用程式伺服器、工作站或個人電腦等電子裝置。在一些實施例中，積體電路測試裝置10是通過連接裝置12與積體電路的測試機台連接，而在其他實施例中，積體電路測試裝置10則可整合於測試機台中，用以進行積體電路的定性測試，在此不設限。積體電路測試裝置10包括連接裝置12、儲存裝置14及處理器16，各元件的功能分述如下：

連接裝置12例如是用以與測試機台等外部裝置連接並傳輸資料的任意的有線或無線的介面裝置。對於有線方式而言，連接裝置可以是通用序列匯流排（USB）、RS232、通用非同步接收器/傳送器（UART）、內部整合電路（I2C）或序列周邊介面（SPI），但不限於此。對於無線方式而言，連接裝置可以是支援無線保真（Wi-Fi）、RFID、藍芽、紅外線、近場通訊（NFC）或裝置對裝置（D2D）等通訊協定的裝置，亦不限於此。在一些實施例中，連接裝置12例如是支援乙太網路（Ethernet）等有線網路連結的網路卡或是支援電機和電子工程師協會IEEE 802.11n/b/g等無線通訊標準的無線網路卡，其可透過有線或無線方式連結網路並與外部裝置連線以擷取資料。

儲存裝置14例如是任意型式的固定式或可移動式隨機存取記憶體（RAM）、唯讀記憶體（ROM）、快閃記憶體（Flash memory）、硬碟等記錄媒體，而用以儲存可由處理器16執行的電腦程式以及由連接裝置12擷取的資料。在一些實施例中，儲存裝置14可儲存用以將依據電子位址（electrical address）進行測試所得的測試資料轉換為依實體位址（physical address）表示的測試圖形的多個混排（scramble）運算式，在本實施例不限於此。

處理器16例如是中央處理單元，或是其他可程式化之一般用途或特殊用途的微處理器、微控制器、數位訊號處理器、可程式化控制器、特殊應用積體電路、可程式化邏輯裝置或其他類似裝置或這些裝置的組合，本發明不在此限制。在本實施例中，處理器16可從儲存裝置14載入電腦程式，以執行本發明實施例的積體電路測試方法。

詳細來說，圖2是根據本發明實施例所繪示的積體電路測試方法的流程圖。請同時參照圖1及圖2，本實施例的方法適用於圖1所示的積體電路測試裝置10，以下參照積體電路測試裝置10中的各種元件闡述本實施例方法的詳細步驟。

在步驟S202中，積體電路測試裝置10的處理器16利用連接裝置12連接測試機台，以使用測試機台依據積體電路中多個元件的電子位址依序對元件進行定性測試，並在定性測試進行中帶入驗證圖案（pattern），以獲得包含驗證圖案的原始資料（raw data）。其中，所述驗證圖案例如是依據待測積體電路中的多個晶片塊（tile）的特性所創建的圖案，其例如是圓形圖案或不對稱圖案，但不限於此。

詳細而言，圖3是根據本發明實施例所繪示的積體電路佈局的範例。請參照圖3，本實施例的積體電路30例如是系統單晶片（SoC）的一部分，其中包括多個組Bank0~Bank7，而每個組則包括多個晶片塊。例如，組Bank 0中包括晶片塊32。在一些實施例中，所述組為記憶體組（memory bank），而所述晶片塊為記憶體陣列塊（memory array tile，MAT），每個記憶體陣列塊例如是功能齊全的陣列，其中包含字元線、位元線以及感測放大器，但本實施例不限於此。本實施例例如是依據待測積體電路30中的晶片塊的尺寸、元件分佈和元件定性等特性來創建驗證圖案。例如，通過在晶片塊32的左上角配置圓形的驗證圖案34，並將位於此驗證圖案34內的所有元件的測試結果設為失效（fail），而可驗證應用於晶片塊32內電子位址與實施位址之間轉換的混排運算式是否正確。在其他實施例中，亦可採用可涵蓋晶片塊的整體或特定部分的階梯狀圖形等不對稱圖案作為驗證圖案，在此不設限。

在步驟S204中，處理器16依據預設的多個混排運算式將原始資料轉換為依實體位址表示的測試圖形。上述的混排運算式包括反向（invert）運算及鏡像（mirror）運算，但不限於此。在一些實施例中，處理器16例如是將原始資料上傳到名為BitView的視圖系統，從而將以文本（text）記錄的原始資料轉換為以圖形表示的測試圖形。

舉例來說，圖4A及圖4B是根據本發明實施例所繪示的電子位址與實體位址的轉換的範例。請參照圖4A，本實施例繪示混排運算式42及其所對應的電子位址與實體位址的對映表44。其中，EX0至EX3代表用以測試積體電路中X方向（例如為位元線方向）上的元件的電子位址的順序，包括由最低有效位元（least significant bit，LSB）EX0至最高有效位元（most significant bit，MSB）EX3；PX0至PX3則代表用以測試積體電路中X方向上的元件的實體位址的順序，包括由最低有效位元PX0至最高有效位元PX3；EY0與EY1代表用以測試積體電路中Y方向（例如為字元線方向）上的元件的電子位址的順序，PY0與PY1則代表用以測試積體電路中Y方向上的元件的實體位址的順序。其中，位元EX0及位元PX0的關係為反向（invert），因此其對應的混排運算式為：EX0 = !PX0；位元EX1及位元PX1相同，因此其對應的混排運算式為：EX1 = PX1；位元EX2及位元PX2相同，因此其對應的混排運算式為：EX2 = PX2。以此類推，最終可獲得電子位址與實體位址之間轉換的多個混排運算式42。

類似地，請參照圖4B，本實施例繪示混排運算式42a及其所對應的電子位址與實體位址的對映表 44 a。其中，EX0至EX3代表用以測試積體電路中X方向上的元件的電子位址的順序，包括由最低有效位元EX0至最高有效位元EX3；PX0至PX3則代表用以測試積體電路中X方向上的元件的實體位址的順序，包括由最低有效位元PX0至最高有效位元PX3；EY0與EY1代表用以測試積體電路中Y方向上的元件的電子位址的順序，PY0與PY1則代表用以測試積體電路中Y方向上的元件的實體位址的順序。其中，位元EX0及位元PX0的關係為鏡像（mirror），因此其對應的混排運算式為：EX0 = PX0^PX1，其中的^表示邏輯互斥或（exclusive OR）；位元EX1及位元PX1相同，因此其對應的混排運算式為：EX1 = PX1；位元EX2及位元PX2相同，因此其對應的混排運算式為：EX2 = PX2。以此類推，最終可獲得電子位址與實體位址之間轉換的多個混排運算式42a。雖然在本實施例中是以4個位元為單位進行鏡像，但在其他實施例中，也可以使用2個位元、8個位元或其他單位進行鏡像，在此不設限。

在步驟S206中，處理器16利用圖形辨識偵測出現在測試圖形中的驗證圖案的多個部分並與原始的驗證圖案比對，以根據比對結果修正混排運算式。其中，處理器16例如是利用圖形辨識偵測出現在測試圖形中的驗證圖案的各個部分的輪廓及位置，並與原始的驗證圖案比較，以判定混排運算式是否正確。若判定混排運算式不正確，處理器16可進一步分析測試圖形中的驗證圖案的各個部分的輪廓及位置，以選擇合適的混排運算式對原始資料進行轉換，使得經混排運算後的測試圖形中的驗證圖案與原始的驗證圖案匹配。在一些實施例中，處理器16例如是將修正後的混排運算式上傳至前述的BitView視圖系統，確保其後續轉換出的測試圖形是正確的。

通過上述方法，本實施例可在產品初期即驗證混排運算式的正確性並給予適當修正，而有利於後續失效模式（failure mode）分析和物性故障分析（Physical Failure Analysis，PFA）的定位。

在一些實施例中，處理器16可針對積體電路中的多個記憶體陣列塊（MAT）分別進行塊內及/或塊間的混排運算式修正，且在進行混排運算式修正時，可按照電子位址的最高有效位元至最低有效位元的順序，依序變更混排運算式並用以對測試圖形進行混排運算，以確定所要變更的混排運算式。

詳細而言，圖5是根據本發明實施例所繪示的積體電路測試方法的流程圖。請同時參照圖1及圖5，本實施例的方法適用於圖1所示的積體電路測試裝置10，以下參照積體電路測試裝置10中的各種元件闡述本實施例方法的詳細步驟。

在步驟S502中，積體電路測試裝置10的處理器16依據待測積體電路中的多個晶片塊的特性創建驗證圖案。上述的驗證圖案例如是圓形圖案或是可涵蓋晶片塊的整體或特定部分的階梯狀圖形等不對稱圖案，在此不設限。

在步驟S504中，處理器16利用連接裝置12連接測試機台，以使用測試機台依據積體電路中多個元件的電子位址依序對元件進行定性測試，並在定性測試進行中帶入驗證圖案，以獲得包含驗證圖案的原始資料。在步驟S506中，處理器16依據預設的多個混排運算式將原始資料轉換為依實體位址表示的測試圖形。上述步驟S504~S506與前述實施例中的步驟S202~S204相同或相似，故其詳細內容在此不再贅述。

與前述實施例不同的是，本實施例在步驟S508中，處理器16利用圖形辨識偵測出現在各個晶片塊的測試圖形中的驗證圖案的各個部分的輪廓及位置，並與原始的驗證圖案比較，以判定是否匹配。在一些實施例中，處理器16利用圖形辨識偵測出現在各個晶片塊的測試圖形中的驗證圖案的多個部分並與原始的驗證圖案比對，以根據比對結果修正各個晶片塊的混排運算式，在其他實施例中，處理器16可根據所修正各個晶片塊的混排運算式，進一步修正晶片塊間的混排運算式。

在步驟S508中，若所偵測到的驗證圖案的各個部分的輪廓及位置均與原始的驗證圖案匹配，則進入步驟S510，處理器16可判定混排運算式正確。

反之，若所偵測的驗證圖案的各個部分的輪廓及位置與原始的驗證圖案不匹配，則在步驟S512中，處理器16將根據比較結果，判定需要進行混排運算的範圍。在一些實施例中，處理器16可計算出現在測試圖形中的驗證圖案的各個部分與原始的驗圖案的對應部分的差值，並根據所計算各個部分的差值大小（例如是否超過預設門檻值），判定是否需要針對該部分進行混排運算。經過對每個部分進行判定之後，即可確定需要進行混排運算的範圍（部分）。

在步驟S514中，處理器16依序變更混排運算式，並用以對測試圖形進行混排運算。在一些實施例中，處理器16可按照電子位址的最高有效位元至最低有效位元的順序，從影響最大的最高有效位元開始，依序變更混排運算式，並用以對測試圖形進行混排運算。在其他實施例中，處理器16同樣是按照電子位址的最高有效位元至最低有效位元的順序，但進一步根據出現在測試圖形中的驗證圖案的各個部分與原始的驗圖案的對應部分的匹配程度，選擇其中一個混排運算式作為所要變更的混排運算式，並且再依序變更其他所述混排運算式，以確定所要變更的多個混排運算式。即，處理器16可變更的混排運算式並不限於單一個，而可以是根據混排運算後驗證圖案的匹配程度先選擇影響最大的混排運算式後，再往下選擇其他混排運算式，以使出現在經混排運算後的測試圖形中的驗證圖案盡量與原始驗證圖案匹配。

在步驟S516中，處理器16會判斷出現在經混排運算後的測試圖形中的驗證圖案是否與原始驗證圖案匹配。其中，若判斷結果為兩者不匹配，則回到步驟S514，處理器16依序變更混排運算式，並使用變更後的混排運算式對測試圖形進行所述混排運算。反之，若判斷結果為兩者匹配，則進入步驟S518，處理器16可確定所要變更的混排運算式。

通過上述方法，本實施例可針對積體電路的各個晶片塊（tile）內或是多個晶片塊之間的混排運算式給予適當修正，而可縮減產品驗證時間，進而降低新產品研發成本。

舉例來說，圖6A至圖6D是根據本發明實施例所繪示的修正混排運算式的範例。圖6A繪示依據預設的混排運算式62，將原始資料轉換為實體位址後所得的測試圖形64，圖6B則繪示預設的混排運算式62所對應的電子位址與實體位址的對映表 66。通過將出現在測試圖形64中的驗證圖案的多個部分（即，深色區域）的輪廓及位置與原始的驗證圖案（例如，圓形）比較可知，經混排運算後的測試圖形中的驗證圖案與原始的驗證圖案並不匹配。因此，可進一步判定需要進行混排運算的範圍（例如寬度為4個元件的多個部分a1~a6），以及需要變更的混排運算式。例如，可通過將電子位址的位元EX2與實體位址的位元PX2進行反向的混排運算，使得經混排運算後的測試圖形中的驗證圖案與原始的驗證圖案匹配。

舉例來說，圖6C繪示依據變更後的混排運算式62a，將原始資料轉換為實體位址後所得的測試圖形64a，圖6D則繪示變更後混排運算式62a所對應的電子位址與實體位址的對映表 66a。由測試圖形64a可知，經由變更後的混排運算式62a對測試圖形64中的多個部分a1~a6進行混排運算（反向）後，可使得其中的驗證圖案與原始的驗證圖案匹配，因此可確定所要變更的混排運算式為：EX2 = !PX2。

此外，圖7是根據本發明實施例所繪示的修正混排運算式的範例。本實施例包括針對積體電路中的8個晶片塊MAT0~MAT7進行混排運算式的修正。其中，針對以預設混排運算式（例如為EX2=PX2）72進行混排運算後所得的晶片塊MAT0~MAT7的測試圖形74，本實施例通過將出現在各個測試圖形72中的驗證圖案的多個部分的輪廓及位置與原始的驗證圖案比較，可得知需要對偶數的晶片塊（即，晶片塊MAT1、MAT3、MAT5、MAT7）的測試圖形74進行反向的混排運算，才能夠使得經混排運算後測試圖形74a中的驗證圖案與原始的驗證圖案匹配。進一步，通過將此比較結果與用以表示晶片塊MAT0~MAT7的順序的位元PX10結合，最終可確定所要變更的混排運算式72a為：EX2 = PX2^PX10。

綜上所述，本發明實施例的積體電路測試方法及裝置，利用圖形辨識偵測出混排運算式問題並進行自我校正，可較準確抓出混排運算式的問題，避免人工修正的錯誤。而通過將修正後的混排運算式上傳至視圖系統，可確保經由視圖系統轉換所得的測試圖形的正確性，並縮減產品驗證時間，進而降低新產品研發成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：積體電路測試裝置 12：裝置 14：儲存裝置 16：處理器 30：積體電路 32：晶片塊 34：驗證圖案 42、42a、62、62a、72、72a：混排運算式 44、44a、66、66a：對映表 64、64a、74、74a：測試圖形 a1~a6：部分 Bank0~Bank7：組 EX0~EX3、EY0~EY1：電子位址位元 PX0~PX3、PY0~PY1：實體位址位元 S202~S206、S502~S516：步驟

圖1是根據本發明實施例所繪示的積體電路測試裝置的方塊圖。圖2是根據本發明實施例所繪示的積體電路測試方法的流程圖。圖3是根據本發明實施例所繪示的積體電路佈局的範例。圖4A及圖4B是根據本發明實施例所繪示的電子位址與實體位址的轉換的範例。圖5是根據本發明實施例所繪示的積體電路測試方法的流程圖。圖6A至圖6D是根據本發明實施例所繪示的修正混排運算式的範例。圖7是根據本發明實施例所繪示的修正混排運算式的範例。

S202~S206：步驟

Claims

一種積體電路測試方法，適用於具有處理器的電子裝置，所述方法包括下列步驟：使用所述測試機台依據所述積體電路中多個元件的電子位址（electrical address）依序對所述元件進行定性測試，並在所述定性測試進行中帶入一驗證圖案（pattern），以獲得包含所述驗證圖案的原始資料（raw data）；依據預設的多個混排（scramble）運算式將所述原始資料轉換為依實體位址（physical address）表示的測試圖形；以及利用圖形辨識偵測出現在所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正所述混排運算式。
如請求項1所述的方法，更包括：依據待測的積體電路中的多個晶片塊（tile）的特性創建所述驗證圖案。
如請求項2所述的方法，其中利用圖形辨識偵測出現在所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正所述混排運算式的步驟包括：利用圖形辨識偵測出現在各所述晶片塊的所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正各所述晶片塊的所述混排運算式。
如請求項3所述的方法，其中利用圖形辨識偵測出現在所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正所述混排運算式的步驟更包括：根據所修正各所述晶片塊的所述混排運算式，修正所述晶片塊間的所述混排運算式。
如請求項1所述的方法，其中在所述定性測試進行中帶入所述驗證圖案的步驟包括：當測試到位在所述驗證圖案內的元件時，將所述元件的測試結果設為失效（fail）。
如請求項1所述的方法，其中利用圖形辨識偵測出現在所述測試圖形中的所述驗證圖案的多個部分並與所述驗證圖案比對，以根據比對結果修正所述混排運算式的步驟包括：利用圖形辨識偵測所述驗證圖案的各所述部分的輪廓及位置，並與所述驗證圖案比較，以判定需要進行混排運算的範圍；以及依序變更所述混排運算式，並用以對所述測試圖形進行所述混排運算，直到出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案匹配時，確定所要變更的所述混排運算式。
如請求項6所述的方法，其中依序變更所述混排運算式，並用以對所述測試圖形進行所述混排運算的步驟包括：依據最高有效位元（most significant bit，MSB）至最低有效位元（least significant bit，LSB）的順序，變更所述混排運算式，並用以對所述測試圖形進行所述混排運算。
如請求項7所述的方法，其中在依據所述順序變更所述混排運算式，並用以對所述測試圖形進行所述混排運算的步驟之後，更包括：當出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案不匹配時，根據匹配程度選擇所述混排運算式其中之一作為所要變更的所述混排運算式；以及依序變更其他所述混排運算式，直到出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案匹配時，確定所要變更的多個所述混排運算式。
如請求項1所述的方法，其中所述驗證圖案包括圓形圖案或不對稱圖案。
一種積體電路測試裝置，包括：連接裝置，連接積體電路的測試機台；儲存裝置，儲存電腦程式及多個混排運算式；以及處理器，耦接所述連接裝置及所述儲存裝置，經配置以載入並執行所述電腦程式以：使用所述測試機台依據所述積體電路中多個元件的電子位址依序對所述元件進行定性測試，並在所述定性測試進行中帶入一驗證圖案，以獲得包含所述驗證圖案的原始資料；依據預設的多個混排運算式將所述原始資料轉換為依實體位址表示的測試圖形；以及利用圖形辨識偵測出現在所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正所述混排運算式。
如請求項10所述的積體電路測試裝置，其中所述處理器更依據待測的積體電路中的多個晶片塊（tile）的特性創建所述驗證圖案。
如請求項11所述的積體電路測試裝置，其中所述處理器包括利用圖形辨識偵測出現在各所述晶片塊的所述測試圖形中的所述驗證圖案的多個部分並與原始的所述驗證圖案比對，以根據比對結果修正各所述晶片塊的所述混排運算式。
如請求項13所述的積體電路測試裝置，其中所述處理器更根據所修正各所述晶片塊的所述混排運算式，修正所述晶片塊間的所述混排運算式。
如請求項10所述的積體電路測試裝置，其中所述處理器包括在測試到位在所述驗證圖案內的元件時，將所述元件的測試結果設為失效。
如請求項10所述的積體電路測試裝置，其中所述處理器包括利用圖形辨識偵測所述驗證圖案的各所述部分的輪廓及位置，並與所述驗證圖案比較，以判定需要進行混排運算的範圍，以及依序變更所述混排運算式，並用以對所述測試圖形進行所述混排運算，直到出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案匹配時，確定所要變更的所述混排運算式。
如請求項15所述的積體電路測試裝置，其中所述處理器包括依據最高有效位元至最低有效位元的順序，變更所述混排運算式，並用以對所述測試圖形進行所述混排運算。
如請求項16所述的積體電路測試裝置，其中所述處理器更在出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案不匹配時，根據匹配程度選擇所述混排運算式其中之一作為所要變更的所述混排運算式，以及依序變更其他所述混排運算式，直到出現在經所述混排運算後的所述測試圖形中的所述驗證圖案與原始的所述驗證圖案匹配時，確定所要變更的多個所述混排運算式。
如請求項10所述的積體電路測試裝置，其中所述驗證圖案包括圓形圖案或不對稱圖案。