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TWI840075B - 電子封裝件及其製法 - Google Patents

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TWI840075B
TWI840075B TW112100418A TW112100418A TWI840075B TW I840075 B TWI840075 B TW I840075B TW 112100418 A TW112100418 A TW 112100418A TW 112100418 A TW112100418 A TW 112100418A TW I840075 B TWI840075 B TW I840075B
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package
conductive
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manufacturing
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朱彥瑜
黃宗俞
曾國華
簡中信
謝昌谷遠
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件，係於基板結構上配置電子元件與導電體，再以封裝層包覆該電子元件及導電體，且將導電層形成於該封裝層之側面上以接觸該導電體，其中，該導電體係為打線製程用之銲線，故藉由該導電體取代習知散熱件，以利於縮減該基板結構之使用面積。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種具屏蔽結構之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能與高性能的趨勢。目前應用於晶片封裝領域之技術，包含有例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組等。
如圖1所示，習知半導體封裝件1之製法係先將一半導體晶片11以其作用面11a利用覆晶接合方式(即透過導電凸塊110與底膠111)設於一封裝基板10上，再將一散熱件13以其頂片130藉由熱傳介面材料(TIM)層12結合於該半導體晶片11之非作用面11b上，且該散熱件13之支撐腳131透過金屬膠14架設於該封裝基板10上。接著，進行封裝壓模作業，以供封裝膠體(圖略)包覆該半導體晶片11及散熱件13，並使該散熱件13之頂片130外露出封裝膠體。
於習知半導體封裝件1中，該金屬膠14可結合該封裝基板10之接地墊(圖略)，以令該散熱件13作為屏蔽結構，使該半導體晶片11免受電磁干擾(Electromagnetic Interference，簡稱EMI)。
惟，習知半導體封裝件1中，需藉由該散熱件13之配置以提供半導體晶片11散熱及屏蔽功能，使該散熱件13之支撐腳131會佔據該封裝基板10極大的使用面積，故不利於縮減該電路板之使用面積，因而無法達到積集化之目的。
再者，於單一基板結構10上分別放置該半導體晶片11及散熱件13，因而大幅增加製程時間，導致無法達到大量生產之目的。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明提供一種電子封裝件，係包括：基板結構，係具有電性接觸墊及接地墊；電子元件，係設於該基板結構上且電性連接該電性接觸墊；導電體，係為線體，其以間隔該電子元件之方式設於該基板結構上且電性連接該接地墊；封裝層，係形成於該基板結構上以包覆該電子元件及導電體，其中，該封裝層係定義有相對之第一表面與第二表面及鄰接該第一與第二表面之側面，該封裝層係以其第一表面結合至該基板結構上，以令該導電體外露於該封裝層之側面；以及導電層，係形成於該封裝層之側面上以接觸該導電體。
本發明亦提供一種電子封裝件之製法，係包括：提供一承載件，其包含複數陣列排設之基板結構，其中，各該基板結構係具有電性接 觸墊及接地墊；將電子元件設於該基板結構上，以令該電子元件電性連接該電性接觸墊，且將導電元件以打線方式設於該承載件上，以令該導電元件位於相鄰之兩該基板結構之間，並使該導電元件電性連接該接地墊；形成封裝層於該基板結構上，以令該封裝層包覆該電子元件及導電元件，其中，該封裝層係定義有相對之第一表面與第二表面，該封裝層係以其第一表面結合至該基板結構上；於相鄰兩該基板結構之間的封裝層之第二表面上形成凹部，以令該凹部斷開該導電元件，使該導電元件形成兩段導電體；形成導電層於該凹部中之封裝層上，以令該導電層接觸該導電元件；以及沿該凹部進行切單製程，以獲取複數電子封裝件，且該封裝層定義有鄰接該第一與第二表面之側面，以令該導電體於該封裝層之側面上接觸該導電層。
本發明又提供一種電子封裝件之製法，係包括：提供一承載件，其包含複數陣列排設之基板結構，以於各該基板結構之間定義有分隔交界線，其中，各該基板結構係具有電性接觸墊及接地墊；將電子元件設於該基板結構上，以令該電子元件電性連接該電性接觸墊，且將導電元件以打線方式設於該承載件上，以令該導電元件位於相鄰之兩該基板結構之間，並使該導電元件電性連接該接地墊；形成封裝層於該基板結構上，以令該封裝層包覆該電子元件及導電元件，其中，該封裝層係定義有相對之第一表面與第二表面，該封裝層係以其第一表面結合至該基板結構上；於相鄰兩該基板結構之間的封裝層之第二表面上形成凹部，以令該凹部斷開該導電元件，使該導電元件形成兩段導電體；沿該凹部進行切單製程，使該封裝層定義出鄰接該第一與第二表面之側面，以令該導電體外露於該封裝層之側面；以及形成導電層於該封裝層之側面上，以令該導電層接觸該導電體。
本發明另提供一種電子封裝件之製法，係包括：提供一具有電性接觸墊及接地墊之基板結構；將電子元件設於該基板結構上，以令該電子元件電性連接該電性接觸墊，且將導電體以打線方式設於該基板結構上，以令該導電體電性連接該接地墊；藉由載具承載該基板結構及其上之電子元件與導電體；形成封裝層於該基板結構上，以令該封裝層包覆該電子元件及導電體，其中，該封裝層係定義有相對之第一表面與第二表面及鄰接該第一表面與第二表面之側面，該封裝層係以其第一表面結合至該基板結構上，且令該導電體外露於該封裝層之側面；於形成該封裝層後，移除該載具；以及形成導電層於該封裝層之側面上，以令該導電層接觸該導電體。
前述之電子封裝件及其三種製法中，該凹部係未貫穿該封裝層，使該封裝層之側面係呈階梯狀。
前述之電子封裝件及其三種製法中，該凹部係貫穿該封裝層而未貫穿該基板結構，使該基板結構之側面係凸出該封裝層之側面。
前述之電子封裝件及其三種製法中，該凹部係貫穿該封裝層及該基板結構，使該封裝層之側面與該基板結構之側面係齊平。
前述之電子封裝件及其三種製法中，該導電層與該基板結構之側面係齊平。
前述之電子封裝件及其三種製法中，該導電層係形成於該封裝層之局部側面或全部側面上。
前述之電子封裝件及其三種製法中，該導電層係形成於該封裝層之全部側面上並延伸至該基板結構之側面上。例如，該導電層係形成於該基板結構之局部側面或全部側面上。
前述之電子封裝件及其三種製法中，該封裝層之第二表面上設有散熱結構。
前述之電子封裝件及其三種製法中，該電子元件係為主動元件、被動元件或其組合態樣者。
由上可知，本發明之電子封裝件及其製法，主要藉由該導電體取代習知散熱件，且該導電體之寬度遠小於習知散熱件之支撐腳之寬度，故相較於習知技術，當該電子元件與導電體設於該基板結構上後，有利於縮減該基板結構之使用面積，而能擴增其它功能之元件，以利於達到積集化目的，使電子產品符合微小化之需求。
再者，本發明之製法藉由使用該承載件，以於單一承載件上可製作多個電子封裝件，再經由切單製程以獲取多個電子封裝件，因而能大幅縮減製程時間，以達到大量生產之目的。
1:半導體封裝件
10:封裝基板
11:半導體晶片
11a,21a:作用面
11b,21b:非作用面
110,62:導電凸塊
111:底膠
12:TIM層
13:散熱件
130:頂片
131:支撐腳
14:金屬膠
2,3,4,5,6,7:電子封裝件
2a:封裝模組
20,50:基板結構
20c,23c:側面
200:結合層
201:電性接觸墊
202:接地墊
21,61:電子元件
210:電極墊
211:導線
22:導電元件
22a:導電體
220,320,420:凹部
23:封裝層
23a:第一表面
23b:第二表面
24:導電層
25:散熱結構
29:連接件
80:載具
81:模具
9:承載件
P1,P2:缺口
L:分隔交界線
S:切割路徑
圖1係為習知半導體封裝件之剖視示意圖。
圖2A至圖2D係為本發明之電子封裝件之製法之剖面示意圖。
圖2A-1係為圖2A之局部上視示意圖。
圖2A-2係為圖2A-1之另一態樣之局部上視示意圖。
圖2B-1及圖2B-2係為圖2B之其它不同態樣之剖面示意圖。
圖2C-1及圖2C-2係為圖2C之另一方式之剖面示意圖。
圖2D-1及圖2D-2係為圖2D之其它不同態樣之剖面示意圖。
圖3A係為圖2B-1之後續製程之剖面示意圖。
圖3B及圖3C係為圖3A之其它不同態樣之剖面示意圖。
圖4A係為圖2B-2之後續製程之剖面示意圖。
圖4B及圖4C係為圖4A之其它不同態樣之剖面示意圖。
圖5、圖6及圖7係為圖2D之其它實施例之剖面示意圖。
圖8A至圖8C係為本發明之電子封裝件之製法之另一實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2D係為本發明之電子封裝件2之製法之剖面示意圖。
如圖2A所示，將複數電子元件21接置於一包含複數基板結構20之承載件9上，並形成複數導電元件22於該承載件9上且位於相鄰之基板結構20之間。接著，形成一封裝層23於該承載件9上，使該封裝層23包覆該些電子元件21與該些導電元件22。
所述之承載件9係為條狀型(strip form)或整版面(panel)規格，以陣列排設該些基板結構20，如圖2A-1所示，使各該基板結構20之間定義有分隔交界線L。
於本實施例中，該基板結構20如具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路結構，其具有複數線路層，以令該線路層於該承載件9之其中一側上係具有複數電性接觸墊201與複數接地墊202。例如，圖5所示之電子封裝件5，該基板結構50可為無核心層(coreless)形式線路結構之封裝基板，其具有扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。應可理解地，該基板結構20亦可為其它可供承載如晶片等電子元件之承載結構，如矽中介板(silicon interposer)、導線架(lead frame)等，並不限於上述。
再者，該接地墊202係可依需求排設於該基板結構20上，如圖2A-1所示之邊緣區域或如圖2A-2所示之角落區域，但不限於上述。
所述之電子元件21係為主動元件、被動元件或其組合態樣者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a係具有複數電極墊210，而 該電子元件21係以該非作用面21b藉由結合層200黏貼至該基板結構20上，並藉由打線方式於該作用面21a上以如銲線之導線211電性連接該電極墊210與該電性接觸墊201。
再者，於其它實施例中，如圖6所示之電子封裝件6，該電子元件61以其作用面之電極墊藉由複數如銲錫材料、金屬柱(pillar)或其它構造之導電凸塊62以覆晶方式設於該基板結構20之電性接觸墊上，並可依需求將底膠(圖略)形成於該基板結構20與該作用面之間以包覆各該導電凸塊62。
應可理解地，且有關電子元件21電性連接基板結構20之方式繁多，且於該基板結構20上可接置所需類型及數量之電子元件，並不限於上述。
另外，單一基板結構20上可依需求配置至少一個電子元件21，如圖2A所示之一個電子元件21或如圖6所示之多個電子元件21,61。
所述之導電元件22係為打線製程所用之銲線，其如同導線211之結構，並以間隔該電子元件21之方式設於該基板結構20上，以令該導電元件22接觸結合至該基板結構20之接地墊202上，使該導電元件22電性連接該基板結構20。
於本實施例中，該些導電元件22之相對兩端部係分別結合至該承載件9之相鄰兩基板結構20之接地墊202上，如圖2A-1所示。
再者，基於該接地墊202之排設，該導電元件22可跨設於相鄰兩基板結構20之側邊區域，如圖2A-1所示；或者，該導電元件22亦可跨設於相鄰兩基板結構20之角落區域，如圖2A-2所示。
進一步，當該導電元件22跨設於相鄰兩基板結構20之角落區域時，可藉由打線方式所用之銲線作為連接件29，以令其相對兩端分別連接兩基板結構20上之導電元件22，如圖2A-2所示，且該連接件29亦連接於相鄰兩基板結構20之接地墊202上。
所述之封裝層23係定義有相對之第一表面23a與第二表面23b，其中，該封裝層23係以其第一表面23a結合至各該基板結構20上，以形成包含該基板結構20、電子元件21及封裝層23之封裝模組2a。
於本實施例中，該封裝層23係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該封裝層23之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該基板結構20上。
再者，可依需求形成一如黏貼式金屬片或鍍附式金屬層之散熱結構25於各該封裝模組2a之封裝層23之第二表面23b上。
如圖2B所示，於相鄰兩封裝模組2a之間的分隔交界線L上形成凹部220，以令該凹部220貫穿該散熱結構25並延伸至該封裝層23中，使該導電元件22斷開成兩段導電體22a。
於本實施例中，該導電體22a係外露於該凹部220之側壁面。
再者，該凹部220之深度可依需求設計。例如，該凹部可貫穿該封裝層23以延伸至該基板結構20，如圖2B-1所示之凹部320貫穿該基板結構20(或封裝模組2a)、或如圖2B-2所示之凹部420未貫穿該基板結構20。
如圖2C所示，接續圖2B所示之製程，於該封裝模組2a之表面上及該凹部220之側壁面上形成一導電層24，使該導電層24接觸該導電體22a，供作為屏蔽用。
於本實施例中，該導電層24係為金屬層，如金、銀、銅(Cu)、鎳(Ni)、鐵(Fe)、鋁(Al)、不銹鋼(Sus)等，但不以此為限。例如，可利用電鍍、塗佈(coating)、濺鍍(sputtering)、化鍍、無電鍍或蒸鍍等方式形成該導電層24。
再者，該導電層24並未填滿該凹部220，使相鄰兩封裝模組2a之間的分隔交界線L處仍呈現凹狀。
如圖2D所示，於各該分隔交界線L處沿圖2C所示之切割路徑S進行切單製程，以獲取複數電子封裝件2。
於本實施例中，基於圖2B所示之凹部220之設計，該封裝層23之側面23c係呈階梯狀。例如，該封裝模組2a係於該封裝層23於鄰接該第二表面23b之局部側面23c上形成缺口P1(或凹陷處)，以令該導電層24形成於該缺口P1(或凹陷處)上，使該基板結構20之側面20c與封裝層23鄰接該第一表面23a之局部側面23c外露，即未覆蓋該導電層24。
再者，該導電層24亦可覆蓋該基板結構20之側面20c與該封裝層23鄰接該第一表面23a之局部側面23c，如圖2D-1所示。例如，可先沿各該分隔交界線L進行切單製程，如圖2C-1所示，再於該散熱結構25、該基板結構20之側面20c與該封裝層23之側面23c上形成該導電層24。
應可理解地，若接續圖2C-1所示之製程，該導電層24亦可僅形成於該散熱結構25及該封裝層23於鄰接該第二表面23b之局部側面23c上，如圖2D-2所示，而使該基板結構20之側面20c與封裝層23鄰接該第一表面23a之局部側面23c外露，且該導電層24齊平該基板結構20之側面20c與該封裝層23之外露側面23c。
又，若接續圖2B-1所示之製程，即該凹部320貫穿該封裝層23與該基板結構20，可獲取如圖3A所示之電子封裝件3，且該基板結構20之全部側面20c與該封裝層23之全部側面20c齊平(或共平面)，使該導電層24可形成於該基板結構20之全部側面20c與該封裝層23之全部側面20c上。應可理解地，該導電層24可依需求延伸形成於該封裝層23之局部側面23c上(如圖3B所示)或該基板結構20之局部側面20c(如圖3C所示)上。
另外，若接續圖2B-2及圖2C-2所示之製程，即該凹部420貫穿該封裝層23而未貫穿該基板結構20，可獲取如圖4A所示之電子封裝件4，其係於該封裝層23之全部側面23c與該基板結構20之局部側面20c上形成缺口P2(或凹陷處)，以令該導電層24形成於該缺口P2(或凹陷處)上而外露該基板結構20之部分側面20c。應可理解地，該導電層24可依需求覆蓋該基板結構20之全部側面20c(如圖4B所示)；或者，該導電層24亦可齊平該基板結構20之外露側面20c(如圖4C所示)。
因此，本發明之製法主要藉由該導電體22a與該導電層24相互接觸，以作為屏蔽結構，而取代習知散熱件，使該電子元件21免受電磁干擾(Electromagnetic Interference，簡稱EMI)，故相較於習知技術，本 發明之導電體22a之線體之寬度遠小於習知散熱件之支撐腳之寬度，以當該電子元件21與導電體22a設於該基板結構20上後，有利於縮減該基板結構20之使用面積，而能佈設其它功能之元件，以利於達到積集化目的，使電子產品符合微小化之需求。
進一步，該導電層24可對該電子元件21產生散熱及屏蔽效果，故如圖7所示，該電子封裝件7可免用散熱結構25。
再者，本發明之製法藉由該承載件9包含複數基板結構20，以於單一承載件9上製作多個封裝模組2a，再經由切單製程以獲取多個電子封裝件2,3,4,5,6,7，因而能大幅縮減製程時間，以達到大量生產之目的。
另外，該電子封裝件2,3,4,5,6,7之製作方式亦可於單一基板結構20上進行，如圖8A至圖8C所示(以圖2D之電子封裝件2為例)，並不限於使用該承載件9之製作方式。例如，如圖8A所示，藉由載具80承載該基板結構20及其上配置(例如電子元件21與導電體22a)，再如圖8B所示，藉由模具81封蓋該載具80以形成該封裝層23，之後移除該載具80與該模具81，並於該封裝層23上形成散熱結構25及導電層24，以獲取該電子封裝件2，如圖8C所示。
本發明亦提供一種電子封裝件2,3,4,5,6,7，係包括：一基板結構20,50、至少一電子元件21,61、至少一導電體22a、一封裝層23以及導電層24。
所述之基板結構20,50係具有複數電性接觸墊201及至少一接地墊202。
所述之電子元件21,61係設於該基板結構20,50上且電性連接該電性接觸墊201。
所述之導電體22a係為線體，其以間隔該電子元件21,61之方式設於該基板結構20,50上且電性連接該接地墊202。
所述之封裝層23係形成於該基板結構20,50上以包覆該電子元件21,61及導電體22a，其中，該封裝層23係定義有相對之第一表面23a與第二表面23b及鄰接該第一與第二表面23a,23b之側面23c，該封裝層23係以其第一表面23a結合至該基板結構20,50上，以令該導電體22a外露於該封裝層23之側面23c。
所述之導電層24係形成於該封裝層23之側面23c上以接觸該導電體22a。
於一實施例中，該封裝層23之側面23c係呈階梯狀。
於一實施例中，該基板結構20之側面20c係凸出該封裝層23之側面23c。
於一實施例中，該封裝層23之側面23c與該基板結構20之側面20c係齊平。
於一實施例中，該導電層24與該基板結構20之側面20c係齊平。
於一實施例中，該導電層24係形成於該封裝層23之局部側面23c或全部側面23c上。
於一實施例中，該導電層24係形成於該封裝層23之全部側面23c上並延伸至該基板結構20之側面20c上。例如，該導電層24係形成於該基板結構20之局部側面20c或全部側面20c上。
於一實施例中，該封裝層23之第二表面23b上係設有一散熱結構25，且令該導電層24覆蓋該散熱結構25。
於一實施例中，該電子元件21,61係為主動元件、被動元件或其組合態樣者。
綜上所述，本發明之電子封裝件及其製法，主要藉由該導電體取代習知散熱件，使該導電體之寬度遠小於習知散熱件之支撐腳之寬度，故當該電子元件與導電體設於該基板結構上後，有利於縮減該基板結構之使用面積，而能擴增其它功能之元件，以利於達到積集化目的，使電子產品符合微小化之需求。
再者，本發明之製法藉由使用該承載件，以於單一承載件上製作多個封裝模組，再經由切單製程以獲取多個電子封裝件，因而能大幅縮減製程時間，以達到大量生產之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:基板結構
20c,23c:側面
200:結合層
201:電性接觸墊
202:接地墊
21:電子元件
21a:作用面
21b:非作用面
210:電極墊
211:導線
22a:導電體
23:封裝層
23a:第一表面
23b:第二表面
24:導電層
25:散熱結構
P1:缺口

Claims (20)

  1. 一種電子封裝件之製法，係包括：提供一承載件，其包含複數陣列排設之基板結構，其中，該基板結構係具有電性接觸墊及接地墊；將電子元件設於各該基板結構上，以令該電子元件電性連接該電性接觸墊，且將導電元件以打線方式設於該承載件上，以令該導電元件位於相鄰之兩該基板結構之間，並使該導電元件電性連接該接地墊；形成封裝層於該基板結構上，以令該封裝層包覆該電子元件及導電元件，其中，該封裝層係定義有相對之第一表面與第二表面，該封裝層係以其第一表面結合至該基板結構上；於相鄰兩該基板結構之間的該封裝層之第二表面上形成凹部，以令該凹部斷開該導電元件，使該導電元件形成兩段導電體；形成導電層於該凹部中之該封裝層上，以令該導電層接觸該導電體；以及沿該凹部進行切單製程，以令該封裝層定義有鄰接該第一表面與第二表面之側面，以令該導電體於該封裝層之側面上接觸該導電層。
  2. 如請求項1所述之電子封裝件之製法，其中，該凹部係未貫穿該封裝層，使該封裝層之側面係呈階梯狀。
  3. 如請求項1所述之電子封裝件之製法，其中，該凹部係貫穿該封裝層而未貫穿該基板結構，使該基板結構之側面係凸出該封裝層之側面。
  4. 如請求項1所述之電子封裝件之製法，其中，該凹部係貫穿該封裝層及該基板結構，使該封裝層之側面與該基板結構之側面係齊平。
  5. 如請求項1所述之電子封裝件之製法，其中，該導電層與該基板結構之側面係齊平。
  6. 如請求項1所述之電子封裝件之製法，其中，該導電層係形成於該封裝層之局部側面或全部側面上。
  7. 如請求項1所述之電子封裝件之製法，其中，該導電層係形成於該封裝層之全部側面上並延伸至該基板結構之側面上。
  8. 如請求項7所述之電子封裝件之製法，其中，該導電層係形成於該基板結構之局部側面或全部側面上。
  9. 如請求項1所述之電子封裝件之製法，其中，該封裝層之第二表面上設有散熱結構，且令該導電層覆蓋該散熱結構。
  10. 如請求項1所述之電子封裝件之製法，其中，該電子元件係為主動元件、被動元件或其組合態樣者。
  11. 一種電子封裝件之製法，係包括：提供一承載件，其包含複數陣列排設之基板結構，以於各該基板結構之間定義有分隔交界線，其中，各該基板結構係具有電性接觸墊及接地墊；將電子元件設於該基板結構上，以令該電子元件電性連接該電性接觸墊，且將導電元件以打線方式設於該承載件上，以令該導電元件位於相鄰之兩該基板結構之間，並使該導電元件電性連接該接地墊； 形成封裝層於該基板結構上，以令該封裝層包覆該電子元件及導電元件，其中，該封裝層係定義有相對之第一表面與第二表面，該封裝層係以其第一表面結合至該基板結構上；於相鄰兩該基板結構之間的該封裝層之第二表面上形成凹部，以令該凹部斷開該導電元件，使該導電元件形成兩段導電體；沿該凹部進行切單製程，使該封裝層定義出鄰接該第一表面與第二表面之側面，以令該導電體外露於該封裝層之側面；以及形成導電層於該封裝層之側面上，以令該導電層接觸該導電體。
  12. 如請求項11所述之電子封裝件之製法，其中，該凹部係未貫穿該封裝層，使該封裝層之側面係呈階梯狀。
  13. 如請求項11所述之電子封裝件之製法，其中，該凹部係貫穿該封裝層而未貫穿該基板結構，使該基板結構之側面係凸出該封裝層之側面。
  14. 如請求項11所述之電子封裝件之製法，其中，該凹部係貫穿該封裝層及該基板結構，使該封裝層之側面與該基板結構之側面係齊平。
  15. 如請求項11所述之電子封裝件之製法，其中，該導電層與該基板結構之側面係齊平。
  16. 如請求項11所述之電子封裝件之製法，其中，該導電層係形成於該封裝層之局部側面或全部側面上。
  17. 如請求項11所述之電子封裝件之製法，其中，該導電層係形成於該封裝層之全部側面上並延伸至該基板結構之側面上。
  18. 如請求項17所述之電子封裝件之製法，其中，該導電層係形成於該基板結構之局部側面或全部側面上。
  19. 如請求項11所述之電子封裝件之製法，其中，該封裝層之第二表面上設有散熱結構，且令該導電層覆蓋該散熱結構。
  20. 如請求項11所述之電子封裝件之製法，其中，該電子元件係為主動元件、被動元件或其組合態樣者。
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TW202236447A (zh) * 2021-03-03 2022-09-16 美商高通科技公司 包括被配置用於電磁干擾遮罩和散熱的金屬層的封裝

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