TWI728759B

TWI728759B - 顯示面板

Info

Publication number: TWI728759B
Application number: TW109109848A
Authority: TW
Inventors: 林容甫; 王賢軍; 王雅榕; 張琬珩; 范振峰; 黃書豪; 蘇松宇
Original assignee: 友達光電股份有限公司
Priority date: 2020-03-24
Filing date: 2020-03-24
Publication date: 2021-05-21
Also published as: CN112133247A; CN112133247B; TW202137172A

Abstract

一種顯示面板包含複數發光二極體、複數畫素電路、一第一控制電路以及一第一驅動電路。畫素電路分別連接該些發光二極體。第一控制電路連接該些畫素電路。第一驅動電路包含複數輸出端且該些輸出端連接第一控制電路。複數第一發光訊號分別自該些輸出端且經由第一控制電路輸出至該些畫素電路，以分別控制該些發光二極體發亮。該些第一發光訊號的電壓值彼此相異且依序遞減。

Description

顯示面板

本揭示中所述實施例內容是有關於一種顯示技術，特別關於一種顯示面板。

隨著顯示技術的發展，多種顯示面板已被開發出來。由於發光二極體較為省電，因此各式發光二極體((light emitting diode，LED)的顯示面板已應用於各式電子裝置。在一些應用中，可能需要大尺寸或線寬較窄的顯示面板。然而，這些大尺寸或線寬較窄的顯示面板可能伴隨有電源電壓降的問題。

本揭示之一些實施方式是關於一種顯示面板。顯示面板包含複數發光二極體、複數畫素電路、一第一控制電路以及一第一驅動電路。畫素電路分別連接該些發光二極體。第一控制電路連接該些畫素電路。第一驅動電路包含複數輸出端且該些輸出端連接第一控制電路。複數第一發光訊號分別自該些輸出端且經由第一控制電路輸出至該些畫素電路，以分別控制該些發光二極體發亮。該些第一發光訊號的電壓值彼此相異且依序遞減。

在一些實施例中，該些畫素電路中的任一行包含第1個-第N個畫素電路。第1個-第N個畫素電路依序連接至一晶片且晶片用以提供一第一電壓以及一第二電壓。由第1個-第N個畫素電路所分別接收的該些第一發光訊號依序遞減。N為大於1的正整數。

在一些實施例中，該些畫素電路的各者包含一發光電路、一資料寫入電路、一重置電路以及一電容。資料寫入電路連接發光電路。電容連接資料寫入電路、發光電路以及重置電路。

在一些實施例中，發光電路包含一第一電晶體、一第二電晶體以及一第三電晶體。第一電晶體用以接收第一電壓且受該些第一發光訊號中的一相應者控制。第二電晶體用以基於由資料寫入電路所接收的一資料訊號而受控。第三電晶體用以接收第二電壓且受該些第一發光訊號中的相應者控制。第二電晶體連接於第一電晶體與第三電晶體之間。

在一些實施例中，第一控制電路包含第1個-第N個電阻以及N個第四電晶體。第1個-第N個電阻串聯連接於一第三電壓與一第四電壓之間，以形成N個連接節點。N個第四電晶體的各者包含一第一端、一第二端以及一控制端。N個第一端分別連接該些輸出端，N個第二端分別連接第1個-第N個畫素電路中的第一電晶體以及第三電晶體，且N個控制端依序連接於N個連接節點。

在一些實施例中，該些電阻的電阻值彼此不同。

在一些實施例中，第一控制電路更包含一限流電路。限流電路用以接收第三電壓且受一第五電壓控制。限流電路連接第1個電阻。

在一些實施例中，限流電路包含一第五電晶體或一二極體。

在一些實施例中，第五電晶體的閘極寬度小於N個第四電晶體的其中一者的閘極寬度。

在一些實施例中，顯示面板更包含一第二控制電路以及一第二驅動電路。第二驅動電路連接第二控制電路。複數第二發光訊號分別自第二驅動電路且經由第二控制電路輸出至該些畫素電路。該些第二發光訊號的電壓值彼此相異且依序遞減。第一控制電路以及第一驅動電路設置於該些畫素電路的一側，且第二控制電路以及第二驅動電路設置於該些畫素電路另一側。

本揭示之一些實施方式是關於一種顯示面板。顯示面板包含一基板、至少一導電層、一平坦層以及複數發光二極體。至少一導電層設置於基板上且包含一第一佈線區、一第二佈線區以及一第三佈線區。一驅動電路設置於第一佈線區。一控制電路設置於第二佈線區且連接驅動電路。複數畫素電路設置於第三佈線區且連接控制電路。控制電路包含複數電晶體。該些電晶體透過複數彎曲狀導電線段連接。平坦層設置於至少一導電層上。該些發光二極體設置於平坦層上。

在一些實施例中，該些彎曲狀導電線段的各者形成一電阻性元件。

在一些實施例中，控制電路設置於顯示面板的一周邊區域。

在一些實施例中，控制電路設置於顯示面板的一主動區域。

綜上所述，本揭示的顯示面板可改善因電源電壓降所造成的亮度不均勻的問題。

以下將以圖式揭露本揭示之複數個實施方式。應瞭解到，實務上的細節不應用以限制本揭示。也就是說，在本揭示部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

參考第1圖。第1圖是依照本揭示一些實施例所繪示的顯示面板100的示意圖。以第1圖示例而言，顯示面板100定義有主動區域(active area)AA以及周邊區域BD。

顯示面板100可例如是發光二極體(LED)顯示面板、有機發光二極體(organic LED，OLED)顯示面板、微發光二極體(micro LED，MLED)顯示面板、次毫米發光二極體(mini LED)顯示面板，但本揭示不以上述為限。

一般而言，顯示面板100更包含晶片C。晶片C可透過走線以及電阻(如第4圖)提供電源電壓(例如：電壓VDD以及電壓VSS)至畫素電路(如第2圖中的畫素電路128)。在一些實施例中，電壓VDD例如為10伏特而電壓VSS例如為0伏特，但本揭示不以此為限。由於電源電壓降(IR-drop)的現象，遠離晶片C的畫素所接收到的電壓VDD小於靠近晶片C的畫素所接收到的電壓VDD。遠離晶片C的畫素所接收到的電壓VSS大於靠近晶片C的畫素所接收到的電壓VSS。這會使顯示面板100的發光不均勻，進而影響到顯示面板100的顯示效果。

參考第1圖以及第2圖。第2圖是依照本揭示一些實施例所繪示的第1圖中剖面線L1-L1的放大示意圖。以第2圖示例而言，顯示面板100包含基板110、至少一導電層120、平坦層130以及複數發光二極體140。至少一導電層120設置於基板110上。平坦層130設置於至少一導電層120上。複數發光二極體140設置於平坦層130上。該些發光二極體140可為一般發光二極體、有機發光二極體、微發光二極體、次毫米發光二極體，同樣的本揭示不以上述為限。

在一些實施例中，至少一導電層120包含複數導電層(例如：導電層M1、導電層M2……)，以形成各式電路。舉例而言，導電層120包含佈線區域R1-R4。驅動電路122設置於佈線區域R1。控制電路124設置於佈線區域R2且連驅動電路122。位移暫存電路126設置於佈線區域R3。複數畫素電路128設置於佈線區域R4且連接控制電路124。在這個例子中，佈線區域R1、佈線區域R2、佈線區域R3相應於周邊區域BD。換句話說，驅動電路122、控制電路124以及位移暫存電路126設置於周邊區域BD。佈線區域R4相應於主動區域AA。換句話說，該些畫素電路128設置於主動區域AA。

在一些實施例中，驅動電路122輸出初始發光訊號。控制電路124接收初始發光訊號，且輸出複數調整後的發光訊號至該些畫素電路128，以使該些畫素電路128分別控制該些發光二極體140發亮，其中該些調整後的發光訊號的電壓值彼此相異且依序遞減。藉由控制電路124輸出該些電壓相異的發光訊號至該些畫素電路128，可降低電源電壓降問題。關於控制電路124如何降低電源電壓降問題，將於後面段落進行敘述。另外，位移暫存電路126可輸出複數閘級訊號，且將該些閘級訊號提供給主動區域AA中的的畫素陣列。

在一些實施例中，平坦層130包含有機材料且包含有複數連接通孔(via)(圖未示)，且該些連接通孔用以連接至少一導電層120以及該些發光二極體140。舉例而言，連接通孔可用以將畫素電路128連接至發光二極體140。

參考第3圖。第3圖是依照本揭示一些實施例所繪示的第2圖中的畫素電路128以及發光二極體140的示意圖。第3圖中所繪示的畫素電路128的配置為五電晶體一電容(5T1C)的配置架構。需特別注意的是，此配置方式僅用於示例，且本揭示不以此配置為限。各種畫素電路的實現方式皆在本揭示的範圍中。以第3圖示例而言，畫素電路128包含發光電路1281、資料寫入電路1282、重置電路1283以及電容C1。發光電路1281連接發光二極體140。資料寫入電路1282連接發光電路1281。電容C1連接發光電路1281、資料寫入電路1282以及重置電路1283。

以第3圖示例而言，發光電路1281包含電晶體T1-T3。資料寫入電路1282包含電晶體T4。重置電路1283包含電晶體T5。電晶體T1連接於發光二極體140與電晶體T2之間，電晶體T1用以接收電壓VDD，且電晶體T1受發光訊號EM控制。電晶體T2連接於電晶體T1以及電晶體T3之間，且電晶體T2受位於節點N1的電壓VG控制，其中位於節點N1的電壓VG相關於資料訊號DATA。電晶體T3用以接收電壓VSS，且電晶體T3亦受發光訊號EM控制。電晶體T4連接節點N1且用以接收資料訊號DATA，且電晶體T4受致能訊號SN控制。電晶體T5以及電容C1連接於節點N2，且電晶體T5受致能訊號SN控制。電容C1連接於節點N1與節點N2之間。

在運作上，當致能訊號SN具有致能位準時，電晶體T4以及電晶體T5導通。位於節點N1的電壓會響應於資料訊號DATA而上升。位於節點N2的電壓會拉至電壓VSS以重置節點N2。當位於節點N1的電壓上升至電晶體T2的致能位準，電晶體T2導通。接著，當發光訊號EM具有致能位準時，電晶體T1以及電晶體T3導通。當電晶體T1以及電晶體T3導通時，一電流路徑P形成於電晶體T1-T3。如此，發光二極體140將會發亮。

關於控制電路124如何降低電源電壓降問題，將於下段進行說明。

若顯示面板100的畫素陣列具有M行N列為例，代表任一行畫素陣列具有N個畫素，其中M以及N可為大於1的正整數。一併參考第3圖以及第4圖。第4圖是依照本揭示一些實施例所繪示的驅動電路122、控制電路124、N個畫素電路128[1]-128[n]以及晶片C的示意圖。為了易於簡潔以易於瞭解，第4圖的畫素電路128僅繪示資料電路1281中的電晶體T1-T3，而省略其他元件(例如：發光二極體)以及其他訊號。晶片C用以提供電壓VDD以及電壓VSS。畫素電路128[1]-128[n]依序連接至晶片C，其中畫素電路128[1]為遠離晶片C的畫素電路，畫素電路128[n]為靠近晶片C的畫素電路。在這個情況下，畫素電路128[1]所接收到的電壓VDD’最小，且畫素電路128[n]所接收到的電壓VDD’最大。畫素電路128[1]所接收到的電壓VSS’最大，且畫素電路128[n]所接收到的電壓VSS’最小。

驅動電路122包含發光訊號產生電路1221以及輸出端OUT[1]-OUT[n]。輸出端OUT[1]-OUT[n]連接控制電路124。控制電路124包含電阻R[1]-R[n]以及電晶體M[1]-M[n]。電晶體M[1]-M[n]的各者包含第一端、第二端以及第三端(控制端)。在一些實施例中，控制電路124可更包含電阻R[n+1]。電阻R[1]-R[n+1]串聯連接以形成N個連接節點。電阻R[1]-R[n+1]連接於電壓VA以及電壓VB之間。在一些實施例中，電壓VA例如為10伏特而電壓VB例如為8伏特，但本揭示不以此為限。電晶體M[1]-M[n]的第一端分別連接輸出端OUT[1]-OUT[n]。電晶體M[1]-M[n]的第二端分別連接畫素電路128[1]-128[n]中的電晶體T1以及電晶體T3。電晶體M[1]-M[n]的控制端連接N個連接節點。舉例而言，電晶體M[1]的第一端連接輸出端OUT[1]，電晶體M[1]的第二端連接畫素電路128[1]中的電晶體T1以及電晶體T3的控制端，且電晶體M[1]的第三端(控制端)連接至電阻R[1]與電阻R[2]之間的連接節點。

在運作上，發光訊號產生電路1221產生初始發光訊號。初始發光訊號經由輸出端OUT OUT[1]-OUT[n]輸出至控制電路124。

由於控制電路124的電阻R[1]-R[n+1]串聯連接於電壓VA以及電壓VB之間，電阻R[1]-R[n+1]會對電壓VA以及電壓VB進行分壓。據此，電阻R[1]-R[n+1]中任兩相鄰電阻之間的連接節點的電壓將會不同。具體而言，這些連接節點的電壓將會依序遞減。也就是說，電晶體M[1]-M[n]的控制端的電壓會依序遞減，這使得電晶體M[1]-M[n]的導通程序依序遞減。舉例而言，由於電阻R[1]與電阻R[2]之間的連接節點的電壓最大，因此電晶體M[1]的導通程度最大。由於電阻R[n]與前一個電阻之間的連接節點的電壓最小，因此電晶體M[n]的導通程度最小。據此，由電晶體M[1]-M[n]所輸出且分別輸出至畫素電路128[1]-128[n]的發光訊號VEM[1]-VEM[n]將會依序遞減。

如前所述，遠離晶片C的畫素電路128[1]所接收到的電壓VDD’最小，且畫素電路128[1]所接收到的電壓VSS’最大。藉由將傳送至畫素電路128[1]的電晶體T1以及電晶體T3的發光訊號VEM[1]設定為最大，可將電晶體T2的一端T2D與電晶體T2的另一端T2S之間的跨壓維持為相同或相近於畫素電路128[n]中電晶體T2的兩端的跨壓。如此，流經畫素電路128[1]的電晶體T2的電流會相同或相近於流經畫素電路128[n]的電晶體T2的電流。以此類推，流經其他畫素電路中電晶體T2的電流亦會相同或相近於流經畫素電路128[n]的電晶體T2的電流。在這個情況下，流經所有發光二極體140的電流將可調整成較為較一致。據此，所有發光二極體140的亮度將會較為均勻，進而改善因電源電壓降所造成的亮度不均勻的問題。

電阻R[1]-R[n+1]的電阻值可依據電源電壓降的程度進行設計。在一些實施例中，電阻R[1]-R[n+1]的電阻值可為相同。在一些其他的實施例中，電阻R[1]-R[n+1]的電阻值可為部分相同或彼此不同。

參考第5圖。第5圖是依照本揭示一些實施例所繪示的第2圖中的驅動電路122、控制電路124以及位移暫存電路126的局部佈局示意圖。以第5圖示例而言，第4圖中的電阻R[1]-R[n+1](電阻性元件)是以複數導電線段CS實現。導電線段CS的材料可為金屬或透明導電膜。各種導電材料皆在本揭示的範圍中。該些導電線段CS可依序連接且形成彎曲狀，並依序連接至電晶體M[1]-M[n]，以形成第4圖中的控制電路124。

參考第6圖。第6圖是是依照本揭示一些其他實施例所繪示的剖面示意圖。第6圖與第2圖之間的主要差異在於，在第6圖中的佈線區域R1-R4皆設置於主動區域AA。也就是說，驅動電路122、控制電路124、位移暫存電路126以及畫素電路128皆設置於主動區域AA。

參考第7圖。第7圖是依照本揭示一些其他的實施例所繪示的兩驅動電路122、兩控制電路124以及複數畫素電路128的示意圖。第7圖與第4圖之間的主要差異在於，在第7圖中，兩控制電路124連接該些畫素電路128，且兩驅動電路122分別連接兩控制電路124。

舉例而言，其中一組控制電路124以及驅動電路122設置於該些畫素電路128的一側(例如：圖示的左側)，且發光訊號VEM1[1]-VEM1[n]自設置於左側的驅動電路122經由設置於左側的控制電路124輸出至該些畫素電路128。另一組控制電路124以及驅動電路122設置於該些畫素電路128的另一側(例如：圖示的右側)，且發光訊號VEM2[1]-VEM2[n]自設置於右側的驅動電路122經由設置於右側的控制電路124輸出至該些畫素電路128。在一些實施例中，發光訊號VEM1[1]-VEM[n]的電壓值依序遞減。對應地，發光訊號VEM2[1]-VEM2[n]的電壓值亦依序遞減。簡單而言，在第4圖所繪示的是單驅動，而第7圖所繪示的是雙驅動。由於第7圖中的運作相似於第4圖中的運作，故於此不再贅述。

以第4圖中，若顯示面板100為較大尺寸且未設置右側的驅動電路122以及控制電路124，自左側輸出的發光訊號VEM1[1]-VEM1[n]在傳輸過程中也會產生電源電壓降。

相較於上述，在第7圖中，左側的發光訊號VEM1[1]傳送至畫素電路128[1]的電晶體T1，且右側的發光訊號VEM2[1]傳送至畫素電路128[1]的電晶體T3。在這個情況下，右側的發光訊號VEM1[1]可用以彌補左側的發光訊號VEM1[1]的電源電壓降。也就是說，雙驅動方式可更有效地改善因電源電壓降所造成的亮度不均勻問題。

參考第8圖。第8圖是依照本揭示一些實施例所繪示的控制電路824的示意圖。在一些實施例中，第4圖以及第7圖的控制電路124可改由第8圖中的控制電路824實現。第8圖的控制電路824與前述的控制電路124的主要差異在於，控制電路824更包含限流電路8242。在一些實施例中，限流電路8242可由電晶體ML實現。限流電路8242連接電阻R[1]。限流電路8242用以接收電壓VA且受電壓VL控制。限流電路8242可用以限制電流，以降低功率。在一些實施例中，電晶體ML的閘極寬度小於電晶體M[1]M[n]的其中一者的閘極寬度。

參考第9圖。第9圖是依照本揭示一些實施例所繪示的控制電路924的示意圖。在一些實施例中，第4圖以及第7圖的控制電路124可改由第9圖中的控制電路924實現。第9圖的控制電路924與第8圖的控制電路824的主要差異在於，控制電路924的電晶體MK的控制端與一端連接。等效而言，控制電路924可視為二極體。

各種功能性元件和方塊已於此公開。對於本技術領域具通常知識者而言，功能方塊可由電路（不論是專用電路，或是於一或多個處理器及編碼指令控制下操作的通用電路）實現，其一般而言包含用以相應於此處描述的功能及操作對電氣迴路的操作進行控制之電晶體或其他電路元件。如將進一步理解地，一般而言電路元件的具體結構與互連，可由編譯器(compiler)，例如暫存器傳遞語言(register transfer language，RTL)編譯器決定。暫存器傳遞語言編譯器對與組合語言代碼(assembly language code)相當相似的指令碼(ascript)進行操作，將指令碼編譯為用於佈局或製作最終電路的形式。確實地，暫存器傳遞語言以其促進電子和數位系統設計過程的所扮演的角色和用途而聞名。

雖然本揭示已以實施方式揭露如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。

100:顯示面板 110:基板 120:導電層 122:驅動電路 1221:發光訊號產生電路 124,824,924:控制電路 126:位移暫存電路 128,128[1]-128[n]:畫素電路 1281:發光電路 1282:資料寫入電路 1283:重置電路 130:平坦層 140:發光二極體 8242:限流電路 AA:主動區域 BD:周邊區域 L1-L1:剖面線 C:晶片 VDD,VSS,VG,VA,VB,VDD’ ,VSS’ ,VL:電壓 M1,M2:導電層 R1,R2,R3,R4:佈線區域 T1-T5,M[1]-M[n],ML,MK:電晶體 EM,VEM[1]-VEM[n],VEM1[1]-VEM1[n],VEM2[1]-VEM2[n]:發光訊號 N1,N2:節點 DATA:資料訊號 SN:致能訊號 C1:電容 P:電流路徑 OUT[1]-OUT[n]:輸出端 R[1]-R[n] ,R[n+1]:電阻 T2D,T2S:端 CS:導電線段

為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下：第1圖是依照本揭示一些實施例所繪示的一顯示面板的示意圖；第2圖是依照本揭示一些實施例所繪示的第1圖中剖面線的放大示意圖；第3圖是依照本揭示一些實施例所繪示的一畫素電路以及一發光二極體的示意圖；第4圖是依照本揭示一些實施例所繪示的一驅動電路、一控制電路、一行畫素電路以及一晶片的示意圖；第5圖是依照本揭示一些實施例所繪示的第2圖中的驅動電路、控制電路以及位移暫存電路的局部佈局示意圖；第6圖是依照本揭示一些其他實施例所繪示的剖面示意圖；第7圖是依照本揭示一些其他的實施例所繪示的兩驅動電路、兩控制電路以及複數畫素電路的示意圖；第8圖是依照本揭示一些實施例所繪示的一控制電路的示意圖；以及第9圖是依照本揭示一些實施例所繪示的一控制電路的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

122:驅動電路

1221:發光訊號產生電路

124:控制電路

128[1]-128[n]:畫素電路

C:晶片

VDD,VDD’,VSS,VSS’,VG,VA,VB:電壓

T1-T3,M[1]-M[n]:電晶體

VEM[1]-VEM[n]:發光訊號

OUT[1]-OUT[n]:輸出端

R[1]-R[n],R[n+1]:電阻

T2D,T2S:端

Claims

一種顯示面板，包含：複數發光二極體；複數畫素電路，分別連接該些發光二極體；一第一控制電路，連接該些畫素電路；以及一第一驅動電路，包含複數輸出端且該些輸出端連接該第一控制電路，其中複數第一發光訊號分別自該些輸出端且經由該第一控制電路輸出至該些畫素電路，以分別控制該些發光二極體發亮，其中該些第一發光訊號的電壓值彼此相異且依序遞減；其中該些畫素電路中的任一行包含第1個-第N個畫素電路，該第1個-第N個畫素電路依序連接，由該第1個-第N個畫素電路所分別接收的該些第一發光訊號依序遞減，其中N為大於1的正整數。
如請求項1所述的顯示面板，其中該第1個-第N個畫素電路依序連接至一晶片且該晶片用以提供一第一電壓以及一第二電壓。
如請求項1所述的顯示面板，其中該些畫素電路的各者包含：一發光電路；一資料寫入電路，連接該發光電路；一重置電路；以及一電容，連接該資料寫入電路、該發光電路以及該重置電路。
如請求項3所述的顯示面板，其中該發光電路包含：一第一電晶體，用以接收該第一電壓且受該些第一發光訊號中的一相應者控制；一第二電晶體，用以基於由該資料寫入電路所接收的一資料訊號而受控；以及一第三電晶體，用以接收該第二電壓且受該些第一發光訊號中的該相應者控制，其中該第二電晶體連接於該第一電晶體與該第三電晶體之間。
如請求項4所述的顯示面板，其中該第一控制電路包含：第1個-第N個電阻，串聯連接於一第三電壓與一第四電壓之間，以形成N個連接節點；以及N個第四電晶體，其中該N個第四電晶體的各者包含一第一端、一第二端以及一控制端，其中該N個第一端分別連接該些輸出端，該N個第二端分別連接該第1個-第N個畫素電路中的該第一電晶體以及該第三電晶體，且該N個控制端依序連接於該N個連接節點。
如請求項5所述的顯示面板，其中該些電阻的電阻值彼此不同。
如請求項5所述的顯示面板，其中該第一控制電路更包含：一限流電路，用以接收該第三電壓且受一第五電壓控制，其中該限流電路連接該第1個電阻。
如請求項7所述的顯示面板，其中該限流電路包含一第五電晶體或一二極體。
如請求項7所述的顯示面板，其中該第五電晶體的閘極寬度小於該N個第四電晶體的其中一者的閘極寬度。
如請求項1所述的顯示面板，其中該顯示面板更包含：一第二控制電路，連接該些畫素電路；以及一第二驅動電路，連接該第二控制電路，其中複數第二發光訊號分別自該第二驅動電路且經由該第二控制電路輸出至該些畫素電路，其中該些第二發光訊號的電壓值彼此相異且依序遞減，其中該第一控制電路以及該第一驅動電路設置於該些畫素電路的一側，且該第二控制電路以及該第二驅動電路設置於該些畫素電路另一側。
一種顯示面板，包含：一基板；至少一導電層，設置於該基板上且包含一第一佈線區、一第二佈線區以及一第三佈線區，其中一驅動電路設置於該第一佈線區，一控制電路設置於該第二佈線區且連接該驅動電路，且複數畫素電路設置於該第三佈線區且連接該控制電路，其中該控制電路包含複數電晶體，其中該些電晶體透過複數彎曲狀導電線段連接；一平坦層，設置於該至少一導電層上；以及複數發光二極體，設置於該平坦層上。
如請求項11所述的顯示面板，其中該些彎曲狀導電線段的各者形成一電阻性元件。
如請求項11所述的顯示面板，其中該控制電路設置於該顯示面板的一周邊區域。
如請求項11所述的顯示面板，其中該控制電路設置於該顯示面板的一主動區域。