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TWI712852B - 靜態電壓降違規預測系統及方法 - Google Patents

靜態電壓降違規預測系統及方法 Download PDF

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TWI712852B
TWI712852B TW108130867A TW108130867A TWI712852B TW I712852 B TWI712852 B TW I712852B TW 108130867 A TW108130867 A TW 108130867A TW 108130867 A TW108130867 A TW 108130867A TW I712852 B TWI712852 B TW I712852B
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sir
cts
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cts layout
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莊易霖
黃思茹
林士堯
洪士峰
陳尹安
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台灣積體電路製造股份有限公司
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Abstract

本發明提供用於在對CTS佈局進行佈線之前預測時脈樹合成（CTS）佈局中的靜態電壓（SIR）降違規的系統及方法。靜態電壓（SIR）降違規預測系統包含SIR降違規預測電路。SIR降違規預測電路接收與CTS佈局相關聯的CTS資料。SIR降違規預測電路檢測與CTS佈局相關聯的CTS佈局資料，且CTS佈局資料可包含與CTS佈局的多個區相關聯的資料，所述多個區可在逐區基礎上經檢測。SIR降違規預測電路預測一或多個SIR降違規是否將因CTS佈局的後續佈線而存在於CTS佈局中。

Description

靜態電壓降違規預測系統及方法
本發明實施例是有關於一種靜態電壓降違規預測系統及方法。
在電子電路設計製程中，一或多個電子設計自動化(electronic design automation；EDA)工具可利用來設計、最佳化以及驗證半導體元件設計，諸如半導體晶片中的電路設計。可例如藉由利用高階軟體長度(例如，Verilog或類似者)來描述或以其他方式對電路進行模型化的軟體工具來進行電路的暫存器轉移層級(register-transfer level；RTL)設計。RTL設計接著可繼續進行至合成製程，其中RTL設計可轉譯成等效硬體或電路層級實施檔案。合成結果接著可藉由置放及佈線工具使用以建立半導體元件(例如，半導體晶片)的實體佈局。在置放期間，置放器(placer)工具可基於經合成電路設計來產生置放佈局。置放佈局包含指示半導體元件的各種電路元件的實體位置的資訊。在元件的置放完成之後，可進行時脈樹合成(clock tree synthesis；CTS)，其中產生時脈樹以(例如，藉由電網路)將時脈訊號自共用點分配至將接收時脈訊號的所有電路部件。
佈線一般來說在CTS之後。在佈線期間，可形成導線或內連線以連接置放佈局的各種電路部件。在佈線之後，可對半導體元件進行實體驗證製程，且接著可進行電壓降分析。電壓降分析可稱為IREM分析。在IREM分析期間，分析半導體元件以判定是否存在超出或以其他方式違反設計規則的靜態電壓降(SIR降)。半導體元件的SIR降至少部分地歸因於元件中的各種電路部件或節點之間的實際導線或內連線，且因此，通常在元件的佈線之後進行SIR降分析。
本申請的一些實施例提供一種靜態電壓(SIR)降違規預測系統，包括：SIR降違規預測電路，所述SIR降違規預測電路在使用時：接收與CTS佈局相關聯的時脈樹合成(CTS)佈局資料；檢測與所述CTS佈局相關聯的所述CTS佈局資料；以及預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中。
此外，本申請的其他實施例提供一種靜態電壓(SIR)降違規預測方法，包括：藉由SIR降違規電路來接收與半導體元件的CTS佈局相關聯的時脈樹合成(CTS)佈局資料；藉由所述SIR降違規電路來檢測與所述CTS佈局相關聯的所述CTS佈局資料；藉由所述SIR降違規電路來預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中；以及回應於預測無SIR降違規將因所述CTS佈局的佈線而存在於所述CTS佈局中而對所述CTS佈局進行佈線。
另外，本申請的其他實施例提供一種靜態電壓(SIR)降違規預測方法，包括：用指示多個電子元件設計中的SIR降違規的資訊訓練多個機器學習模型；將所述多個機器學習模型儲存於資料庫中；藉由SIR降違規預測電路來接收與CTS佈局相關聯的時脈樹合成(CTS)資料；比較與所述CTS佈局相關聯的所述CTS資料與儲存於所述資料庫中的所述多個機器學習模型；以及基於所述比較與所述CTS佈局相關聯的所述CTS資料與所述多個機器學習模型，藉由所述SIR降違規預測電路來預測一或多個SIR降違規是否將因所述CTS佈局的後續佈線而存在於所述CTS佈局中。
10:電子元件設計系統
20:電子設計平台
22:合成工具
24:置放工具
26:時脈樹合成工具
28:佈線工具
30:驗證工具
40:靜態電壓降移除平台
42:靜態電壓降違規預測工具
44:時脈樹胞元調整工具
100:靜態電壓降違規預測系統
102:時脈樹合成資料庫
110:機器學習電路
112:靜態電壓降資料庫
114:經處理區資料庫
116:靜態電壓降違規結果資料庫
120:訓練資料
142:靜態電壓降違規預測電路
310、320、330、A:區
312:時脈胞元
400、700、750:流程圖
402、404、406、408、412、414、416、418、420、422:方塊
410:模型庫
430:模型訓練分支
440:靜態電壓降違規預測分支
500:電子元件設計
501:第一區
502:第二區
503:第三區
512:胞元
520:柵格胞元
600:簡圖
612:機器學習模型
620:時脈樹合成佈局
630:第一級總體
640:第二級總體
650:最終預測
702、704、706、708、710、752、754、756、758、760:步驟
F1、F2、F3、F4、F5、F6、F7:特徵
結合隨附圖式閱讀以下具體實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1為示出根據一些實施例的電子元件設計系統的方塊圖。
圖2為示出根據一些實施例的靜態電壓(SIR)降違規預測系統的方塊圖。
圖3A為示出根據一些實施例的時脈樹合成(CTS)佈局的其中預測或以其他方式判定一或多個SIR降違規存在的區的示意圖。
圖3B為示出根據一些實施例的其中回應於預測或判定SIR降違規存在而增大時脈胞元之間的水平間隔的區的示意圖。
圖3C為示出根據一些實施例的其中回應於預測或判定SIR 降違規存在而增大時脈胞元之間的豎直間隔的區的示意圖。
圖4為示出根據一些實施例的SIR降違規移除方法的流程圖。
圖5為示出根據一些實施例的實例電子元件設計的一部分的簡圖。
圖6為示出根據一或多個實施例的用於預測或判定CTS佈局的SIR降值的兩級堆疊模型化方法的簡圖。
圖7A為示出根據一或多個實施例的SIR降違規預測方法的流程圖。
圖7B為示出根據一些實施例的圖7A的流程圖的區檢測及預佈線SIR降偵測的其他細節的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單性及清晰的目的，且本身不指示所論述的各種實施例及/或組態之間的關係。
本文中提供的實施例包含用於在對CTS佈局進行佈線之前預測CTS佈局中的SIR降違規的SIR降違規預測系統及方法。 在一些實施例中，利用機器學習技術來建立及/或修改多個機器學習模型，且SIR降違規預測電路可藉由比較CTS佈局中的一或多個區與機器學習模型來預測一或多個SIR降違規是否將存在於特定CTS佈局中。
在各種實施例中，可在進行佈線之前預測至少部分地歸因於元件的佈線的SIR降違規。在一些實施例中，在時脈樹合成(CTS)階段處或在CTS階段期間預測SIR違規以供半導體元件設計。
圖1為示出根據本揭露內容的一或多個實施例的電子元件設計系統10的方塊圖。可在CTS佈局的佈線之前操作電子元件設計系統10以在已針對電元件進行時脈樹合成之後生成及最佳化置放佈局(其在本文中可稱為CTS設計)。電子元件設計系統10包含電子設計平台20及靜態電壓降(static voltage drop；SIR drop)移除平台40。在一些實施例中，電子設計平台20及/或SIR降移除平台40可在硬體、韌體、軟體或其任何組合中實施。舉例而言，在一些實施例中，電子設計平台20及/或SIR降移除平台40可至少部分地實施為儲存於電腦可讀儲存媒體上的指令，所述指令可藉由一或多個電腦處理器或處理電路讀取及執行。電腦可讀儲存媒體可為例如唯讀記憶體(read-only memory；ROM)、隨機存取記憶體(random access memory；RAM)、快閃記憶體、硬碟驅動機、光學儲存元件、磁性儲存元件、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、有機儲存媒體或類似者。
電子設計平台20可包含可至少部分地實施為軟體工具的 多個電子元件設計工具，所述多個電子元件設計工具在藉由一或多個計算元件、處理器或類似者執行時可利用來設計及生成一或多個電子元件佈局，包含用於電子元件電路的置放佈局及相關聯佈線，所述電子元件電路可包含例如一或多個積體電路(integrated circuit；IC)。
在一些實施例中，電子設計平台20及SIR降移除平台40可包含於相同設備中或藉由相同設備以其他方式實施，諸如相同計算系統或元件。在其他實施例中，電子設計平台20及SIR降移除平台40可包含於單獨設備中或藉由單獨設備以其他方式實施，諸如單獨且遠端地定位的計算系統或元件。
電子設計平台20包含電子元件設計工具，其可例如用於設計電子元件的類比及/或數位電路的高階程式化描述。在一些實施例中，高階程式化描述可使用高階程式設計語言(諸如C、C++、LabVIEW、MATLAB)、通用系統設計或模型化語言(諸如SysML、SMDL及/或SSDL)或任何其他合適的高階程式設計語言實施。在一些實施例中，電子設計平台20可包含各種額外特徵及功能性，包含例如適於模擬、分析及/或驗證電子元件的電路的高階程式化描述的一或多個工具。
在一些實施例中，電子設計平台20包含合成工具22、置放工具24、時脈樹合成(CTS)工具26以及佈線工具28，其中的每一者可至少部分地實施為可藉由一或多個計算元件、處理器或類似者存取及執行的軟體工具。
合成工具22將電子元件的一或多個特性、參數或屬性轉譯成一或多個邏輯操作、一或多個算術操作、一或多個控制操作 或類似者，其接著可轉譯成關於類比電路及/或數位電路的高階程式化描述。
置放工具24生成對應於或以其他方式實施藉由合成工具22產生的一或多個邏輯操作、一或多個算術操作、一或多個控制操作或類似者的胞元。所述胞元可包含對應於半導體元件的各種特徵的幾何形狀，所述各種特徵包含例如擴散層、多晶矽層、金屬層及/或層之間的內連線。
在一些實施例中，類比電路及/或數位電路中的一些的幾何形狀可根據與技術庫相關聯的標準胞元的預定義庫當中的標準胞元來定義。標準胞元表示一或多個半導體元件以及其內連線結構，所述一或多個半導體元件經組態且經配置以提供邏輯功能(諸如及、或、異或、異或非或非)或儲存功能(諸如正反器或鎖存器)。標準胞元的預定義庫可關於幾何形狀定義，所述幾何形狀對應於擴散層、多晶矽層、金屬層及/或層之間的內連線。此後，置放工具24在印刷電路板(printed circuit board；PCB)及/或半導體基底上分配幾何形狀的定位。
CTS工具26對例如藉由置放工具24生成的設計進行時脈樹合成(CTS)。時脈樹合成通常是指合成時脈樹以達成零偏斜或最小偏斜及插入延遲的製程，且包含插入對應於或以其他方式實施電子元件的時脈操作的時脈樹胞元。時脈胞元可包含對應於實施半導體元件的時脈特徵的電路或邏輯元件的幾何形狀，所述電路或邏輯元件包含例如緩衝器、反相器或類似者。在一些實施例中，時脈樹胞元中的每一者包含沿電子元件設計的時脈路徑電性安置的一或多個緩衝器或反相器。另外，在一些實施例中，時 脈胞元中的一或多者可包含時脈閘控胞元，諸如積體時脈閘控胞元(integrated clock gating cell；ICG)。時脈閘控為用於藉由利用時脈賦能訊號切斷對模組或電路組件的時脈來減小時脈功率的常見技術，且此類時脈閘控可使用積體時脈閘控胞元實施。積體時脈閘控胞元可包含一或多個邏輯電路部件，諸如或閘、及閘或鎖存器。
佈線工具28例如在已藉由CTS工具26對佈局進行時脈樹合成之後在藉由置放工具24在佈局中提供的胞元或幾何形狀之間產生實體內連線。在一些實施例中，佈線工具28利用文字或描述類比電路、數位電路、技術庫、用於製造電子元件的半導體代工廠及/或用於製造電子元件的半導體技術節點的基於影像的接線對照表來分配幾何形狀之間的內連線。
電子設計平台20可包含各種額外工具，包含例如驗證工具30。驗證工具30可例如在置放、CTS以及佈線之後對電子元件佈局進行各種驗證或核對。舉例而言，在一些實施例中，驗證工具30可分析電子元件佈局且可提供靜態時序分析(static timing analysis；STA)、電壓降分析(亦稱為IREM分析)、時脈域交叉驗證(CDC核對)、形式化驗證(亦稱為模型核對)、等效性核對，或任何其他合適的分析及/或驗證。在一些實施例中，驗證工具30可進行交流電(alternating current；AC)分析(諸如線性小訊號頻域分析)，及/或直流電(direct current；DC)分析(諸如非線性靜態點計算或在掃描電壓、電流及/或進行STA、IREM分析或類似者的參數時計算的非線性操作點的序列)。
驗證工具30驗證電子元件設計，包含藉由置放工具24 提供的胞元或幾何形狀的佈局、藉由CTS工具26提供的時脈樹胞元的置放及功能以及藉由佈線工具28提供的胞元或幾何形狀之間的內連線，滿足與電子元件設計相關聯的一或多個規範、規則或類似者。驗證工具30可進行實體驗證，其中驗證工具30驗證電子元件設計是否為實體上可製造的，且所得晶片將符合設計規範且將不具有防止晶片如所設計的起作用的實體缺陷。
驗證工具30可對電子元件設計進行靜態電壓降(SIR降)分析。SIR降分析可例如作為藉由驗證工具30進行的IREM分析的部分來進行。在SIR降分析期間，驗證工具30分析電子元件設計(其可為實體半導體元件)以判定是否存在超出或以其他方式違反針對電子元件設計規定的設計規則或參數的SIR降。靜態IR降通常是指由將功率或電壓分佈至電子元件設計內的各種組件的功率分佈柵格中的金屬線的電阻引起的VDD電壓位準的降。驗證工具30可利用(習知或以其他方式的)任何技術來進行SIR降分析，包含例如將電測試向量應用於電子元件設計且量測或監測整個電子元件設計中的電壓降。在一些實施例中，驗證工具30可經由例如使用軟體工具模擬來進行SIR降分析，所述軟體工具模擬將電壓施加於電子元件設計且量測或監測整個電子元件設計中的所得SIR降。
在一些實施例中，驗證工具30可生成指示整個電子元件設計中的靜態電壓降的值的SIR降映圖。在一些實施例中，驗證工具30可生成指示電子元件設計中的SIR降違規(例如，超出預定臨限值的SIR降值)的定位的SIR降映圖。如將相對於圖2至圖7B所更詳細地論述，可利用各種不同電子元件設計的如可根據 藉由驗證工具30生成的SIR降映圖推導的SIR降違規的已知值及定位作為訓練資料，以訓練機器學習模型在已進行佈線之前預測或判定新的CTS佈局中的SIR降值及/或SIR降違規。
在一些實施例中，SIR降移除平台40經組態以在藉由佈線工具28對佈局進行佈線之前預測或判定(例如，如可由置放工具24及CTS工具26提供的)特定電子電路佈局中的SIR降違規的存在。如將在本文中更詳細地論述，SIR降移除平台40可藉由實施一或多種機器學習方法來預測或判定SIR降違規的存在，例如，其中利用過去資料(諸如在已進行佈線之後指示電子元件設計中的SIR降違規的存在及/或定位的資料)來訓練機器學習模型以基於新的電子電路置放佈局(例如，在進行佈線之前)與過去資料之間的相似度或偏差來預測或判定SIR降違規的存在。在一些實施例中，SIR降移除平台40可預測或判定包含整個電子電路佈局中的SIR降的值的完整SIR降映圖，且SIR降移除平台40可基於SIR降映圖來進一步預測或判定SIR降違規的定位。
SIR降移除平台40可包含可至少部分地實施為軟體工具的多個電子元件分析及/或設計工具，所述多個電子元件分析及/或設計工具在藉由一或多個計算元件、處理器或類似者執行時可利用來分析一或多個電子元件佈局，包含可例如自電子設計平台20(例如，自CTS工具26)接收的電子元件或電路的置放佈局。另外，在一些實施例中，一旦已例如藉由佈線工具28對佈局進行佈線，則可利用SIR降移除平台40來調整或以其他方式將資訊提供至電子設計平台20，所述資訊指示待對置放及CTS佈局作出一或多個調整以便避免或以其他方式減少置放及CTS佈局中的SIR 降違規的存在。
在一些實施例中，SIR降移除平台40包含SIR降違規預測工具42及時脈樹胞元調整工具44，其中的每一者可至少部分地實施為可藉由一或多個計算元件、處理器或類似者存取及執行的軟體工具。在一些實施例中，SIR降違規預測工具42及/或時脈樹胞元調整工具44可實施為可操作以進行本文中相對於SIR降違規預測工具42及/或時脈樹胞元調整工具44所描述的功能中的任一者的電路。在一些實施例中，電子設計平台20及SIR降移除平台40可經整合，且可在相同平台中實施。舉例而言，本文中相對於電子設計平台20及SIR降移除平台40所描述的各種工具中的每一者可至少部分地藉由相同設備(諸如電腦元件)存取或以其他方式實施。
在一些實施例中，SIR降移除平台40在藉由CTS工具26進行CTS之後(但在例如藉由佈線工具28對置放佈局進行佈線之前)自電子設計平台20接收置放佈局。SIR降移除平台40可實施機器學習方法以預測或判定置放及CTS佈局中的SIR降違規的存在，且調整或以其他方式將一或多個推薦調整的指示提供至置放及CTS佈局以便最佳化或改良置放及CTS佈局的總體SIR降行為。舉例而言，SIR降違規預測工具42可在進行佈線之前自電子設計平台20接收置放及CTS佈局，且SIR降違規預測工具42可實施機器學習方法以例如基於過去資料預測或判定置放及CTS佈局中的SIR降違規的存在，所述過去資料可用於基於所述過去資料(例如，在已進行佈線之後指示電子元件設計中的SIR降違規的資料)與接收的置放及CTS佈局之間的相似度或偏差來訓練機器 學習電路(circuit)或電路(circuitry)以預測或判定SIR降違規的存在。如將在下文更詳細地描述，在一些實施例中，SIR降違規預測工具42可包含機器學習電路110，所述機器學習電路可經訓練以基於輸入訓練資料120(例如，在已進行佈線之後表示或指示電子元件設計中的SIR降違規的存在及定位的過去資料)來預測或判定SIR降違規的存在。時脈樹胞元調整工具44亦可接收置放及CTS佈局，且可進一步自SIR降違規預測工具42接收與經預測或判定的SIR降違規相關聯的定位或其他資料。時脈樹胞元調整工具44可基於經預測或判定的SIR降違規來調整或推薦調整置放及CTS佈局，以便最佳化或改良置放及CTS佈局。
圖2為示出根據本揭露內容的實施例的SIR降違規預測系統100的方塊圖。SIR降違規預測系統100可與圖1中所繪示的SIR降移除平台40一起使用，且可包含所述SIR降移除平台的特徵及功能性中的一或多者。在一些實施例中，SIR降違規預測系統100包含於SIR降移除平台40中或藉由所述SIR降移除平台實施。舉例而言，在一些實施例中，SIR降違規預測系統100可藉由SIR降違規預測工具42實施或以其他方式藉由所述SIR降違規預測工具存取，以預測或判定例如由電子設計平台20的置放工具24及CTS工具26接收的置放及CTS佈局中的SIR降違規的存在。
如圖2中所繪示，SIR降違規預測系統100包含SIR降違規預測電路142及CTS資料庫102。SIR降違規預測電路142可包含經組態以進行本文中所描述的各種功能及操作的電腦處理器或以其他方式藉由所述電腦處理器執行。舉例而言，SIR降違規預測電路142可由藉由所儲存的電腦程式選擇性地啟動或重新組態的 電腦處理器執行，或可為用於實行本文中所描述的特徵及操作的特別構造的計算平台。
在一些實施例中，SIR降違規預測電路142包含儲存用於進行本文中所描述的特徵或操作中的一或多者的指令的記憶體，且SIR降違規預測電路142可操作以執行儲存於例如所述記憶體中的指令以進行本文中所描述的SIR降違規預測電路142的功能。記憶體可為或可包含任何電腦可讀儲存媒體，包含例如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體、硬碟驅動機、光學儲存元件、磁性儲存元件、電可抹除可程式化唯讀記憶體(EEPROM)、有機儲存媒體或類似者。
SIR降違規預測電路142可以通信方式耦接至CTS資料庫102。SIR降違規預測電路142可自CTS資料庫102存取CTS佈局。本文中使用術語CTS佈局以意謂在已進行CTS之後的置放佈局，例如，包含藉由置放工具24生成的胞元且更包含藉由CTS工具26生成的時脈樹胞元的CTS佈局。可例如由電子設計平台20的CTS工具26提供儲存於CTS資料庫102中的CTS佈局。CTS資料庫102可儲存於一或多個電腦可讀記憶體中。
SIR降違規預測電路142分析自CTS資料庫102擷取的CTS佈局以例如基於擷取的CTS佈局與過去資料的比較或藉由機器學習模型對擷取的CTS佈局的分析來預測或判定CTS佈局中的SIR降違規的存在，所述機器學習模型使用在已進行佈線之後指示電子元件設計中的SIR降違規的過去資料來訓練。在一些實施例中，SIR降違規預測電路142可獨立地檢測CTS佈局的多個區中的每一者。CTS佈局的經檢測區可具有任何大小及/或形狀。舉例 而言，且如相對於圖5在下文更詳細地描述，可基於柵格將CTS佈局劃分成區，且柵格的每一胞元或單位可具有對應於CTS佈局的區中的每一者的大小的大小。
SIR降違規預測電路142可獨立地逐區檢測CTS佈局中的每一區，且可針對每一經檢測區基於過去資料(例如，利用來訓練機器學習電路110的訓練資料)來預測或判定例如在藉由後續佈線製程對CTS佈局進行佈線之後SIR降違規(以及其定位)是否將存在於經檢測區中。
在一些實施例中，SIR降違規預測電路142可藉由採用一或多種人工智慧或機器學習技術來預測或判定CTS佈局中的SIR降違規的存在及定位，所述一或多種人工智慧或機器學習技術在一些實施例中可至少部分地藉由機器學習電路110實施。藉由SIR降違規預測電路142作出的本文中所描述的判定中的一些或全部可例如回應於自CTS資料庫102接收CTS佈局而藉由SIR降違規預測電路142自動地進行。機器學習電路110可藉由使用在已進行佈線之後指示電子元件設計中的SIR降違規的存在及定位的過去資料(例如，機器學習電路110可基於過去資料經訓練)預測或判定CTS佈局中的SIR降違規的存在及定位，且機器學習電路110可基於與過去資料或與容納於機器學習電路110內、藉由所述機器學習電路管理或以其他方式可由所述機器學習電路存取的經訓練模型的相似度或偏差來比較接收的CTS佈局與過去資料以預測或判定SIR降違規的存在。
「人工智慧」在本文中用於廣泛地描述可學習知識(例如，基於訓練資料)的任何計算上智慧型的系統及方法，且將此 類習得知識用於例如藉由基於接收的輸入(諸如CTS佈局)作出推斷來調適其用於解決一或多個問題的方法。機器學習通常是指人工智慧的次領域或分類，且在本文中用於廣泛地描述在一或多個電腦系統或電路(諸如處理電路)中實施且基於樣本資料(或訓練資料)建立一或多個模型以便進行預測或決策的任何演算法、數學模型、統計模型或類似者。
SIR降違規預測電路142及/或機器學習電路110可採用例如神經網路、深度學習、迴旋神經網路、貝氏(Bayesian)程式學習、支援向量機以及圖案辨識技術來解決問題，諸如預測或判定置放佈局中的SIR降違規的存在及定位。另外，SIR降違規預測電路142及/或機器學習電路110可實施以下計算演算法及/或技術中的任一者或組合：分類、回歸、受監督學習、不受監督學習、特徵學習、群集、決策樹或類似者。
作為一個實例，可藉由SIR降違規預測電路142及/或機器學習電路110來利用人工神經網路以產生、訓練及/或更新一或多個機器學習模型，可利用所述機器學習模型來預測或判定CTS佈局中的SIR降違規的存在及定位。實例人工神經網路可包含彼此之間交換資訊的多個內連「神經元」。連接具有可基於經驗來調諧的數字權重，且因此神經網路適應於輸入且能夠學習。「神經元」可包含於彼此連接的多個分離層中，諸如輸入層、隱藏層以及輸出層。神經網路可藉由將訓練資料(例如，在已進行佈線之後指示電子元件設計中的SIR降違規的存在及定位的過去資料)提供至輸入層而經訓練。經由訓練，神經網路可生成及/或修改隱藏層，所述隱藏層表示將輸入層處提供的訓練資料映射至輸出層處的已 知輸出資訊的加權連接(例如，在佈線已進行為包含SIR降違規及其定位之後輸入電子元件設計的分類)。經由訓練過程形成且可包含權重連接關係的輸入層、隱藏層以及輸出層的神經元之間的關係可例如儲存為機器學習電路110內的機器學習模型或以其他方式可由所述機器學習電路存取。
一旦神經網路已經過充分訓練，則神經網路可在輸入層處設置有非訓練資料(例如，在佈線之前的新的CTS佈局資料)。利用SIR降違規知識(例如，如儲存於機器學習模型中，且其可包含例如神經網路的神經元之間的加權連接資訊)，神經網路可進行關於在輸出層處接收的CTS佈局的判定。舉例而言，神經網路可預測或判定CTS佈局中的SIR降違規的存在及定位。
採用一或多種計算上智慧型及/或機器學習技術，SIR降違規預測電路142可學習(例如，藉由基於訓練資料產生及/或更新機器學習演算法或模型)以預測或判定CTS佈局中的SIR降違規的存在及定位，且在一些實施例中，SIR降違規預測電路142可至少部分地基於知識、推斷或經產生或以其他方式經由機器學習電路110的訓練習得的類似者來進行一些預測或判定。
機器學習電路110可在存取指令的一或多個處理器中實施，所述指令可儲存於任何電腦可讀儲存媒體中，可藉由機器學習電路110執行以執行本文中所描述的操作或函數中的任一者。
在一些實施例中，機器學習電路110以通信方式耦接至SIR降資料庫112，所述SIR降資料庫可儲存於例如任何電腦可讀儲存媒體中。SIR降資料庫112可包含使SIR降值或SIR降違規與CTS佈局(例如，電子元件設計的整個CTS佈局柵格)、CTS 佈局區(例如，多個相鄰柵格胞元或單位，或相鄰柵格胞元或單位的分組)或CTS佈局子區(例如，單個柵格胞元或單位)中的一或多者相關聯的資訊。在一些實施例中，SIR降資料庫112包含指示特定CTS佈局、CTS佈局區、CTS佈局子區或類似者中的一或多個SIR降違規的機率的資訊。SIR降資料庫可更包含與一或多個CTS佈局、CTS佈局區、CTS佈局子區或類似者中的特定SIR降值的機率相關聯的資訊。
可根據多個電子元件設計推導儲存於SIR降資料庫112中的資訊，所述電子元件設計可包含CTS佈局(例如，如藉由置放工具24及CTS工具26所提供)，以及置放及CTS佈局的胞元或幾何形狀及時脈胞元之間的佈線或內連線(例如，如藉由佈線工具28所提供)。因此，儲存於SIR降資料庫112中的資訊可表示例如在已進行佈線之後已判定為存在於實際電子元件設計中的實際SIR降值及實際SIR降違規。
在一些實施例中，機器學習電路110可基於訓練資料120經訓練，所述訓練資料可例如自SIR降資料庫112提供。機器學習電路110可例如藉由為其提供輸入訓練資料120(例如，在已進行佈線之後表示或指示電子元件設計中的SIR降違規的存在及定位的過去資料)經訓練。舉例而言，在一些實施例中，機器學習電路110可基於儲存於SIR降資料庫112中的資訊經訓練，所述資訊可表示已判定為存在於實際電子元件設計中的SIR降值或SIR降違規，且容納於機器學習電路110內或可由所述機器學習電路存取的演算法或機器學習模型可基於儲存於SIR降資料庫112中的資訊經更新或修改，以使得經訓練機器學習電路110可識別、 預測或判定尚未佈線的新的CTS佈局中的SIR降違規的存在及定位。在一些實施例中，機器學習電路110可接收訓練資料120且可基於訓練資料120經訓練，且可將資訊儲存於SIR降資料庫112中作為訓練結果。舉例而言，機器學習電路110可基於藉由訓練資料120對機器學習電路110進行訓練來生成、修改或調整儲存於SIR降資料庫112中的機器學習模型。舉例而言，可基於已知佈局結構與已知SIR降值或SIR降違規的位置之間的對應關係(例如，相似度或偏差)來修改機器學習模型以預測SIR降值及/或識別SIR降違規的存在及定位。
在一些實施例中，訓練資料120及/或儲存於SIR降資料庫112中的資訊可為或可包含經標記訓練資料，機器學習電路110及/或SIR降違規預測電路142可根據所述經標記訓練資料學習(例如，在對CTS佈局進行佈線之前)預測或判定CTS佈局中的SIR降值及SIR降違規的存在。經標記訓練資料可包含與特徵類別相關聯的標記，且標記可指示訓練資料的多個特徵或特徵類別中的任一者。此類特徵可包含具有與CTS佈局相關聯的特性或參數的任何特徵，且在一些實施例中，可包含與擷取的特徵中的任一者相關聯的SIR降值或SIR降違規資訊。舉例而言，特徵可包含時脈胞元的數目、胞元的電容、胞元的引腳(pin)負載、胞元的頻率、CTS佈局中的各種層上的vdd通孔的數目，或類似者。
在一些實施例中，訓練資料120可包含手動鍵入的輸入(諸如一或多個可變或可調整參數、係數值、標記、分類器或類似者)以經由訓練過程調整或以其他方式管理產生於機器學習電路110中及/或儲存於SIR降資料庫112中的SIR降模型。
訓練可基於廣泛多種學習演算法或模型，包含例如支援向量機、線性回歸、羅吉斯回歸(logistic regression)、樸素貝葉斯(naive Bayes)、線性判別分析、決策樹、k-最近鄰、神經網路或類似者。先前在本文中提供了基於神經網路來訓練機器學習電路110的實例。
在一些實施例中，機器學習電路110可基於具有兩級總體(two-stage ensemble)的回歸法來實施或經訓練，如將在本文中例如相對於圖6進一步詳細描述。回歸法可為可用以評估變量當中的關係的任何回歸分析技術，所述關係諸如CTS佈局中的SIR降值或SIR降違規與可以統計方式與SIR降值或SIR降違規的存在相關的與CTS佈局相關聯的一或多個特徵(例如，時脈胞元的數目、胞元的電容、胞元的引腳負載、胞元的頻率、CTS佈局中的各種層上的vdd通孔的數目，或類似者)之間的關係。
在一些實施例中，機器學習電路110可基於訓練(例如，基於訓練包含在已進行佈線之後指示CTS佈局中的SIR降值及/或SIR降違規的存在及定位的輸入)來生成可儲存於經處理區資料庫114中的多個經處理區。經處理區可表示傾於SIR降違規的CTS佈局區(例如，具有CTS佈局的一或多個柵格或柵格區的柵格結構)。在一些實施例中，經處理區表示呈現SIR降違規的柵格胞元或相鄰柵格胞元的分組。
在一些實施例中，SIR降違規預測系統100可包含SIR降違規結果資料庫116。SIR降違規預測電路142及/或機器學習電路110可例如藉由相對於可儲存於SIR降資料庫112、機器學習電路110及/或經處理區資料庫114中的一或多個機器學習模型而分 析或處理CTS資料，以預測或判定特定CTS佈局或CTS佈局區中的一或多個SIR降違規的存在。分析的結果(其可為呈CTS佈局中的SIR降值及/或SIR降違規的定位的形式的結果)可儲存於SIR降違規結果資料庫116中。
再次參考圖1，時脈樹胞元調整工具44可例如藉由佈線工具28在對CTS佈局進行佈線之後基於經預測或判定的將存在於CTS佈局中的SIR降違規的存在及/或定位來調整所分析CTS佈局。在一些實施例中，時脈樹胞元調整工具44可自SIR降違規預測工具42接收經預測或判定的SIR降違規的定位，所述SIR降違規預測工具可利用或實施圖2中所繪示的SIR降違規預測系統100來預測或判定CTS佈局中的SIR降違規的存在及/或定位。
時脈樹胞元調整工具44可例如增大其中經預測或判定存在一或多個SIR降違規的CTS佈局的區中的時脈胞元之間的間隔，以便移除或避免SIR降違規。
圖3A為示出其中經預測或以其他方式判定存在一或多個SIR降違規的CTS佈局的區310的示意圖。舉例而言，SIR降移除平台40及/或SIR降違規預測系統100可分析CTS佈局，且可在置放佈局例如藉由佈線工具28繼續進行至佈線時預測或判定一或多個SIR降違規將存在於CTS佈局的區310中。
區310可包含任何數目的時脈胞元312，其可為任何類型的時脈胞元，包含例如積體時脈閘控胞元(ICG)。在圖3A中所繪示的實例中，區310包含在水平方向上靠近彼此安置的兩個時脈胞元312。然而，應瞭解，可藉由SIR降移除平台40及/或SIR降違規預測系統100來分析的CTS佈局的區可具有各種大小，且 可包含可與一或多個柵格單位或柵格胞元安置的任何數目的時脈胞元。此外，雖然時脈胞元312繪示為具有實質上相同的大小，但在各種實施例中，時脈胞元312可具有各種不同的大小，其中一些胞元大於或小於區310中的其他胞元。另外，儘管時脈胞元312在圖3A中繪示為矩形形狀，但本揭露內容的實施例不限於此，且在各種實施例中，置放佈局的時脈胞元312可具有任何合適的形狀。
區310內的時脈胞元312沿水平方向緊鄰彼此緊密地安置，此可在對CTS置放進行佈線時引起SIR降違規。為移除或避免將存在於區310中的經預測SIR降違規，若將對CTS佈局進行佈線，則時脈樹胞元調整工具44可增大時脈胞元312之間的水平及/或豎直間隔，例如如圖3B及圖3C中所繪示。
圖3B為示出其中安置圖3A中所繪示的區310的相同時脈胞元312的區320，但時脈胞元312之間的水平間隔增大的示意圖。舉例而言，如圖3B中所繪示，時脈胞元312可安置於區320內，所述區可為比圖3A中所繪示的區310更大的CTS佈局的區。亦即，區320的大小相對於區310的大小而增大，以便提供時脈胞元312之間的增大的水平間隔，且藉此減少或消除在區320中出現SIR降違規的可能性。
圖3C為示出其中安置圖3A中所繪示的區310的相同時脈胞元312的區330，但時脈胞元312之間的豎直間隔增大的示意圖。舉例而言，如圖3C中所繪示，時脈胞元312可安置於區330內，所述區可為比圖3A中所繪示的區310更大的CTS佈局的區。舉例而言，區330可與區310具有相同水平尺寸(例如，寬度)； 然而，區330的豎直尺寸(例如，高度)相對於區310的豎直尺寸而增大，以便提供時脈胞元312之間的增大的豎直間隔，且藉此減少或消除在區330中出現SIR降違規的可能性。在各種實施例中，可增大相鄰時脈胞元312之間的水平及豎直間隔中的一者或兩者，以減少或消除在CTS佈局的區中出現SIR降違規的可能性。
在一些實施例中，時脈樹胞元調整工具44自身可例如藉由增大經預測或判定具有一或多個SIR降違規的區的時脈胞元312之間的間隔來調整CTS佈局。在其他實施例中，時脈樹胞元調整工具44可發指令或以其他方式使得電子設計平台20(例如，CTS工具26)增大CTS佈局的時脈胞元312之間的間隔，以便避免或消除經預測或判定的SIR降違規。舉例而言，在一些實施例中，時脈樹胞元調整工具44可沿x軸方向(例如，水平地，如圖3B中所繪示)及y軸方向(例如，豎直地，如圖3C中所繪示)中的一者或兩者增大時脈胞元312之間的間隔。在各種實施例中，相鄰時脈胞元312之間的間隔可增大任何倍(factor)，諸如(例如)0.5倍、1倍或2倍。
在一些實施例中，SIR降移除平台40及/或SIR降違規預測系統100可基於經預測或判定的CTS佈局中的SIR降違規來將回饋提供至電子設計平台20(例如，提供至CTS工具26)。此類回饋可利用來最佳化或以其他方式改良CTS程式庫(recipe)或CTS規則，其可藉由CTS工具26利用以生成或產生較不可能具有SIR降違規的後續CTS佈局。
圖4為示出根據一或多個實施例的SIR降違規移除方法 的流程圖400。SIR降違規移除方法可例如藉由相對於圖1及圖2所繪示及描述的SIR降移除平台40及/或SIR降違規預測系統100來實施。
流程圖400包含模型訓練分支430及SIR降違規預測分支440。在模型訓練分支430中，表示包含已知電子元件設計中的已知SIR降值或SIR降違規的過去資料的訓練資料可利用來訓練機器學習模型，諸如藉由SIR降違規預測電路142及/或機器學習電路110實施且可至少部分地儲存於例如SIR降資料庫112及/或經處理區資料庫114中的機器學習模型。在SIR降違規預測分支440中，(例如，藉由SIR降違規預測電路142及/或機器學習電路110)分析新的CTS佈局(例如，如藉由CTS工具26生成)以在對CTS佈局進行佈線之前預測或判定CTS佈局中的SIR降值及SIR降違規的定位。另外，可在SIR降違規預測分支440中進行自CTS佈局移除此類SIR降違規。
在方塊402處，方法包含接收訓練資料作為模型訓練分支430的部分。訓練資料可為例如先前在本文中例如相對於圖2所描述的訓練資料120。訓練資料可藉由機器學習電路110接收。舉例而言，訓練資料120可為在已進行佈線之後表示電子元件設計且指示電子元件設計中的SIR降值或SIR降違規的存在及定位的資料。
在方塊404處，對輸入訓練資料進行資料切分(slicing)。資料切分可包含對訓練資料的任何處理、轉譯、變換或格式化(formatting)以使訓練資料呈現為適合用於訓練機器學習模型的格式，所述機器學習模型諸如藉由SIR降違規預測電路142及/或機 器學習電路110實施且可至少部分地儲存於例如SIR降資料庫112及/或經處理區資料庫114中的機器學習模型。方塊414處的資料切分可藉由SIR降移除平台40(例如藉由機器學習電路110)進行。
在方塊406處，在已在方塊404處進行資料切分之後對輸入訓練資料進行特徵擷取。在一些實施例中，特徵擷取可藉由機器學習電路110進行。舉例而言，機器學習電路110可包含特徵擷取工具，其可實施以擷取與由訓練資料表示的電子元件設計的一或多個特徵相關聯的資訊。擷取的特徵可包含與電子元件設計相關聯的任何特性或參數。在一些實施例中，機器學習電路110分析電子元件設計的多個區且擷取與所述多個區中的每一者相關聯的特徵。舉例而言，機器學習電路110可對電子元件設計的多個柵格單位中的每一者及/或電子元件設計的多個相鄰柵格單位中的每一者進行特徵擷取。
圖5為示出實例電子元件設計500的一部分的簡圖，所述實例電子元件設計可例如在藉由佈線工具28佈線之後藉由電子設計平台20產生。在一些實施例中，電子元件設計500可表示輸入至機器學習電路110用於訓練機器學習模型的訓練資料，且電子元件設計500可包含與SIR降值或SIR降違規相關聯的資訊(例如，提供為訓練輸入的電子元件設計500可包含針對電子元件設計500的相關聯SIR降映圖)。電子元件設計500包含多個胞元512，其可包含藉由置放工具24生成及置放的胞元且可包含藉由CTS工具26生成的時脈胞元。在圖5中所繪示的實例中，僅示出包含於電子元件設計500中的胞元512中的一些，且應易於瞭解， 額外胞元512可包含於電子元件設計500中。
電子元件設計500的放大區「A」描繪於圖5中。如區「A」中可見，柵格可上覆於電子元件佈局500上，且柵格可包含多個柵格單位或柵格胞元520。
機器學習電路110可在逐區基礎上自電子元件設計500分析及擷取特徵，且所述區可具有任何合適的大小。舉例而言，機器學習電路110可擷取電子元件設計500的多個第一區501中的每一者的特徵，所述第一區可為電子元件設計500的個別柵格胞元520。在一些實施例中，機器學習電路110可擷取電子元件設計500的多個第二區502中的每一者的特徵，所述第二區可為電子元件設計500的3 x 3柵格胞元分組或區。在一些實施例中，機器學習電路110可擷取電子元件設計500的多個第三區503中的每一者的特徵，所述第三區可為電子元件設計500的5 x 5柵格胞元分組或區。應易於瞭解，可藉由機器學習電路110分析任何大小的區(例如，任何大小的柵格胞元分組或區)以擷取電子元件設計500的特徵。在一些實施例中，機器學習電路110可自特定集合的區(諸如第一區501)中的每一者擷取特徵，且可進一步自包圍第一區501的特定集合的第二區(諸如第二區502)中的每一者擷取特徵。亦即，可對所分析的各種不同窗大小或大小的區進行特徵擷取。此可允許機器學習電路110捕捉感興趣的特定區(諸如特定柵格胞元或第一區501)上的交疊區或相鄰區的影響。
擷取的特徵可包含與電子元件設計相關聯的任何特性或參數，且在一些實施例中，可包含與擷取的特徵中的任一者相關聯的SIR降值或SIR降違規資訊。舉例而言，擷取的特徵可包含 電子元件設計500的每一所分析區(例如，第一區501、第二區502及/或第三區503)內的時脈胞元的數目、胞元的電容、胞元的引腳負載、胞元的頻率、電子元件設計500中的各種層上的vdd通孔的數目，或類似者。
在方塊408處，提供擷取的特徵資料用於模型訓練。模型訓練可例如藉由SIR降違規預測電路142及/或機器學習電路110進行，且擷取的特徵資料可用以訓練可至少部分地儲存於例如SIR降資料庫112及/或經處理區資料庫114中的一或多個模型。在一些實施例中，方塊408處的模型訓練可包含訓練儲存於模型庫(model bank)410中的多個模型。模型庫410表示將可儲存為模型庫的多個模型儲存於例如SIR降資料庫112及/或經處理區資料庫114中。模型庫410可儲存利用來預測或判定CTS佈局中的SIR降值及SIR降違規的定位的多個機器學習模型。在一些實施例中，模型庫包含指示CTS佈局及/或電子元件設計的一或多個區或子區(例如，單個柵格胞元或相鄰柵格胞元的分組)中的SIR降值或SIR降違規的模型。
可使用主成分分析(principal component analysis；PCA)來訓練模型庫410中的機器學習模型中的每一者。PCA為使用正交變換將有可能相關變量的觀測集合(例如，擷取的特徵以及SIR降值或SIR降違規)轉換成稱為主成分的線性不相關變量的值集合的已知統計技術。可使用諸如PCA的任何習知技術來生成模型庫410中的模型中的每一者的特徵空間。特徵空間可為(例如，藉由曲線圖(plot))使所有擷取的特徵彼此相關及/或與SIR降值或SIR降違規相關的多維特徵空間。舉例而言，針對模型中的每 一者，擷取的特徵可表示為沿多維特徵空間的各別軸的相互相依變量。模型中的每一者可更包含表示多維特徵空間中的擷取的特徵的展開(spread)(或相關層級)的協方差矩陣(covariance matrix)。如相關領域中所熟知，此類協方差矩陣可具有定義特徵資料(例如，特徵空間中的資料點)的形狀及定向的相關聯特徵向量及特徵值。儲存於模型庫410中的多個模型中的每一者可因而包含特徵空間及定義特徵空間的形狀及定向的相關聯特徵向量及特徵值。
模型庫410可藉由SIR降違規預測電路142及/或機器學習電路110實施以例如在進行佈線之前預測或判定特定CTS佈局的SIR降值及SIR降違規。
舉例而言，一旦模型庫410中的模型已充分經訓練，則可將新的CTS佈局(例如，CTS佈局)提供至SIR降違規預測分支440且可相對於模型庫410中的模型來分析，以預測或判定SIR降值及SIR降違規的定位，如將在下文更詳細地描述。
在方塊412處，將CTS佈局提供至流程圖400的SIR降違規預測分支440。CTS佈局可為例如藉由電子設計平台20的CTS工具26生成的新的CTS佈局。
對CTS佈局進行資料切分及特徵擷取，此在方塊404及方塊406處表示。資料切分及特徵擷取可包含先前在本文中相對於模型訓練分支430所描述的在本文中相對於方塊404處的資料切分及方塊406處的特徵擷取所描述的特徵或功能性中的一些或所有者。舉例而言，特徵擷取可基於如相對於圖5所繪示及描述的一或多個第一區501、第二區502及/或第三區503來進行。擷 取的特徵可包含與CTS佈局相關聯的任何特性或參數，包含例如CTS佈局的每一所分析區(例如，第一區501、第二區502及/或第三區503)內的時脈胞元的數目、胞元的電容、胞元的引腳負載、胞元的頻率、電子元件設計500中的各種層上的vdd通孔的數目，或類似者。
在方塊414處，利用CTS佈局的擷取的特徵以進行相似度量測。方塊414處的相似度量測可藉由比較CTS佈局的擷取的特徵與與模型庫410中的多個模型中的每一者相關聯的特徵來進行。如將在下文相對於圖6更詳細地描述，方塊414處的相似度測量的結果可利用來選擇或生成方塊416處的兩級堆疊總體，其利用以預測或判定CTS佈局的SIR降值。
現參考圖6，其中示出了示出根據一或多個實施例的用於預測或判定CTS佈局的SIR降值的兩級堆疊模型化方法的簡圖600。可例如在圖4中所示出的流程圖400的方塊414及方塊416處進行由簡圖600示出的方法。
舉例而言，由簡圖600示出的方法可利用來藉由比較CTS佈局的擷取的特徵與與模型庫中的多個模型中的每一者相關聯的特徵來進行第一相似度量測。第一相似度量測可用以選擇模型庫中的多個模型以形成第一級總體，且第二相似度量測可基於比較CTS佈局的擷取的特徵與針對第一級總體所選擇的模型來進行。第二相似度量測可用以選擇第一級總體中的模型中的一或多者，所述模型用於第二級總體中以預測或判定CTS佈局的SIR降值。
如圖6中所繪示，可將訓練資料120輸入至例如機器學習電路110。如先前例如相對於圖2所描述，訓練資料120可為在 已進行佈線之後表示電子元件設計且指示電子元件設計中的SIR降值或SIR降違規的存在及定位的資料。此亦表示於圖4的方塊402處。擷取每一輸入訓練資料120的特徵集合，其亦表示於圖4的方塊404處。特徵(如圖6中所繪示的特徵F1至特徵F7)可包含與電子元件設計相關聯的任何特性或參數。舉例而言，特徵可包含時脈胞元的數目、胞元的電容、胞元的引腳負載、胞元的頻率、電子元件設計中的各種層上的vdd通孔的數目，或類似者。擷取的特徵資料或特徵集合用於模型訓練，如在圖4的方塊408處所解釋。更特定而言，如圖6中所繪示，來自訓練資料120的擷取的特徵集合用以訓練儲存於模型庫410中的多個機器學習模型612中的每一者。多個不同類型的機器學習模型612可儲存於模型庫410中。不同類型的機器學習模型612可為例如用於不同類型的電子元件設計的機器學習模型。此類類型的電子元件設計可包含例如高效能計算(high performance computing；HPC)元件設計、圖形處理單元(graphical processing unit；GPU)元件設計、高層次(high-end)行動通信元件設計、中層次行動通信元件設計、物聯網(Internet of Things；IoT)元件設計或類似者。因此，每一特定機器學習模型612可基於與特定類型的電子元件設計(例如，HPC、GPU、高層次或低層次行動通信，或IoT元件設計)相關聯的過去資料(例如，在已進行佈線之後的電子元件設計及指示電子元件設計中的SIR降值或SIR降違規的存在及定位的過去資料)來訓練。
一旦例如藉由訓練資料120經訓練，則機器學習模型612中的每一者能夠預測或判定CTS佈局中的SIR降值及SIR降違規 的定位。然而，預測精確度可藉由利用圖6中所示出的兩級堆疊模型化來提高。舉例而言，當接收新的CTS佈局620(例如，在圖4的方塊412處)且進行特徵擷取(例如，在圖4的步驟406處)時，可藉由模型庫410中的多個機器學習模型612中的每一者來比較或處理接收的CTS佈局620(例如，CTS佈局620的擷取的特徵資料)。舉例而言，在一些實施例中，比較接收的CTS佈局620與模型庫410中的多個機器學習模型612中的每一者，且基於比較來選擇第一級總體。舉例而言，第一級總體可包含預定義數目的機器學習模型612，其小於機器學習模型612的總數目。在圖6中所繪示的實例中，第一級總體包含八個機器學習模型612，其可藉由機器學習電路110基於與接收的CTS佈局620的比較來經選擇。舉例而言，針對第一級總體630所選擇的八個機器學習模型612可為與接收的CTS佈局620最接近的匹配。在一些實施例中，基於接收的CTS佈局620的特徵空間的特性與模型庫410中的多個機器學習模型612中的每一者的彼等特性的比較來選擇第一級總體630的模型。在一些實施例中，基於如例如藉由主成分分析(PCA)產生的由協方差矩陣所定義的特徵空間的形狀及定向兩者來選擇第一級總體630。
在一些實施例中，基於接收的CTS佈局620與選擇用於第一級總體630的機器學習模型612之間的第二比較的結果來生成第二級總體640。在第二比較期間比較的特性可不同於第一比較。舉例而言，在一些實施例中，藉由僅比較接收的CTS佈局620的特徵空間的定向與第一級總體630中的機器學習模型612的特徵空間的定向來選擇第二級總體640。第二級總體640可經選擇以 包含來自第一級總體630的一或多個機器學習模型612。在圖6中所繪示的實例中，第二級總體640僅包含來自第一級總體630的機器學習模型612中的兩者，此表示具有關於特徵空間的定向而與接收的CTS佈局620最接近的匹配的兩個模型。
在最終預測650處，關於接收的CTS佈局620中的SIR降作出最終預測。最終預測可例如藉由機器學習電路110產生。最終預測可為經預測SIR降映圖，其表示整個CTS佈局620中的SIR降的值及定位。在一些實施例中，藉由組合第二級總體640的所選擇機器學習模型來在最終預測650處作出最終預測。
在一些實施例中，尾部模型(tail model)包含於模型庫410中以放大(例如，接近經預測SIR降值指示SIR降違規的臨限值的)經預測SIR降值(例如，其中經預測SIR降值接近超出SIR電壓降的規定設計範圍的值)，尤其在SIR降值經預測為高的CTS佈局620的區處。舉例而言，在一些實施例中，模型庫410中的機器學習模型612中的每一者可包含基線模型及相關聯尾部模型兩者，所述拖尾模型藉由增大或以其他方式突出接近臨限值的經預測SIR降值的效應來放大基線模型的尾部處的經預測SIR降。尾部模型可因此與機器學習模型612中的每一者中的基線模型組合，以使得當相較於接收的CTS佈局620時，機器學習模型612可生成為處於CTS佈局620的SIR降的分佈(例如，直方圖)的上端(higher end)的經預測SIR降提供更大權重的結果。在各種實施例中，表示特定CTS佈局的最大可容許SIR降值的臨限值可具有特定CTS佈局的任何所需值。在一些實施例中，臨限以比率的形式提供。舉例而言，臨限可設定為經預測SIR降值與施加 於CTS佈局的定位處的電壓的預測值的比率。臨限比率可具有任何值，且在一些實施例中，臨限比率可設定成約10%。在此類實施例中，可將大於CTS佈局的特定定位處的所施加電壓的10%的SIR降值判定為SIR降違規。
現參考圖4，將由兩級總體分析相對於接收的CTS佈局而產生的最終預測650(圖6)輸出為方塊418處的SIR降推論(inference)。舉例而言，方塊418處的SIR降推論可為藉由機器學習電路生成作為最終預測650的經預測SIR降分佈或映圖。經預測SIR降分佈或映圖可相對於每一所分析區(例如，針對每一柵格胞元或針對柵格胞元的多個分組)而生成，或在一些實施例中，可針對整個CTS佈局生成經預測SIR降分佈或映圖。
在方塊420處，預測SIR降違規的位置。SIR降違規可為超出臨限SIR降值的任何SIR降，且臨限SIR降值可表示例如特定電子元件設計可容許的最大臨限SIR降值且可基於電子元件設計的設計規範來設定。方塊420處的預測SIR降違規的位置可包含分析超出SIR降臨限值的SIR降值的所生成經預測SIR降分佈或映圖。
在方塊422處，在對CTS佈局進行佈線之前進行SIR降違規移除以自CTS佈局移除經預測SIR降違規。SIR降違規可例如藉由增大其中經預測或判定存在一或多個SIR降違規的CTS佈局的區中的時脈胞元之間的間隔來移除，如先前在本文中相對於圖3A至圖3C所描述。方塊422處的移除SIR降違規可例如藉由時脈樹胞元調整工具44來進行。
在一些實施例中，在已在方塊422處移除SIR降違規之 後，CTS佈局可繼續進行至方塊404處及方塊406處的資料切分及特徵擷取，且可再次藉由流程圖400的SIR降違規預測分支440處理。此過程可重複直至已自CTS佈局移除所有經預測SIR降違規為止，此時CTS佈局可繼續進行至佈線。舉例而言，可將CTS佈局自SIR降移除平台40提供至所述CTS佈局可在其中例如藉由佈線工具28經佈線的電子設計平台20，藉由驗證工具30驗證，且可實體上製造為完整電子元件設計。
圖7A為示出根據一或多個實施例的SIR降違規預測方法的流程圖700。SIR降違規預測方法可例如至少部分地藉由圖1中所繪示且相對於圖1所描述的SIR降移除平台40及/或藉由圖2中所繪示且相對於圖2所描述的SIR降違規預測系統100來實施。
在步驟702處，自CTS資料庫(諸如SIR降違規預測系統100的CTS資料庫102)接收與CTS佈局相關聯的CTS資料。CTS資料可例如藉由SIR降違規預測電路142來接收，且CTS資料可與例如藉由電子設計平台20的CTS工具26生成的特定CTS佈局相關聯。
在步驟704處，例如藉由SIR降違規預測電路142來檢測CTS佈局的區。CTS佈局的經檢測區可具有任何大小，且在一些實施例中，經檢測區可包含單個柵格胞元或多個柵格胞元，其可稱為柵格區。在步驟704處，可逐區獨立地檢測CTS佈局的每一柵格區。
在步驟706處，進行預佈線SIR降偵測。在步驟706處進行的SIR降偵測可包含例如藉由SIR降違規預測電路142及/或機器學習電路110來預測或判定一或多個SIR降違規是否將存在 於CTS佈局的經檢測柵格區中的任一者中，以及CTS佈局是否應繼續進行至例如藉由佈線工具28進行佈線。
在方塊708處，回應於在方塊706處預測到存在一或多個SIR降違規而解決或移除SIR降違規。移除經預測SIR降違規可例如藉由時脈樹胞元調整工具44進行，此可藉由增大CTS佈局中的一或多個時脈胞元之間的間隔來移除或避免將存在於CTS佈局中的經預測SIR降違規。
在步驟710處，例如藉由佈線工具28進行CTS佈局的佈線。在步驟708處移除經預測SIR降違規之後進行佈線，以使將在進行佈線之後減少或消除CTS佈局中的SIR降違規。
圖7B為示出圖7A的流程圖700的區檢測(704)及預佈線SIR降偵測(706)的其他細節的流程圖750。
在步驟752處，例如藉由SIR降違規預測電路142及/或機器學習電路110檢測CTS佈局的特定區。在步驟752處檢測CTS佈局的區可包含例如利用圖6中所示出的兩級堆疊模型化來生成可表示經檢測區的SIR降分佈或映圖的最終結果650。
在步驟754處，在對CTS佈局進行佈線之前，SIR降違規預測電路142及/或機器學習電路110預測或確定一或多個SIR降違規是否將因佈線而存在於經檢測區中。在步驟754處預測SIR降違規可包含比較經檢測區的經預測SIR降值(如例如藉由SIR降分佈或映圖所提供)與臨限值。臨限值可表示CTS佈局的最大可容許SIR降值，其可例如基於CTS佈局藉由待製造的電子元件設計的設計規範來規定。
在步驟756處，若預測經檢測區中不存在SIR降違規(其 可在經預測SIR降值未超出臨限SIR降值時判定)，則流程圖繼續至CTS佈局的下一區，且流程圖返回至例如藉由SIR降違規預測電路142及/或機器學習電路110來檢測CTS佈局的下一區的步驟752及步驟754。若預測CTS佈局的區中無一者具有SIR降違規(其經預測歸因於後續佈線製程而產生)，則CTS佈局可通過檢測，在此情況下，CTS佈局可繼續進行至實體設計及/或可繼續進行至特定電子元件設計的實體佈線。
另一方面，若預測一或多個SIR降違規存在於經檢測區中，則在步驟758處生成SIR降映圖。可針對經預測或判定具有一或多個SIR降違規的每一經檢測區來生成SIR降映圖。SIR降映圖可例如藉由利用任何合適的技術的SIR降違規預測電路142及/或機器學習電路110來生成，所述利用任何合適的技術包含例如利用如本文先前所描述的比較CTS佈局的特徵空間形狀及/或定向與模型庫中的多個機器學習模型的特徵空間形狀及/或定向的兩級總體技術。在一些實施例中，SIR降映圖可在步驟754處預測或判定經檢測區中的SIR降違規之前或作為在所述步驟處預測或判定經檢測區中的SIR降違規的部分來生成。
在步驟760處，自CTS佈局移除經預測或判定的SIR降違規。移除SIR降違規可藉由時脈樹胞元調整工具44進行，其可藉由增大CTS佈局中的一或多個時脈胞元之間的間隔來移除或避免將存在於CTS佈局中的經預測SIR降違規。
本揭露內容的實施例提供若干優點。舉例而言，本揭露內容的實施例可操作以在CTS佈局的佈線之前判定是否存在SIR降違規，此便於在早期階段預測SIR降違規的存在以及識別SIR 降違規的經預測定位。此在習知系統內提供顯著優點，其中歸因於佈線的SIR降違規僅在已進行佈線之後經判定。
本揭露內容的實施例進一步促進設計實施轉迴時間(turnaround time)的顯著改良，此是由於在置放佈局的佈線之前SIR降違規可經預測及減少或消除。此亦引起SIR降違規的數目的顯著減少，此是由於此類SIR降違規可在對CTS佈局進行佈線之前經預測及減少或消除。
在各種實施例中，本揭露內容提供可利用來在對CTS佈局進行佈線之前預測靜態電壓(SIR)降違規將因對時脈樹合成(CTS)佈局進行佈線而存在的系統及方法。此使得節省成本，此是由於電子元件的良率可歸因於可經預測且接著減少或消除的SIR降違規的減少而提高。因此，所製造的電子元件將具有更少SIR降違規，藉此提高良率且減少浪費。另外，藉由本揭露內容的實施例促進時間節省，此是由於可在進行置放佈局的佈線之前預測電子元件設計中的SIR降違規。
根據一個實施例，一種靜態電壓(SIR)降違規預測系統包含SIR降違規預測電路。SIR降違規預測電路在使用時接收與CTS佈局相關聯的時脈樹合成(CTS)佈局資料。SIR降違規預測電路可例如自CTS佈局資料庫或自電子設計平台的CTS工具接收CTS佈局資料。SIR降違規預測電路檢測與CTS佈局相關聯的CTS佈局資料。CTS資料可包含與CTS佈局的多個區相關聯的資料，且SIR降違規預測電路可在逐區基礎上檢測CTS佈局的每一區。另外，SIR降違規預測電路在使用時預測一或多個SIR降違規是否將因CTS佈局的後續佈線而存在於CTS佈局中。
根據本發明的一些實施例，所述的系統，更包括：CTS資料庫，所述CTS資料庫儲存與所述CTS佈局相關聯的所述CTS佈局資料。
根據本發明的一些實施例，所述的系統，更包括：經處理區資料庫，所述經處理區資料庫儲存與呈現SIR降違規的多個CTS區相關聯的資訊，其中所述SIR降違規預測電路在使用時至少部分地基於與呈現SIR降違規的所述多個CTS區相關聯的所述資訊來預測一或多個SIR降違規是否將存在於所述CTS佈局中。
根據本發明的一些實施例，所述的系統，更包括：SIR降資料庫，所述SIR降資料庫儲存使SIR降違規與CTS佈局或CTS佈局區中的至少一者相關聯的資訊；以及機器學習電路，以通信方式耦接至所述SIR降資料庫，所述機器學習電路在使用時基於儲存於所述SIR降資料庫中的所述資訊來生成與呈現SIR降違規的多個CTS模式相關聯的資訊。
根據本發明的一些實施例，其中所述SIR降違規預測電路在使用時：生成指示經預測SIR降違規在所述CTS佈局中的定位的SIR降違規映圖。
根據本發明的一些實施例，所述的系統，更包括：模型庫，所述模型庫儲存多個機器學習模型，機器學習電路，以通信方式耦接至所述模型庫，所述機器學習電路在使用時：藉由基於所述CTS佈局的特徵空間的形狀及定向與所述多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分來生成第一級總體；以及藉由基於所述CTS佈局的所述特徵空間的所述定向與所述第一級總體的所述多 個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分以生成第二級總體。
根據本發明的一些實施例，其中所述SIR降違規預測電路在使用時基於所述CTS佈局與所述第二級總體的比較來生成SIR降映圖，所述SIR降映圖指示所述CTS佈局中的經預測SIR降值。
根據本發明的一些實施例，其中所述SIR降違規預測電路在使用時比較所述經預測SIR降值與臨限SIR降值，且基於所述經預測SIR降值與所述臨限SIR降值的所述比較來預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中。
根據本發明的一些實施例，所述的系統，更包括：時脈樹胞元調整電路，所述時脈樹胞元調整電路在使用時回應於所述SIR降違規預測電路預測一或多個SIR降違規將因所述CTS佈局的所述佈線而存在於所述CTS佈局的區中而增大所述CTS佈局的所述區的時脈胞元之間的間隔。
根據另一實施例，提供一種方法，所述方法包含藉由靜態電壓(SIR)降違規預測電路接收與半導體電路設計的CTS佈局相關聯的CTS佈局資料。藉由SIR降違規預測電路檢測與CTS佈局的多個區中的每一者相關聯的CTS佈局資料。針對多個區中的每一者，SIR降違規預測電路預測一或多個SIR降違規是否將因CTS佈局的佈線而存在。方法更包含回應於預測無SIR降違規將因CTS佈局的佈線而存在而對CTS佈局進行佈線。
根據本發明的一些實施例，所述的方法，更包括：生成指示經預測SIR降違規在所述CTS佈局中的定位的SIR降違規映圖。
根據本發明的一些實施例，其中所述預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中包含：生成指示所述CTS佈局中的經預測SIR降值的SIR降映圖；比較所述經預測SIR降值與臨限SIR降值；以及回應於所述經預測SIR降值中的一或多者超出所述臨限SIR降值而預測將存在一或多個SIR降違規。
根據本發明的一些實施例，所述的方法，更包括：基於所述CTS佈局的特徵空間的形狀及定向與多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分；基於所述CTS佈局的所述特徵空間的所述定向與所述多個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分；以及基於所述CTS佈局與所述多個機器學習模型的所選擇第二部分的比較來生成SIR降映圖，所述SIR降映圖指示所述CTS佈局中的經預測SIR降值。
根據本發明的一些實施例，其中所述預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中包含：比較所述經預測SIR降值與臨限SIR降值；以及回應於所述經預測SIR降值中的一或多者超出所述臨限SIR降值而預測將存在一或多個SIR降違規。
根據本發明的一些實施例，所述的方法，更包括：回應 於所述SIR降違規預測電路預測一或多個SIR降違規將因所述CTS佈局的佈線而存在於所述CTS佈局的至少一個區中，藉由增大所述CTS佈局的所述至少一個區的時脈胞元之間的間隔來調整所述CTS佈局。
根據本發明的一些實施例，所述的方法，更包括：對經調整CTS佈局進行佈線。
根據又一實施例，提供一種方法，所述方法包含用指示多個電子元件設計中的靜態電壓(SIR)降違規的資訊訓練多個機器學習模型。將多個機器學習模型儲存於資料庫中。方法更包含藉由SIR降違規預測電路接收與CTS佈局相關聯的時脈樹合成(CTS)資料，且比較與CTS佈局相關聯的CTS資料與儲存於資料庫中的多個佈線機器學習模型。基於比較與CTS佈局相關聯的CTS資料與多個機器學習模型，SIR降違規預測電路預測一或多個SIR降違規是否將因CTS佈局的後續佈線而存在於CTS佈局中。
根據本發明的一些實施例，其中訓練所述機器學習電路包含擷取與所述多個電子元件設計相關聯的特徵資訊。
根據本發明的一些實施例，所述的方法，更包括：針對所述CTS佈局的多個區中的每一者擷取與所述CTS佈局相關聯的特徵資訊，其中所述比較與所述CTS佈局相關聯的所述CTS資料與儲存於所述資料庫中的所述多個機器學習模型包含比較所述與所述CTS佈局相關聯的擷取的特徵資訊與所述與所述多個電子元件設計相關聯的擷取的特徵資訊。
根據本發明的一些實施例，所述的方法，更包括：回應於預測一或多個SIR降違規將存在於所述CTS佈局中，藉由增大 所述CTS佈局的時脈胞元之間的間隔來調整所述CTS佈局；以及對經調整CTS佈局進行佈線。
前文概述若干實施例的特徵，以使所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
上文所描述的各種實施例可經組合以提供另外實施例。可鑒於以上實施方式來對實施例進行此等及其他變化。一般而言，在以下申請專利範圍中，所用術語不應解釋為將申請專利範圍限於本說明書及申請專利範圍中所揭露的具體實施例，而應解釋為包含所有可能的實施例連同此申請專利範圍有權要求的等效物的全部範圍。因此，申請專利範圍不受本揭露內容限制。
100:靜態電壓降違規預測系統
102:時脈樹合成資料庫
110:機器學習電路
112:靜態電壓降資料庫
114:經處理區資料庫
116:靜態電壓降違規結果資料庫
120:訓練資料
142:靜態電壓降違規預測電路

Claims (9)

  1. 一種靜態電壓(SIR)降違規預測系統，包括：SIR降違規預測電路，所述SIR降違規預測電路在使用時：接收與CTS佈局相關聯的時脈樹合成(CTS)佈局資料；檢測與所述CTS佈局相關聯的所述CTS佈局資料；藉由多個機器學習模型對所述CTS佈局的分析，來預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中；模型庫，所述模型庫儲存所述多個機器學習模型；以及機器學習電路，以通信方式耦接至所述模型庫，所述機器學習電路在使用時：藉由基於所述CTS佈局的特徵空間的形狀及定向與所述多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分來生成第一級總體；以及藉由基於所述CTS佈局的所述特徵空間的所述定向與所述第一級總體的所述多個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分以生成第二級總體。
  2. 如申請專利範圍第1項所述的系統，其中所述SIR降違規預測電路在使用時：生成指示經預測SIR降違規在所述CTS佈局中的定位的SIR降違規映圖。
  3. 如申請專利範圍第1項所述的系統，更包括： 時脈樹胞元調整電路，所述時脈樹胞元調整電路在使用時回應於所述SIR降違規預測電路預測一或多個SIR降違規將因所述CTS佈局的所述佈線而存在於所述CTS佈局的區中而增大所述CTS佈局的所述區的時脈胞元之間的間隔。
  4. 一種靜態電壓(SIR)降違規預測方法，包括：藉由SIR降違規預測電路來接收與半導體元件的CTS佈局相關聯的時脈樹合成(CTS)佈局資料；藉由所述SIR降違規預測電路來檢測與所述CTS佈局相關聯的所述CTS佈局資料；基於所述CTS佈局的特徵空間的形狀及定向與多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分；基於所述CTS佈局的所述特徵空間的所述定向與所述多個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分；基於所述CTS佈局與所述多個機器學習模型的所選擇第二部分的比較來生成SIR降映圖，所述SIR降映圖指示所述CTS佈局中的經預測SIR降值；藉由所述SIR降違規預測電路來預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS佈局中；以及回應於預測無SIR降違規將因所述CTS佈局的佈線而存在於所述CTS佈局中而對所述CTS佈局進行佈線。
  5. 如申請專利範圍第4項所述的方法，其中所述預測一或多個SIR降違規是否將因所述CTS佈局的佈線而存在於所述CTS 佈局中包含：比較所述經預測SIR降值與臨限SIR降值；以及回應於所述經預測SIR降值中的一或多者超出所述臨限SIR降值而預測將存在一或多個SIR降違規。
  6. 如申請專利範圍第4項所述的方法，更包括：基於所述CTS佈局的特徵空間的形狀及定向與多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分；基於所述CTS佈局的所述特徵空間的所述定向與所述多個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分；以及基於所述CTS佈局與所述多個機器學習模型的所選擇第二部分的比較來生成SIR降映圖，所述SIR降映圖指示所述CTS佈局中的經預測SIR降值。
  7. 如申請專利範圍第4項所述的方法，更包括：回應於所述SIR降違規預測電路預測一或多個SIR降違規將因所述CTS佈局的佈線而存在於所述CTS佈局的至少一個區中，藉由增大所述CTS佈局的所述至少一個區的時脈胞元之間的間隔來調整所述CTS佈局。
  8. 一種靜態電壓(SIR)降違規預測方法，包括：用指示多個電子元件設計中的SIR降違規的資訊訓練多個機器學習模型；將所述多個機器學習模型儲存於資料庫中；藉由SIR降違規預測電路來接收與CTS佈局相關聯的時脈樹 合成(CTS)資料；藉由基於所述CTS佈局的特徵空間的形狀及定向與所述多個機器學習模型的特徵空間的形狀及定向之間的第一相似度比較來選擇所述多個機器學習模型的第一部分來生成第一級總體；以及藉由基於所述CTS佈局的所述特徵空間的所述定向與所述第一級總體的所述多個機器學習模型的所述第一部分的特徵空間的定向之間的第二相似度比較來選擇所述多個機器學習模型的第二部分以生成第二級總體；以及基於所述第一相似度比較與所述第二相似度比較，藉由所述SIR降違規預測電路來預測一或多個SIR降違規是否將因所述CTS佈局的後續佈線而存在於所述CTS佈局中。
  9. 如申請專利範圍第8項所述的方法，更包括：回應於預測一或多個SIR降違規將存在於所述CTS佈局中，藉由增大所述CTS佈局的時脈胞元之間的間隔來調整所述CTS佈局；以及對經調整CTS佈局進行佈線。
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