TWI793358B - 用於序列通訊的系統、半導體封裝體及用於半導體封裝體的通訊方法 - Google Patents

Abstract

用於序列通訊的系統包括控制器、包含多個半導體晶粒的半導體封裝、以及被配置用以將多個半導體晶粒連接到控制器的序列介面。序列介面包括控制器到封裝的連接以及封裝到控制器的連接，並且序列介面被配置用以使用訊號協定，該協定使用差動資料訊號，而沒有單獨的時脈訊號。

Description

用於序列通訊的系統、半導體封裝體及用於半導體封裝體的通訊方法

本發明一般有關於用於使用序列介面來改善與半導體封裝的通訊的系統和方法。

一些半導體封裝裝置包括多個晶粒。例如，諸如NAND快閃記憶體封裝之類的快閃記憶體封裝可以包括多個NAND快閃記憶體晶粒。可以使用控制器來實施與NAND快閃記憶體封裝的通訊，並且將控制器連接到NAND快閃記憶體封裝可能牽涉到藉由多點(multi-drop)並列匯流排將並列的多晶粒連接到控制器。這可能會增加用於此種連接的控制器接腳上的電容性負載，會降低連接的工作頻率，從而降低此連接的操作速度。另外，為了維持匯流排上的訊號完整性，可以實施晶粒上終端(ODT，on die termination)。增加的容性負載和使用ODT都會增加控制器驅動匯流排所消耗的功率。

支援與NAND快閃記憶體封裝進行通訊的其他方法包括使用序列協定，例如MMC(多媒體卡)和SPI(序列週邊介面)，但這些方法僅限於消費類裝置的快閃記憶體中的低速應用例如手機、平板電腦和相機。這些協定不適用於例如在SSD(固態驅動器)中使用NAND快閃記憶體裝置的高速應用。

因此，需要消耗較少功率並且能夠以SSD所需的速度進行操作的NAND快閃記憶體裝置的介面連接。

本文描述的一或多個實施例至少解決了這個問題並且使用序列介面。本文描述的系統和方法提供了控制器和半導體封裝裝置之間的改進的通訊，該半導體封裝裝置包括一或多個積體電路(IC)封裝(例如，單獨封裝的IC封裝)。一或多個IC封裝可以包括多個晶粒。在一些實施例中，實施了串聯器/解串器(Ser/Des)技術。例如，多個晶粒並聯連接到橋接裝置的並列介面，並且橋接裝置實施經由序列介面與控制器的序列連接(例如，高速序列連接，例如以大約每秒10Mega-transfers(MT)或更高的速度運行的連接)。該控制器在本文中可以被稱為「外部」控制器，並且可以是例如固態驅動器(SSD)的控制器。因此，可以藉由使用外部序列連接來建立高速連接，同時保 持較低的控制器接腳數，並且相對於替代實施方式，用於外部控制器的每個接腳的頻寬可能較高。在一些實施例中，可以將差動訊號協定用於序列連接，提供改進的管理電磁干擾和其他雜訊的能力，並提供擴展距離上的連接。訊號協定可以規定包括嵌入在資料流中的時脈訊號，而不是使用外部時脈訊號，其可以避免資料訊號與時脈訊號之間的偏斜。此外，訊號協定可以實施低電壓協定，並且訊號協定和其他協定都可以提供改進的功率管理技術，該技術比某些替代方案使用更少的功率，如本文進一步所述。

在一些實施例中，橋接裝置被一或多個IC封裝封裝在半導體裝置封裝中，並且因此半導體裝置封裝的外部接腳數也可以保持為低。在一些實施例中，多個IC封裝經由多個序列連接分別連接至控制器，從而提供了高速連接。

在一或多個實施例中，根據第一態樣，一種用於序列通訊的系統，包括：控制器、包含多個半導體晶粒的半導體封裝、以及被配置用以將多個半導體晶粒連接至控制器的序列介面。序列介面包括控制器到封裝的連接和封裝到控制器的連接，並且其中，序列介面被配置用以使用訊號協定，該訊號協定使用沒有單獨的時脈訊號的差動資料訊號。

在一或多個實施例中，根據第二態樣，一種半導體封裝包括多個快閃記憶體晶粒和橋接裝置。橋接裝置包括連接到外部控制器的高速序列介面和並列連接到多 個半導體晶粒的並列介面。高速序列介面被配置用以採用訊號協定，該協定使用沒有單獨的時脈訊號的差動資料訊號。

在一或多個實施例中，根據第三態樣，一種用於半導體封裝的通訊方法，該半導體封裝包括封裝控制器、序列介面和並列介面，該方法包括透過序列介面自外部控制器接收：包含裝置識別資訊的第一通訊，該第一通訊是根據差動資料訊號協定配置而沒有單獨的時脈訊號，並且由該封裝控制器基於該裝置識別資訊識別第一半導體晶粒。該方法還包括：由封裝控制器將第二通訊經由並列介面路由至第一半導體晶粒；由封裝控制器經由並列介面自第一半導體晶粒接收第三通訊；以及由封裝控制器發送第三通訊。透過序列介面將控制器封裝到外部控制器，第四通訊基於使用差動資料訊號協定的第三通訊而沒有單獨的時脈訊號。

100:通訊系統

102:控制裝置

104:橋接裝置

106:積體電路封裝

108:積體電路封裝

110:處理器

112:記憶體

114:通訊管理器

116:封裝介面

118:錯誤校正引擎

120:處理器

122:記憶體

124:介面

124a:控制裝置介面

124b:封裝介面

126:錯誤校正器

126’:錯誤校正器

128:緩衝器

130:錯誤校正韌體

132:控制器

132’:控制器

134:控制器

136:晶粒

136a:晶粒

136b:晶粒

138:晶粒

138a:晶粒

202a:封裝裝置

202b:封裝裝置

202b’:封裝裝置

204:封裝

410:方塊

420:方塊

430:方塊

440:方塊

450:方塊

圖1顯示根據本發明的一或多個實施例的實施序列介面的通訊系統的方塊圖。

圖2A、如圖2B、圖2C、圖2D以及圖2E顯示根據本發明實施例的通訊系統的不同配置。

圖3A、圖3B以及圖3C顯示根據本發明的一或多個實施例的不同的積體電路封裝，每個積體電路序列地連接到外部控制器。

圖4是顯示根據本發明的一或多個實施例的用於使用序列介面和並列介面來通訊的半導體封裝的方法的流程圖。

本文描述的實施例提供了用於控制器與半導體封裝裝置之間的通訊的系統或方法的某些改進，包括為控制器提供減少的接腳數、為半導體封裝減少的接腳數、降低功耗同時仍保持高速連接。本文描述的一或多個實施例實施了一種橋接裝置，該橋接裝置使用串聯器/解串器(Ser/Des)技術來促進半導體封裝裝置的多個晶粒與控制器之間的通訊。Ser/Des技術可以包括使用以高達、等於或大於每秒10MT的速度操作的變速暫存器。速度可以根據系統資料傳輸量要求或系統功耗要求而變化。例如，如果控制器接收到高速率的資料傳輸請求，則它可能會提高移位暫存器速度，以保持資料傳輸性能；相反地，如果控制器接收到低速率的資料傳輸請求，則它可能會降低移位暫存器的速度，以降低功耗。Ser/Des技術可以包括使用差動訊號，其中僅採用資料訊號，並且時脈訊號由串聯器嵌入到資料訊號中，並由解串器從資料訊號中恢復。橋接裝置可實施本文所述的某些Ser/Des協定，以促進半導體封裝裝置的多個晶粒與控制器之間的通訊。在一些實施例中，可以省略橋接裝置，並且實施半導體封裝裝置的多個晶粒與控制器之間的多個序列連接，以實施高速通訊(例 如，比並聯連接到控制器提供的通訊更高的速度)。

圖1顯示根據本發明的一或多個實施例的實施序列介面的通訊系統100的方塊圖。通訊系統100包括控制裝置102、橋接裝置104、積體電路封裝106、積體電路封裝108以及接腳P1A至P4A。通訊系統100可以是儲存系統，例如SSD裝置的快閃記憶體系統。該系統可以提供與快閃記憶體的高速通訊，包括讀取和寫入過程，並且可以實施本文所述的錯誤校正功能。

控制裝置102可以是SSD控制器，其被配置用以管理外部裝置與IC封裝106和108之間的通訊，例如讀/寫請求。控制裝置102可以包括固態磁碟控制器IC，其包含系統單晶片(SoC)實施、一或多個處理器、RAM、ROM、主機介面、快閃記憶體介面、硬體加速器和錯誤校正邏輯。在圖1所示的實施例中，控制裝置102包括處理器110(例如，一或多個微處理器、特定應用積體電路(ASIC)、現場可程式閘陣列(FPGA)等、或其組合)、記憶體112、通訊管理器114、封裝介面116和錯誤校正引擎118。記憶體112可以包括一或多個功能模組，包括用於存取或管理通訊管理器114、封裝介面116和錯誤校正引擎118的邏輯。

通訊管理器114可以包括用於管理與IC封裝106和108的通訊的邏輯、硬體或韌體。例如，通訊管理器114可以接收和處理來自試圖存取一或多個IC封裝106和108之外部裝置的請求，例如讀取請求或寫入請求。在一 些實施例中，通訊管理器114可以管理自IC封裝106和108接收的報告，並且可以將對應的報告或請求發送到外部裝置。通訊管理器114可以實施一或多種協定，用於經由橋接裝置104與IC封裝106和108通訊。

在一些實施例中，通訊管理器114包括將唯一的系統位址與裝置識別資訊相關聯的查找表或其他資料結構。例如，裝置身分資訊可以包括IC封裝的識別符。通訊管理器114可以接收存取對應於唯一系統位址的記憶體的請求，並且通訊管理器114可以產生一或多個存取請求(例如，讀取或寫入請求)以使用查找表發送到橋接裝置104，存取請求包括或基於裝置身分資訊進行路由。在一些實作中，裝置識別資訊指定了指定IC封裝的一或多個晶粒。在一些實作中，裝置識別資訊省略指定指定IC封裝的晶粒，而且橋接裝置104被配置用以基於包括在存取請求中的資訊以及例如查找表來確定要存取的晶粒，如在此更詳細描述者。

封裝介面116可包括用於實施用於與橋接裝置104通訊的Ser/Des協定的邏輯、硬體或韌體。本文關於控制裝置102的封裝介面116描述的任何功能可以在一些實施例中，由橋接裝置104的控制裝置介面124a來實施。本文關於控制裝置102的封裝介面116描述的任何功能可以與橋接裝置104的控制裝置介面124a結合實施。

在一些實施例中，封裝介面116實施Ser/Des協定，該Ser/Des協定包括用於對要透過序列介面發送的 資料進行序列化的功能以及用於對透過序列介面接收的資料進行解序列化的功能。在一些實施例中，Ser/Des協定在發射端實施有限脈衝響應濾波器(FIR)以預補償用於傳輸的訊號，並且在接收端採用等化的訓練階段來實施決策回饋等化器(DFE)，以便考慮到控制器與半導體封裝之間使用的任何連接器和印刷電路板走線，可以自動調整訊號的長度和訊號的傳輸線特性。

Ser/Des協定可以包括變速移位暫存器實施。Ser/Des協定可以高達、等於或大於每秒10MT的可變速度運行。Ser/Des協定可以將多個高速鏈路組合成「通道」(lane)，使得例如，一個4通道高速序列介面可以以每秒超過40千兆傳輸(GT)運行。在一些實施例中，Ser/Des協定實施諸如PAM-4編碼的編碼技術，並提供單一SerDes通道以每秒40GT的速度運行。因此，Ser/Des協定可以提供以每秒超過160GT的速度運行的4通道PAM-4連接。

在一些實施例中，Ser/Des協定可以包括用於資料的序列傳輸的訊號協定。訊號協定可以提供用於發送包括編碼的時脈訊號(例如，嵌入在資料封包的主體中)或可以自資料封包的主體中提取的時脈訊號的訊號。訊號協定可以包括在沒有單獨的時脈訊號的情況下發送訊號。這可以避免在資料訊號與時脈訊號之間的偏斜，並且可以促進改變序列連接操作的距離，而不會顯著影響訊號的品質。

在一些實施例中，訊號協定可以包括差動訊 號。差動訊號可以改善電磁干擾(EMI)的處理。例如，由於差動訊號基於兩個傳輸訊號之間的差異，因此在確定訊號之間的差異時，可以抵消以相同或相似方式影響兩個訊號的任何EMI，從而可以抵抗EMI的訊號品質下降的影響(例如，與採用單端訊號的實施例相比，該實施例將接收到的訊號與本地接地進行比較，其中，僅接收到的訊號可能受到EMI干擾，因此EMI可能難以解釋)。可以在低電壓下使用差動訊號，這可以幫助減少功耗，並且可以提供可以在雜訊環境中容易實施的高共模抑制比(CMRR)。在一些實施例中，訊號協定可以包括低電壓差動訊號(low-voltage differential signaling，LVDS)，其可以有效地以低功率在長距離上操作。在一些實施例中，訊號協定可以包括電流模式邏輯(current mode logic，CML)，其可以提供點對點的單向訊號協定。

在一些實施例中，封裝介面116可以經由接腳P1A和P2A自橋接裝置104接收訊號。例如，這樣的訊號可以是經由接腳P1A和P2A接收的差動訊號。封裝介面116可以處理接收到的訊號，或者可以將接收到的訊號發送到通訊管理器114以進行處理。封裝介面116可以經由接腳P3A和P4A將訊號發送到橋接裝置104。例如，這樣的訊號可以是經由接腳P3A和P4A發送的差動訊號。因此，控制裝置102可以經由至少4個接腳與橋接裝置104介接。在一些實施例中，控制裝置102可以經由不超過4個接腳與橋接裝置104介接。在一些實施例中，控制裝置102包括至少兩 個附加接腳，用於接收來自橋接裝置104的訊號，以及至少兩個附加接腳，用於將訊號傳輸到橋接裝置104。因此，在一些實施例中，控制裝置102可以透過至少8個接腳與橋接裝置104介接。在一些實施例中，控制裝置102可以經由不超過8個接腳與橋接裝置104介接。

在一些實施例中，封裝介面116所使用的電連接(例如，接腳P1A至P4A中的任何一者)可以支援「熱插拔」，並且可以在控制裝置102通電的同時提供添加或移除供電的IC封裝，而不會損壞任何一個裝置。

在一些實施例中，橋接裝置104實施到控制裝置102的光子(例如，光纖)連接，其可以提供兩個裝置之間的電隔離。光子連接還可以在兩個裝置之間提供更長的距離。光子連接的實施可以引入額外的潛時，並且通訊協定(例如，如本文中所描述者)可以被配置用以用以可變的潛時來容忍命令的完成。

在一些實施例中，封裝介面116實施了允許原始發送時脈被恢復的實體編碼次層(PCS)協定。例如，PCS可以利用諸如8B10B、64B65B、64B66B、128B130B、DSQ128之類的編碼方案來確保原始發送時脈可以被接收裝置恢復。PCS協定可以提供用於將多個序列連接分組在一起以創建通道。PCS協定可以提供不同的實體層訊號方案，例如NRZ或PAM-4，以提供控制裝置102與橋接裝置104之間的短或長的互連距離。PCS協定還可以提供用於確定特定通道或通道處於非活動狀態(例如， 藉由檢測一對差動傳輸接腳兩端的終端電阻)，並且對應的Ser/Des連接可以被禁用或進入睡眠模式或待機狀態以節省功率。PCS協定還可以支援邊帶功能，以允許其他控制和狀態訊息由控制裝置102傳輸。

在一些實施例中，PCS協定包括與橋接裝置104的初始化、訓練或協定協商，除其他事項外，其可以提供初始化至少一個新的控制裝置102、橋接裝置104或IC封裝106或108，並確保與較早的此類裝置向後相容。在一些實施例中，使用高速序列協定來傳遞在通訊系統100中新IC封裝的插入。PCS協定可以包括訓練模式，以允許將接收等化功能調整到高速連接的特定特性。例如，訓練模式可以包括改變前標記FIR分接頭和後標記FIR分接頭，以及調節接收器中的DFE分接頭。

在鏈路訓練之後，由控制裝置102實施的通訊協定提供給控制裝置102查詢多個連接的晶粒(例如NAND快閃記憶體晶粒)及/或多個連接的IC封裝。在接收到控制裝置102發送的「識別裝置」之後，通訊協定可以提供由橋接裝置104報告的數量。在確定連接了多少個晶粒之後，根據通訊協定，控制裝置102可以實施一種「唯一的系統位址」機制，允許將命令導向到特定的晶粒。該位址可以位於通訊協定中的已知位置，以便於解碼。位址欄位也可以由「樹」拓撲中的互連組件使用，以唯一地識別複雜拓撲中的單一晶粒。在一些實施例中，序列到序列橋接裝置104可以用於構造複雜的高速介面拓撲(例如， NAND介面拓撲)。

通訊協定可以提供要應用的時間戳欄位，以幫助確保命令以正確的順序執行。這可以指示創建命令的相對時間，以便可以藉由接收IC封裝或晶粒建立正確的命令序列。在一些實施例中，通訊協定的發送和接收通道獨立地操作並且允許晶粒或橋接裝置發送異步狀態命令。

在一些實施例中，通訊協定將開放式NAND快閃記憶體介面(Open NAND Flash Interface，ONFI)或雙態觸變(Toggle)模式快閃記憶體命令「分封化」為在高速序列介面上傳輸的資料的「封包」。「封包」可以包含命令或狀態訊息，並且可以包含正在交換資料的裝置的源和目標拓撲位址。封包的有效載荷資料可以包括實際的ONFI/Toggle命令和讀/寫NAND FLASH資料。該封包還包括核對和欄位，例如循環冗餘檢查(CRC)字，以指示該封包是否包含任何資料錯誤。封包長度可以是可變的，以適應可變長度的快閃記憶體命令。該通訊協定可以包括在一個封包中將多個命令組合到同一裝置(例如，到同一IC封裝或同一晶粒)。

通訊協定可以提供要同時發送到所有IC封裝或晶粒的全部或子集的「廣播」訊息。因此，一個命令可以觸發多個狀態訊息。當答復命令時，IC封裝或晶粒可以使用其唯一的拓撲位址，使得控制裝置102知悉響應來自哪個裝置。

通訊協定可以規定調整資料傳輸速率(「波 特率(baud-rate)」)以節省功率。當少數NAND裝置連接到單個高速連接時，則可能不需要全部資料頻寬。在這種情況下，可以降低介面的波特率。

在一些實施例中，協定可以檢測通道反轉，並自動交換通道，以便排序正確。有時需要交換高速通道以簡化PCB佈線。

在一些實施例中，當封裝介面116在低功率待機狀態下被禁用時，封裝介面116支援低功率模式。這可以在花費很長時間執行的命令之間(例如抹除命令)，或者在沒有資料或幾乎沒有資料要從控制裝置102發送到橋接裝置104的情況下實施。通訊協定可以為封裝介面116將很快恢復線上狀態，以便可以交換資料而不會引起很多啟動延遲。

封裝介面116所實施的通訊協定用於檢測高速連接的極性，並自動校正極性。在一些實施例中，期望交換差動對連接(例如，接腳)以使印刷電路板(PCB)的佈線更容易。可以將通訊協定配置用以自動檢測這種情況，並透過對接收到的高速資料進行邏輯反相來進行校正。

錯誤校正引擎118可以實施錯誤校正協定，例如BCH碼(Bose Chaudhuri Hocquengheim)、四重搖擺編碼(QSBC)或低密度奇偶檢查(LDPC)編碼方案，以允許將資料錯誤由控制裝置102檢測和校正(例如，來自IC封裝106的資料錯誤，諸如來自NAND快閃記憶體裝置的讀取錯誤)。錯誤校正引擎118是可選的，並且在一些實施中，錯 誤校正協定的至少一部分由橋接裝置104執行，從而將至少一些錯誤校正功能卸載到橋接裝置104。因此，橋接裝置104可以可以與新的橋接裝置交換以升級或更改錯誤校正協定，而無需交換或修改控制裝置102。這還提供了較小的控制器裝置102。在一些實施例中，橋接裝置104配置用以實施可程式的錯誤校正方法和錯誤校正引擎118被配置用以將錯誤校正韌體或軟體傳輸到橋接裝置104。因此，可以在不交換橋接裝置104的情況下升級或更改橋接裝置104的錯誤校正協定。在一些實施例中，錯誤校正協定可以實施訊框檢查和序列(FCS)，例如循環冗餘核對(CRC)，以確保資料的封包有效。錯誤校正協定還可以利用線性回饋移位暫存器(LFSR)來實施拌碼/解拌碼(scrambling/descrambling)功能，以使NAND快閃記憶體中儲存的資料隨機化/減少資料讀取錯誤，從而提高資料可靠性。當控制裝置102透過封裝介面116與IC封裝或晶粒交換資料時，狀態位可用於指示NAND裝置返回的讀取資料是否已被錯誤校正，或者該資料是否需要資料校正，以促進錯誤校正協定。

因此，控制裝置102提供了在抑制控制裝置102的接腳數的同時支援大量IC封裝的可能性。與替代裝置相比，這種控制裝置102的製造成本可以更低。另外，控制裝置102所使用的Ser/Des連接可以比替代介面消耗更少的功率。在使用可變的Ser/Des移位暫存器時脈的實施例中，當不需要高資料傳輸速率性能時，可以透過降低時 脈速率來進一步降低功耗。而且，在其中Ser/Des連接是自定時的(可以從資料中恢復用於發送資料的時脈)的實施例中，可以省略在介面上進行DQS訓練的過程。此外，在控制裝置102與橋接裝置104之間連接的介面訊號可能更少，因此可以簡化用於安裝控制裝置102的PCB的設計。這可以進一步減小控制裝置102的尺寸。此外，介面訊號連接可以更長，從而可以創建更大的PCB。

替代實施例可以使用具有矽中介層的2.5D矽技術。橋接晶粒和多個NAND晶粒可以安裝在矽中介層技術上。序列連接可以在矽中介層上進行。

現在參考橋接裝置104，橋接裝置104包括處理器120(例如，一或多個微處理器、特定應用積體電路(ASIC)、現場可程式閘陣列(FPGA)等或其組合)、記憶體122，介面124和錯誤校正器126。記憶體122可以包括一或多個用於存取介面124和錯誤校正器126的功能模組。記憶體可以包括緩衝器128，其將更詳細描述於後。橋接裝置104還包括接腳，該接腳包括接腳P1B至P8B。

橋接裝置104可以包括至少接腳P1B至P4B，用於與控制裝置102通訊。因此，橋接裝置104可以經由至少4個接腳與控制裝置102通訊。在一些實施例中，橋接裝置104可以透過不超過4個接腳與控制裝置102介接。在採用多個通道連接的一些實施例中，接腳的數量乘以通道的數量。在一些實施例中，橋接裝置104包括至少兩個附加接腳，用於接收來自控制裝置102訊號，以及至少兩個附 加接腳，用於將訊號傳輸到控制裝置102。因此，在一些實施例中，橋接裝置104可以透過至少8個接腳與控制裝置102介接。在一些實施例中，橋接裝置104可以經由不超過8個接腳與控制裝置102介接。

橋接裝置104可以至少包括接腳P5B至P8B，用於與IC封裝106和108並列地通訊。因此，橋接裝置104可以經由至少4個接腳與IC封裝106和108並列地通訊。在一些實施例中，橋接裝置104可以經由不超過4個接腳與IC封裝106和108並列介接。在一些實施例中，橋接裝置104包括至少兩個附加接腳，用於自IC封裝106和108接收訊號，以及至少兩個附加接腳，用於將訊號傳輸到IC封裝106和108。因此，在一些實施例中，橋接裝置104可以經由至少8個接腳與IC封裝106和108。在一些實施例中，橋接裝置104可經由不超過8個接腳與IC封裝106和108並列介接。

在一些實施例中，橋接裝置104透過引線鍵合技術或透過矽通孔(TSV)連接到IC封裝106和108(例如，連接到IC封裝106和108的晶粒)。

介面124可以包括用於與控制裝置102的封裝介面116介接的控制裝置介面124a，以及用於與IC封裝106和108介接的封裝介面124b。控制裝置介面124a可以配置用以序列連接到封裝介面116(例如，至少透過接腳P1B至P4B)，並且可以被配置用以實施Ser/Des功能，例如本文所述的任何Ser/Des功能。封裝介面124b可以被配置用以 並聯連接至IC封裝106和108(例如，至少透過接腳P5B至P8B)，其可以提供用於發送差動訊號並且用於接收與IC封裝106和108並列的差動訊號)。介面124可以實施本文描述的Ser/Des協定、PCS協定或任何其他通訊協定中的任何一者，包括以上參照控制裝置102以及參照控制裝置102的封裝介面116討論的協定。

在一些實施例中，介面124可以包括或可以存取與唯一的系統位址和目的地IC封裝及/或晶粒相關聯的查找表或其他資料結構。介面124可以自控制裝置102接收存取對應於唯一系統位址的記憶體的請求，並且介面124可以產生一或多個存取請求，例如讀取或寫入請求，以透過封裝介面124b發送到指定的IC。在一些實施例中，橋接裝置104可以並列地將請求發送到所有多個目的地IC封裝。

錯誤校正器126可以是邏輯、硬體或韌體，用於對經由橋接裝置104發送的控制裝置102與IC封裝106和108之間的通訊實施錯誤校正。類似於前述針對錯誤校正引擎118的描述，錯誤校正器126可以實施錯誤校正協定，例如BCH碼(Bose Chaudhuri Hocquengheim)、四重搖擺編碼(QSBC)或低密度奇偶檢查(LDPC)編碼方案，以允許將資料錯誤檢測和校正(例如，來自IC封裝106的資料錯誤，諸如來自NAND快閃記憶體裝置的讀取錯誤)。這提供了從控制裝置102到橋接裝置104的至少一些錯誤校正功能的卸載，這可以允許更小的控制裝置102。在一些實施 中，橋接裝置104可以與新的橋接裝置交換以升級或改變，而不需要交換或修改控制裝置102的錯誤校正協定。在一些實施例中，錯誤校正器126被配置用以實施可重新編程的錯誤校正方法。例如，錯誤校正器126可以存取儲存在橋接裝置104上或可被橋接裝置104存取的錯誤校正韌體130，並且可以使用錯誤校正韌體130來實施錯誤校正協定。在一些實施方式中，控制裝置102的錯誤校正引擎118被配置用以將更新的或不同的錯誤校正韌體發送到橋接裝置104，並且橋接裝置104可以基於所發送的錯誤校正韌體來替換或更新錯誤校正韌體130。因此，可以在不交換橋接裝置104的情況下升級或改變橋接裝置104的錯誤校正協定。在一些實施例中，該錯誤校正協定可以實施訊框檢查和序列(FCS)，例如循環冗餘核對(CRC)，以確保傳輸的封包有效。錯誤校正協定還可以利用線性回饋移位暫存器(LFSR)來實施加擾/解擾功能，以使儲存的資料隨機化並減少NAND快閃記憶體中的資料讀取錯誤，從而提高資料可靠性。當橋接裝置104將資料發送到控制裝置102時，錯誤校正器126可以為資料產生狀態位，以指示是否已對至少由IC封裝106或108之一返回的讀取資料進行了錯誤校正，或者資料需要資料校正，以促進錯誤校正協定。

橋接器裝置104可以使用緩衝器128來實施本地命令緩衝，從而允許控制裝置102向多個晶粒發出大量命令，然後當這些命令的結果由IC封裝106和108處理時，異步接收這些命令的結果。由於可以並列執行大量命令， 因此可以改善控制裝置102的每秒輸入/輸出(IOPS)。

現在參見IC封裝106，IC封裝106包括控制器132和多個晶粒136，包括晶粒136a至晶粒136n。控制器132可以包括一或多個處理器(例如，一或多個微處理器、特定應用積體電路(ASIC)、現場可程式閘陣列(FPGA)等或其組合)以及用於存取多個晶粒136以及用於與橋接裝置104通訊的記憶體儲存邏輯。IC封裝106還包括接腳P1C至P4C，其與橋接裝置104的接腳(例如，橋接裝置104的接腳P5B至P8B)連接。接腳P1C和P2C可以被配置用以接收來自橋接裝置104的差動訊號，接腳P3C和P4C可以被配置用以向橋接裝置104發送差動訊號。在一些實施方式中，IC封裝106包括用於與橋接裝置104通訊的附加接腳(例如，4個額外的接腳，或更多)。

IC封裝106可以是儲存裝置，諸如NAND快閃記憶體裝置。在一些實施例中，晶粒136可包括一或多個晶粒。晶粒136可以包括或可以定義儲存單元陣列。控制器134可以包括用於存取記憶體單元陣列並且用於實施接收自橋接裝置104的命令(例如，讀取或寫入命令)的邏輯和電路。控制器132可以包括例如輸入/輸出控制電路、邏輯控制、狀態暫存器、位址暫存器、命令暫存器、高壓產生器、行緩衝器、行解碼器、資料暫存器、感測放大器和列位址解碼器中的任何一者。

IC封裝108包括控制器134、包括晶粒138a至138n的多個晶粒138以及接腳P1D至P4D。IC封裝108可以 類似於IC封裝106，並且IC封裝108的部件可以類似於本文描述的IC封裝106的對應部件。在一些實施例中，可以從通訊系統100中省略IC封裝108。在一些實施例中，除了IC封裝106和108之外，通訊系統100還可以包括IC封裝。在一些實施例中，兩個或更多個IC封裝可以進行通訊，例如，直接在不涉及控制裝置102的情況下(例如，經由橋接裝置104或其他路徑)來協調抹除命令調度，以便不會同時發生同時抹除操作，這可能會導致高功率情況發生。IC封裝命令也可能在不同時間由不同的IC封裝完成。為了避免讓控制裝置102查詢命令的狀態，IC封裝可配置用以發送狀態訊息，而無需控制裝置102提示。控制裝置102可配置用以在報告到達時處理報告，而不是直接請求狀態訊息。

圖2A與圖2B顯示根據本發明實施例的包括不同半導體封裝裝置的通訊系統100的配置。圖2A顯示通訊系統100，其中，橋接裝置104與IC封裝106和108一起封裝在封裝204中。封裝的橋接裝置104、IC封裝106和108以及封裝204構成封裝裝置202a。控制裝置102經由橋接裝置104通訊地連接到封裝裝置202a。封裝裝置202a為由封裝204封裝的橋接裝置104、IC封裝106和IC封裝108提供改進的結構支撐和保護。

圖2B顯示通訊系統100，其中，橋接裝置104被配置在封裝IC封裝106和108的封裝204的外部。封裝的IC封裝106和108以及封裝204構成封裝裝置202b。控制裝置102經由橋接裝置104通訊地連接到封裝裝置202a。封裝 裝置202b提供容易地改變、升級、維修或以其他方式維護通訊系統100的組件。例如，橋接裝置104或封裝裝置202b可以容易地交換為升級的或功能性的組件(例如，如果該組件發生故障)，而不必交換或替換橋接裝置104或封裝裝置202b中的另一者。

圖2C顯示通訊系統100，其中，橋接裝置104配置在封裝裝置202b的外部。封裝裝置202b包括IC封裝106和IC封裝108，以及封裝IC封裝106和IC封裝108的封裝204。在一些實施例中，封裝裝置202b是包括並列匯流排的NAND快閃記憶體裝置。所描繪的通訊系統100在封裝裝置202b內部實施並列匯流排，並且在封裝裝置202b與橋接裝置104之間以及在橋接裝置104與控制裝置102之間實施序列連接。

圖2D顯示通訊系統100，其中，橋接裝置104配置在封裝裝置202b和封裝裝置202b’的外部。圖2D所示的通訊系統100類似於圖2C中所示者，但是包括附加的封裝裝置。封裝裝置202b和封裝裝置202b’與橋接裝置104並聯連接。

圖2E顯示通訊系統100，其中，橋接裝置104配置在封裝裝置202b和封裝裝置202b’的外部。圖2E所示的通訊系統100類似於圖2D中所示者，但是封裝裝置202b和封裝裝置202b’串聯連接到橋接裝置104。

圖3A顯示根據本發明的一或多個實施例的通訊系統100的修改，該修改省略了橋接裝置104，並且包括 各自序列連接至控制裝置102的IC封裝。序列連接可以是高速序列連接(例如，實施每秒10MT或更高的速度)。可以使用本文討論的任何技術、組件或協定來實施序列連接。

圖3A所示的控制裝置102包括至少接腳P1A至P8A。接腳P1A和P2A可以被配置用以自IC封裝106接收差動訊號，接腳P3A和P4A可以被配置用以向IC封裝106傳輸差動訊號。控制裝置102可以類似地每個連接的IC封裝包括至少四個接腳，例如連接到IC封裝108的接腳P5A至P8A。在一些實施例中，控制裝置102每個連接的IC封裝包括不超過四個接腳。在一些實施例中，多於四的接腳連接到每個IC封裝(例如，8個或更多接腳連接到每個IC封裝)。在一些實施例中，不超過8個接腳連接到每個IC封裝。因此，可以減少接腳數和控制裝置102的尺寸，同時提供與IC封裝106和108的高速序列通訊。

IC封裝106可以包括多個晶粒136，其包括晶粒136a至136n。在一些實施例中，每個晶粒136可以具有其自己的高速介面，該高速介面透過在晶粒136中或連接到晶粒136的Ser/Des介面實施，該晶粒直接連接到IC封裝106的接腳(例如，接腳P1C到P4C)作為點對點序列連接。IC封裝108可以被類似地配置。例如，如圖3A所示，每個IC封裝包括控制器，該控制器可以管理與控制裝置102的點對點連接，並且可以並聯或串聯連接到晶粒136。控制器還可以包括用於本地錯誤校正的錯誤校正器126，如所 示。

圖3B顯示圖3A所示的通訊系統100的修改，其中，IC封裝106和108不包括錯誤校正功能，並且其中，控制裝置102使用錯誤校正引擎118實施錯誤校正。

圖3C顯示圖3A所示的通訊系統100的另一種變型，其中，IC封裝106的至少兩個晶粒136每個都序列地連接到控制裝置102。該連接可以由晶粒專用控制器132和132’管理，晶粒專用控制器132和132’可以包括在晶粒136上。在實施例中，可以實施兩個以上的晶粒136，或者可以實施單個晶粒136。在一些實施例中，可以實施附加的IC封裝，其可以包括一或多個晶粒特定的序列連接或本文描述的其他配置。

圖4顯示根據本發明的一或多個實施例之用於使用序列介面和並列介面來通訊半導體封裝的方法。該方法包括方塊410至450，並且可以使用如本文所述的通訊系統100來實施。在方塊410處，封裝裝置的序列介面可以自外部控制器接收包括裝置識別資訊的第一通訊，該第一通訊根據差動資料訊號協定配置，沒有單獨的時脈訊號。在方塊420處，封裝控制器可以基於裝置識別資訊來識別第一半導體晶粒。在方塊430處，封裝控制器可經由並列介面將第二通訊路由至第一半導體晶粒。在方塊440處，封裝控制器可以經由並列介面自第一半導體晶粒接收第三通訊。在方塊450處，封裝控制器可在沒有單獨的時脈訊號的情況下使用差動資料訊號協定經由序列介面將基於第 三通訊的第四通訊發送到外部控制器。

更詳細地，在方塊410處，封裝裝置的序列介面可以自外部控制器接收包括裝置識別資訊的第一通訊，該第一通訊根據差動資料訊號協定配置，沒有單獨的時脈訊號。例如，通訊系統100的橋接裝置104可以經由控制裝置介面124a接收來自控制裝置102的第一通訊(例如，命令)。控制裝置可以根據差動資料訊號協定來配置通訊，例如根據LVDS協定或CML協定。控制裝置102可以將通訊配置用以包括嵌入式時脈訊號(例如，包括在資料封包的主體中，或者一或多個資料封包的主體中)。橋接裝置104可以被配置用以根據差動資料訊號協定來接收命令，並且可以被配置用以重構或解碼嵌入式時脈訊號。在一些實施例中，橋接器裝置104可以實施「位址」機制，從而允許將命令定向到特定晶粒。該位址可以位於通訊協定中的已知位置，以便於解碼。位址欄位也可以由「樹」拓撲中的互連組件使用，以唯一地識別複雜拓撲中的單個晶粒。位址機制可以包括為作為命令目的地的裝置指定裝置識別資訊(例如虛擬位址)。

在方塊420處，封裝控制器可以基於裝置識別資訊來識別第一半導體晶粒。包控制器可以是橋接裝置104的控制器，並且可以包括處理器120、記憶體122和介面124。包控制器可以實施儲存在橋接裝置104上的錯誤校正器126。介面124可以包括或可以存取將唯一的系統位址與目的地IC封裝及/或晶粒相關聯的查找表或其他資料結 構。介面124可以接收(例如，作為第一通訊)對應於唯一系統位址的存取記憶體的請求，並且介面124可以產生一或多個存取請求(例如，作為第二通訊)，諸如讀取或寫入請求，以傳輸到指定的IC封裝。

在方塊430處，封裝控制器可以將第二通訊經由並列介面路由至第一半導體晶粒。例如，橋接裝置104可以經由介面124的封裝介面124b將讀取或寫入請求或某個其他請求發送到指定的IC封裝。在一些實施例中，裝置識別資訊可以指定包括於多個IC封裝中的多個晶粒，而且，橋接裝置104可以並列地將請求發送到所有指定的IC封裝。

在方塊440處，封裝控制器可以經由並列介面自第一半導體晶粒(例如，指定的半導體晶粒)接收第三通訊。例如，第三通訊可以是對讀取請求的應，並且可以包括所請求的資料。橋接裝置104可以經由封裝介面124b自包括指定的半導體晶粒的指定的IC封裝接收第三通訊。在其中橋接裝置104並列地向多個IC封裝發送請求的一些實施例中，橋接裝置104可以異步地接收響應(第三通訊)，並且橋接裝置104可以將在回應中接收的資料儲存在緩衝器128中，直到收集到所有或足夠的資料以報告給控制裝置102。

在方塊450處，封裝控制器可以在沒有單獨的時脈訊號的情況下使用差動資料訊號協定透過序列介面將第四通訊基於外部通訊發送到外部控制器。第四通訊可 以是第三通訊的處理版本。第四通訊可以被配置用於差動訊號，並且可以包括嵌入式時脈訊號。在一些實施例中，第四通訊包括自設置在對應的多個IC封裝中的多個晶粒接收的批量資料。可以使用序列連接經由控制裝置介面124a將第四通訊發送到控制裝置102。因此，橋接裝置104可以有效利用Ser/Des技術來實施與控制裝置102的改進的通訊。

儘管已經參考本發明的特定實施例描述和說明了本發明，但是這些描述和說明不是限制性的。本領域技術人員應當理解，在不脫離由所附申請專利範圍限定的本發明的真實精神和範圍的情況下，可以進行各種改變並且可以替換等同物。圖式不一定按比例繪製。由於製程和公差的原因，在本發明中的藝術表現形式與實際設備之間可能存在區別。可能存在未具體顯示的本發明的其他實施例。說明書和圖式應被認為是說明性的而不是限制性的。可以進行修改以使特定情況、材料、物質的組成、方法或程序適應於本發明的目的、精神和範圍。所有這些修改旨在落入所附申請專利範圍的範圍內。儘管已經參考以特定順序執行的特定操作描述了本文揭示的方法，但是應當理解，在不脫離本發明的教導的情況下，可以將這些操作組合、細分或重新排序以形成等效方法。因此，除非在此特別指出，否則操作的順序和分組不是限制性的。

100:通訊系統

102:控制裝置

104:橋接裝置

106:積體電路封裝

108:積體電路封裝

110:處理器

112:記憶體

114:通訊管理器

116:封裝介面

118:錯誤校正引擎

120:處理器

122:記憶體

124:介面

124a:控制裝置介面

124b:封裝介面

126:錯誤校正器

128:緩衝器

130:錯誤校正韌體

132:控制器

134:控制器

136a:晶粒

138a:晶粒

P1A~P4A、P1B~P4B、P5B~P8B、P1C~P4C、P1D~P4D: 接腳

Claims (25)

1. 一種用於序列通訊的系統，包含：控制器；半導體封裝，其包括多個半導體晶粒；以及序列介面，被配置用以將該多個半導體晶粒連接到控制器，該序列介面包含：控制器到封裝的連接；以及封裝到控制器的連接，其中，該序列介面被配置用以採用使用差動資料訊號的訊號協定，該差動資料訊號包括嵌入式時脈訊號，其中，該嵌入式時脈訊號的速率被配置為可變的。
2. 如申請專利範圍第1項所述的系統，其中，該訊號協定是低電壓差動訊號(LVDS)和電流模式邏輯(CML)之一。
3. 如申請專利範圍第1項所述的系統，其中，使用差動資料訊號的該訊號協定利用該嵌入式時脈訊號來實施資料訊號。
4. 如申請專利範圍第1項所述的系統，其中，該控制器被配置用以選擇性地設置該嵌入式時脈訊號的速率，以最小化功耗、最大化資料傳輸性能或兩者。
5. 如申請專利範圍第1項所述的系統，其中，該序列介面包括橋接器裝置，該橋接器裝置被配置用以序列連接至該控制器，並且被配置用以經由至少一並列匯流排連接而並列連接至該多個半導體晶粒。
6. 如申請專利範圍第5項所述的系統，其中，該橋接裝置被配置用以實施錯誤校正技術。
7. 如申請專利範圍第6項所述的系統，其中，該橋接裝置被配置用以基於自該控制器接收的指令來對該錯誤校正技術重新編程。
8. 如申請專利範圍第5項所述的系統，其中，該序列介面被包括在該半導體封裝中，並且該半導體封裝包括封裝材料，該封裝材料封裝該多個半導體晶粒以及封裝該橋接裝置。
9. 如申請專利範圍第5項所述的系統，其中，該半導體封裝包括封裝該多個半導體晶粒的封裝材料，並且該橋接裝置配置在該封裝材料的外部。
10. 如申請專利範圍第5項所述的系統，其中：該控制器到封裝的連接包括連接到該控制器的第一接腳和第二接腳，並且該控制器到封裝的連接被配置用以使 用該第一接腳和該第二接腳將該差動訊號傳輸到該控制器；以及該封裝到控制器的連接包括連接到該控制器的第三接腳和第四接腳，並且該封裝到控制器的連接被配置用以使用該第三接腳和該第四接腳接收自該控制器的差動訊號。
11. 如申請專利範圍第1項所述的系統，其中，該序列介面被配置用以每個通道使用四個接腳來實施多個通道，並且該多個通道之一包括該控制器到封裝的連接和該封裝到控制器的連接。
12. 如申請專利範圍第1項所述的系統，包括多個序列介面，該多個序列介面包括該序列介面，該多個序列介面分別將該多個半導體晶粒連接到該控制器。
13. 一種半導體封裝體，包含：多個快閃記憶體晶粒；以及橋接裝置，包含：連接到外部控制器的高速序列介面；以及並聯連接到多個半導體晶粒的並列介面，其中，該序列介面被配置為採用使用差動資料訊號的訊號協定，該差動資料訊號包括嵌入式時脈訊號，其中，該嵌入式時脈訊號的速率被配置為可變的。
14. 如申請專利範圍第13項所述的半導體封裝體，其中，該橋接裝置被配置用以根據該橋接裝置可存取的錯誤校正韌體來實施錯誤校正技術。
15. 如申請專利範圍第14項所述的半導體封裝體，其中，該橋接裝置被配置用以基於接收自該控制器的指令來對該錯誤校正韌體重新編程。
16. 如申請專利範圍第13項所述的半導體封裝體，其中，該橋接裝置包括控制器，該控制器被配置用以確定包括在經由該高速序列介面接收的第一通訊中的裝置識別，並且被配置用以基於該裝置識別來將第二通訊經由並列介面回應地傳輸至多個記憶體晶粒中的一或多個。
17. 一種用於半導體封裝體的通訊方法，該半導體封裝體包括封裝控制器、序列介面以及並列介面，該方法包括：由該序列介面自外部控制器接收包括裝置識別資訊的第一通訊，該第一通訊根據包括嵌入式時脈訊號的差動資料訊號協定配置，其中，該嵌入式時脈訊號的速率被配置為可變的；由該封裝控制器基於該裝置識別資訊識別第一半導體晶粒；由該封裝控制器經由該並列介面將第二通訊路由到該第一半導體晶粒； 由該封裝控制器經由該並列介面自該第一半導體晶粒接收第三通訊；以及由該封裝控制器經由使用包括該嵌入式時脈訊號的該差動資料訊號協定的該序列介面，向外部控制器發送基於該第三通訊的第四通訊。
18. 如申請專利範圍第17項所述的方法，其中，該第一通訊是執行操作的命令，並且其中，該第三通訊指示實施了該操作。
19. 如申請專利範圍第18項所述的方法，其中，該第一通訊的裝置識別資訊指定該第一半導體晶粒和第二半導體晶粒，並且還包含：由該封裝控制器經由該並列介面自該第二半導體晶粒接收第五通訊；以及由該封裝控制器經由該序列介面向該外部控制器發送基於該第五通訊的第六通訊。
20. 如申請專利範圍第19項所述的方法，其中，該第六通訊與該第四通訊異步地發送。
21. 如申請專利範圍第17項所述的方法，還包括：該封裝控制器回應於接收該第三通訊來產生該第四通訊，並且將該第四通訊儲存在緩衝器中以發送給該外部控制器。
22. 如申請專利範圍第17項所述的方法，還包括：由該封裝控制器初始化用於與該外部控制器通訊的協定。
23. 如申請專利範圍第17項所述的方法，其中，該第一通訊包括嵌入式時脈訊號。
24. 如申請專利範圍第23項所述的方法，還包括：由該外部控制器配置該嵌入式時脈訊號的速率；以及由該外部控制器發送包括該嵌入式時脈訊號的該第一通訊。
25. 如申請專利範圍第24項所述的方法，其進一步包含由該外部控制器配置該嵌入式時脈訊號的速率以最小化功耗、最大化資料傳輸性能或兩者。

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