TWI756103B

TWI756103B - 畫素陣列基板

Info

Publication number: TWI756103B
Application number: TW110113064A
Authority: TW
Inventors: 余悌魁; 徐雅玲
Original assignee: 友達光電股份有限公司
Priority date: 2021-04-12
Filing date: 2021-04-12
Publication date: 2022-02-21
Also published as: TW202240565A

Abstract

一種畫素陣列基板，包括多個畫素、多條掃描線以及多條資料線。多個畫素排成多個畫素列及多個畫素行。每一畫素列的多個畫素沿第一方向排列。每一畫素行的多個畫素沿第二方向排列。每一畫素包括第一畫素結構及第二畫素結構，其中第一畫素結構包括第一主動元件及電性連接至第一主動元件的第一畫素電極，第二畫素結構包括第二主動元件及電性連接至第二主動元件的第二畫素電極，且第一畫素電極與第二畫素電極沿第二方向依序排列。同一畫素列的多個畫素的多個第一主動元件及多個第二主動元件電性連接至同一掃描線。每一畫素行之多個畫素的多個第一主動元件及多個第二主動元件電性連接至相鄰兩資料線。每一畫素行之多個畫素的每一者的第一主動元件及第二主動元件分別電性連接至相鄰兩資料線。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

為解決顯示裝置側視角偏白(color washout)的問題，一般會將單一畫素劃分為兩個畫素結構，稱為主畫素結構和次畫素結構，並搭配適當之電路驅動架構，以使主畫素結構和次畫素結構的畫素電壓不同。藉此，改善側視角偏白的問題。然而，在解決側視角偏白問題的同時，於現行之顯示裝置的畫素陣列基板的佈局下，卻易出現閃爍(flick)及亮/暗線的問題。

本發明提供一種畫素陣列基板，性能佳。

本發明的畫素陣列基板包括多個畫素、多條掃描線以及多條資料線。多個畫素排成多個畫素列及多個畫素行，其中每一畫素列的多個畫素沿第一方向排列，每一畫素行的多個畫素沿第二方向排列，且第一方向與第二方向交錯。每一畫素包括第一畫素結構及第二畫素結構，第一畫素結構包括第一主動元件及電性連接至第一主動元件的第一畫素電極，第二畫素結構包括第二主動元件及電性連接至第二主動元件的第二畫素電極，其中第一畫素電極與第二畫素電極沿第二方向依序排列。多條掃描線在第一方向上延伸，其中同一畫素列的多個畫素的多個第一主動元件及多個第二主動元件電性連接至同一掃描線。多條資料線在第二方向上延伸，其中每一畫素行之多個畫素的多個第一主動元件及多個第二主動元件電性連接至相鄰兩資料線，且每一畫素行之多個畫素的每一者的第一主動元件及第二主動元件分別電性連接至相鄰兩資料線。多個畫素行包括沿第一方向依序排列的第n個畫素行、第n+1個畫素行及第n+2個畫素行，其中n為大於或等於1的正整數。多個畫素列包括沿第二方向依序排列的第m個畫素列及第m+1個畫素列，其中m為大於或等於1的正整數。多條資料線包括沿第一方向依序排列的第一資料線、第二資料線、第三資料線、第四資料線、第五資料線及第六資料線。每一畫素具有相對的第一側及第二側。第n個畫素行及第m個畫素列的畫素的第一主動元件電性連接至位於畫素之第二側的第二資料線，且第n個畫素行及第m個畫素列的畫素的第二主動元件電性連接至位於畫素之第一側的第一資料線。第n個畫素行及第m+1個畫素列的畫素的第一主動元件電性連接至位於畫素之第二側的第二資料線，且第n個畫素行及第m+1個畫素列的畫素的第二主動元件電性連接至位於畫素之第一側的第一資料線。第n+1個畫素行及第m個畫素列的畫素的第一主動元件電性連接至位於畫素之第一側的第三資料線，且第n+1個畫素行及第m個畫素列的畫素的第二主動元件電性連接至位於畫素之第二側的第四資料線。第n+1個畫素行及第m+1個畫素列的畫素的第一主動元件電性連接至位於畫素之第二側的第四資料線，且第n+1個畫素行及第m+1個畫素列的畫素的第二主動元件電性連接至位於畫素之第一側的第三資料線。第n+2個畫素行及第m個畫素列的畫素的第一主動元件電性連接至位於畫素之第二側的第六資料線，且第n+2個畫素行及第m個畫素列的畫素的第二主動元件電性連接至位於畫素之第一側的第五資料線。第n+2個畫素行及第m+1個畫素列的畫素的第一主動元件電性連接至位於畫素之第二側的第六資料線，且第n+2個畫素行及第m+1個畫素列的畫素的第二主動元件電性連接至位於畫素之第一側的第五資料線。在同一圖框時間內，第一資料線的一資料訊號的極性、第二資料線的一資料訊號的極性、第三資料線的一資料訊號的極性、第四資料線的一資料訊號的極性、第五資料線的一資料訊號的極性及第六資料線的一資料訊號的極性分別為正、負、正、負、正及負。

100:畫素陣列基板

A1、A2:區域

C:畫素行

CE1:第一共用電極

CE2:第二共用電極

CL:共用線

Cn:第n個畫素行

Cn+1:第n+1個畫素行

Cn+2:第n+2個畫素行

Cn+3:第n+3畫素行

Cn+4:第n+4個畫素行

Cn+5:第n+5畫素行

DL:資料線

DL1:第一資料線

DL2:第二資料線

DL3:第三資料線

DL4:第四資料線

DL5:第五資料線

DL6:第六資料線

DL7:第七資料線

DL8:第八資料線

DL9:第九資料線

DL10:第十資料線

DL11:第十一資料線

DL12:第十二資料線

HG、HG1、HG2、HG3、HG4:掃描線

PE1:第一畫素電極

PE2:第二畫素電極

PX:畫素

PXa:主畫素

PXb:次畫素

PX1:第一畫素結構

PX2:第二畫素結構

R:畫素列

Rm:第m個畫素列

Rm+1:第m+1個畫素行

Rm+2:第m+2個畫素行

Rm+3:第m+3個畫素行

VG:轉接線

T1:第一主動元件

T1a、T2a:第一端

T1b、T2b:第二端

T1c、T2c:控制端

T1d、T2d:半導體圖案

T2:第二主動元件

x:第一方向

y:第二方向

圖1為本發明一實施例之畫素陣列基板100的示意圖。

圖2為本發明一實施例之畫素陣列基板100之佈局(layout)的俯視示意圖。

圖3為本發明一實施例之畫素陣列基板100之佈局(layout)的俯視示意圖。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板100的示意圖。

圖2為本發明一實施例之畫素陣列基板100之佈局(layout)的俯視示意圖。圖2對應圖1的區域A1。

圖3為本發明一實施例之畫素陣列基板100之佈局(layout)的俯視示意圖。圖3對應圖1的區域A2。

圖1省略圖2及圖3的第一共用電極CE1、第二共用電極CE2、共用線CL及轉接線VG。

請參照圖1、圖2及圖3，畫素陣列基板100包括多個畫素PX。多個畫素PX排成多個畫素列R及多個畫素行C，其中每一畫素列R的多個畫素PX沿著第一方向x排列，每一畫素行C的多個畫素PX沿第二方向y排列，且第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y可垂直，但本發明不以此為限。

請參照圖1及圖2，每一畫素PX包括第一畫素結構PX1及第二畫素結構PX2。第一畫素結構PX1包括第一主動元件T1(繪於圖2)及電性連接至第一主動元件T1的第一畫素電極PE1(繪於圖2)。請參照圖2，詳細而言，第一主動元件T1包括第一薄膜電晶體，第一薄膜電晶體具有一控制端T1c、一半導體圖案T1d及電性連接至半導體圖案T1d之不同兩區的第一端T1a和第二端T1b，其中第一畫素電極PE1電性連接至第一薄膜電晶體的第二端T1b。請參照圖1及圖2，第二畫素結構PX2包括第二主動元件T2及電性連接至第二主動元件T2的第二畫素電極PE2。請參照圖2，詳細而言，第二主動元件T2包括第二薄膜電晶體，第二薄膜電晶體具有一控制端T2c、一半導體圖案T2d及電性連接至半導體圖案T2d之不同兩區的第一端T2a與第二端T2b，其中第二畫素電極PE2電性連接至第二薄膜電晶體的第二端T2b。

請參照圖1及圖2，每一畫素PX的第一畫素電極PE1與第二畫素電極PE2沿第二方向y依序排列。在本實施例中，第一畫素電極PE1的面積小於第二畫素電極PE2的面積，第一畫素結構PX1可為主畫素(main pixel)結構，而第二畫素結構PX2可為次畫素(sub pixel)結構。圖2及圖3以近似於矩形的兩圖案示意性地代表第一畫素電極PE1及第二畫素電極PE2。然而，本發明不限於此，本領域具有通常知識者可依實際需求設計第一畫素電極PE1及第二畫素電極PE2的圖案。舉例而言，於一實施例中，第一畫素電極PE1(或第二畫素電極PE2)可具有交叉設置的二主幹部以及與二主幹部連接的多組分支，所述二主幹部定義出四個象限，且多組分支可分別設置於所述四個象限。

請參照圖2，在本實施例中，每一畫素PX的第一畫素結構PX1還可包括第一共用電極CE1，其中第一共用電極CE1與第一畫素電極PE1部分重疊，以形成第一畫素結構PX1的儲存電容；每一畫素PX的第二畫素結構PX2還可包括第二共用電極CE2，其中第二共用電極CE2與第二畫素電極PE2部分重疊，以形成第二畫素結構PX2的儲存電容。

請參照圖1、圖2及圖3，畫素陣列基板100包括在第一方向x上延伸的多條掃描線HG以及在第二方向y上延伸的多條資料線DL。同一畫素列R的多個畫素PX的多個第一主動元件T1及多個第二主動元件T2電性連接至同一條掃描線HG。每一畫素行C之多個畫素PX的多個第一主動元件T1及多個第二主動元件T2電性連接至相鄰兩資料線DL，其中每一畫素PX的第一主動元件T1及第二主動元件T2分別電性連接至相鄰兩資料線DL。總言之，每一畫素PX的第一主動元件T1與第二主動元件T2是共用同一條掃描線HG，並分別利用左右兩條不同的資料線DL分別加以驅動第一主動元件T1與第二主動元件T2；即，畫素陣列基板100可利用2D1G的方式驅動。

請參照圖1及圖2，在本實施例中，為實現超窄邊框，畫素陣列基板100還可包括穿插在多個畫素行C之間的轉接線VG。轉接線VG在第二方向y上延伸，且電性連接至對應的掃描線HG。在畫素陣列基板100的俯視圖中，每一轉接線VG可位於相鄰兩畫素行C之間。在本實施例中，畫素陣列基板100還可包括在第二方向y上延伸的共用線CL。在畫素陣列基板100的俯視圖中，每一共用線CL位於相鄰的兩畫素行C之間。總言之，在本實施例中，多個畫素行C之間的面積可用以設置轉接線VG及共用線CL，但本發明不以此為限。

請參照圖1、圖2及圖3，多個畫素行C包括沿第一方向x依序排列的第n個畫素行Cn、第n+1個畫素行Cn+1、第n+2個畫素行Cn+2、第n+3畫素行Cn+3、第n+4個畫素行Cn+4及第n+5畫素行Cn+5，其中n為大於或等於1的正整數。

多個畫素列R包括沿第二方向y依序排列的第m個畫素列Rm、第m+1個畫素列Rm+1、第m+2個畫素列Rm+2及第m+3個畫素列Rm+3，其中m為大於或等於1的正整數。

多條資料線DL包括沿第一方向x依序排列的第一資料線DL1、第二資料線DL2、第三資料線DL3、第四資料線DL4、第五資料線DL5、第六資料線DL6、第七資料線DL7、第八資料線DL8、第九資料線DL9、第十資料線DL10、第十一資料線DL11及第十二資料線DL12。

每一畫素PX具有相對的第一側及第二側。在本實施例中，第一側例如是每一畫素PX的右邊，且第二側例如是每一畫素PX的左邊，但本發明不以此為限。

請參照圖1及圖2，第n個畫素行Cn及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第二資料線DL2，且第n個畫素行Cn及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第一資料線DL1。

第n個畫素行Cn及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第二資料線DL2，且第n個畫素行Cn及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第一資料線DL1。

第n個畫素行Cn及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第一資料線DL1，且第n個畫素行Cn及第m+2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第二資料線DL2。

第n個畫素行Cn及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第一資料線DL1，且第n個畫素行Cn及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第二資料線DL2。

第n+1個畫素行Cn+1及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第三資料線DL3，且第n+1個畫素行Cn+1及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第四資料線DL4。

第n+1個畫素行Cn+1及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第四資料線DL4，且第n+1個畫素行Cn+1及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側的第三資料線DL3。

第n+1個畫素行Cn+1及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第四資料線DL4，且第n+1個畫素行Cn+1及第m+2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第三資料線DL3。

第n+1個畫素行Cn+1及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第三資料線DL3，且第n+1個畫素行Cn+1及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第四資料線DL4。

第n+2個畫素行Cn+2及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第六資料線DL6，且第n+2個畫素行Cn+2及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第五資料線DL5。

第n+2個畫素行Cn+2及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第六資料線DL6，且第n+2個畫素行Cn+2及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第五資料線DL5。

第n+2個畫素行Cn+2及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第五資料線DL5，且第n+2個畫素行Cn+2及第m+2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第六資料線DL6。

第n+2個畫素行Cn+2及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第五資料線DL5，且第n+2個畫素行Cn+2及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第六資料線DL6。

請參照圖1及圖3，第n+3個畫素行Cn+3及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第八資料線DL8，且第n+3個畫素行Cn+3及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第七資料線DL7。

第n+3個畫素行Cn+3及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第七資料線DL7，且第n+3個畫素行Cn+3及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第八資料線DL8。

第n+3個畫素行Cn+3及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第七資料線DL7，且第n+3個畫素行Cn+3及第m+2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第八資料線DL8。

第n+3個畫素行Cn+3及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第八資料線DL8，且第n+3個畫素行Cn+3及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第七資料線DL7。

第n+4個畫素行Cn+4及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第九資料線DL9，且第n+4個畫素行Cn+4及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第十資料線DL10。

第n+4個畫素行Cn+4及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第九資料線DL9，且第n+4個畫素行Cn+4及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第十資料線DL10。

第n+4個畫素行Cn+4及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第十資料線DL10，且第n+4個畫素行Cn+4及第m +2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第九資料線DL9。

第n+4個畫素行Cn+4及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第十資料線DL10，且第n+4個畫素行Cn+4及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第九資料線DL9。

第n+5個畫素行Cn+5及第m個畫素列Rm的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第十二資料線DL12，且第n+5個畫素行Cn+5及第m個畫素列Rm的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第十一資料線DL11。

第n+5個畫素行Cn+5及第m+1個畫素列Rm+1的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第十一資料線DL11，且第n+5個畫素行Cn+5及第m+1個畫素列Rm+1的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第十二資料線DL12。

第n+5個畫素行Cn+5及第m+2個畫素列Rm+2的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第一側(例如：右邊)的第十一資料線DL11，且第n+5個畫素行Cn+5及第m+2個畫素列Rm+2的畫素PX的第二主動元件T2電性連接至位於畫素PX之第二側(例如：左邊)的第十二資料線DL12。

第n+5個畫素行Cn+5及第m+3個畫素列Rm+3的一畫素PX的第一主動元件T1電性連接至位於畫素PX之第二側(例如：左邊)的第十二資料線DL12，且第n+5個畫素行Cn+5及第m+3個畫素列Rm+3的畫素PX的第二主動元件T2電性連接至位於畫素PX之第一側(例如：右邊)的第十一資料線DL11。

圖1示出在同一圖框時間下，輸入至每一畫素PX之第一畫素結構PX1及第二畫素結構PX2之訊號的極性。請參照圖1，在同一圖框時間內，分別與多個畫素列Rn、Rm+1、Rm+2、Rm+3電性連接的多條掃描線HG1、HG2、HG3、HG4以一時間延遲依時序被輸入閘極開啟訊號。在同一圖框時間內，第一資料線DL1的資料訊號的極性、第二資料線DL2的資料訊號的極性、第三資料線DL3的資料訊號的極性、第四資料線DL4的資料訊號的極性、第五資料線DL5的資料訊號的極性、第六資料線DL6的資料訊號的極性、第七資料線DL7的資料訊號的極性、第八資料線DL8的資料訊號的極性、第九資料線DL9的資料訊號的極性、第十資料線DL10的資料訊號的極性、第十一資料線DL11的資料訊號的極性及第十二資料線DL12的資料訊號的極性分別為正、負、正、負、正、負、負、正、負、正、負及正。

在上述之至少部分的畫素陣列基板100的佈局及其驅動下，於同一圖框時間內，具有相同極性之第一畫素結構PX1電性連接至位於第一側的資料線DL，具有相同極性之第二畫素結構PX2電性連接至位於第二側的資料線DL。亦即，於同一圖框時間內，具有相同極性之第一畫素結構PX1及第二畫素結構PX2不會都是電性連接至位於同一側的資料線DL。藉此，無論進階低色偏技術(Advanced Low color washout；ALCW)的功能是否開啟，閃爍(flick)的問題可獲得改善。

請參照圖1，在本實施例中，ALCW的功能是指，除了每一畫素PX的主畫素結構及次畫素結構具有不同的電壓，以改善顯示裝置側視角偏白(color washout)問題外，多個畫素PX也有主畫素PXa(以具有點狀的圖案表示)與次畫素PXb(以具有空白的圖案表示)之分。舉例而言，在本實施例中，多個主畫素PXa及多個次畫素PXb是在第一方向x及第二方向y上以最小的間距交替排列，但本發明不以此為限。

請參照圖1，舉例而言，第n個畫素行Cn及第m個畫素列Rm的第二畫素結構PX2、第n個畫素行Cn及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+1個畫素行Cn+1及第m個畫素列Rm的第一畫素結構PX1、第n+1個畫素行Cn+1及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+2畫素行Cn+2及第m個畫素列Rm的第二畫素結構PX2、第n+2畫素行Cn+2及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+3個畫素行Cn+1及第m個畫素列Rm的第一畫素結構PX1、第n+3個畫素行Cn+3及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+4個畫素行Cn+4及第m個畫素列Rm的第二畫素結構PX2、第n+4個畫素行Cn+4及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+5個畫素行Cn+5及第m個畫素列Rm的第一畫素結構PX1和第n+5個畫素行Cn+5及第m+1個畫素列Rm+1的第二畫素結構PX2具有相同的正極性，但第n個畫素行Cn及第m個畫素列Rm的第二畫素結構PX2、第n個畫素行Cn及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+1個畫素行Cn+1及第m個畫素列Rm的第一畫素結構PX1、第n+1個畫素行Cn+1及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+2畫素行Cn+2及第m個畫素列Rm的第二畫素結構PX2、第n+2畫素行Cn+2及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+3個畫素行Cn+1及第m個畫素列Rm的第一畫素結構PX1、第n+3個畫素行Cn+3及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+4個畫素行Cn+4及第m個畫素列Rm的第二畫素結構PX2、第n+4個畫素行Cn+4及第m+1個畫素列Rm+1的第二畫素結構PX2、第n+5個畫素行Cn+5及第m個畫素列Rm的第一畫素結構PX1和第n+5個畫素行Cn+5及第m+1個畫素列Rm+1的第二畫素結構PX2是分別電性連接位於其第一側、第一側、第一側、第一側、第一側、第一側、第二側、第二側、第二側、第二側、第二側及第二側的資料線DL。藉此，無論進階低色偏技術(Advanced Low color washout；ALCW)的功能是否開啟，閃爍(flick)的問題可獲得改善。

此外，與一畫素列R的多個畫素PX的多個第一畫素結構PX1共用多條資料線DL且位於前一畫素列R的多個畫素結構不會都是第一畫素結構PX1(即，主畫素結構)或都是第二畫素結構PX2(即，次畫素結構)或。因此，在進階低色偏技術(Advanced Low color washout；ALCW)的功能關閉的情況下，在同一畫素列R上不易出現暗線(或亮線)，進而使得暗線/亮線的問題獲得改善。

請參照圖1，舉例而言，與第m+1個畫素列Rm+1的多個畫素PX的多個第一畫素結構PX1共用多條資料線DL且位於前一畫素列R(即，第m個畫素列Rm)的多個畫素結構由右到左分別是第一畫素結構PX1、第二畫素結構PX2、第一畫素結構PX1、第二畫素結構PX2、第一畫素結構PX1及第二畫素結構PX2。因此，在進階低色偏技術(Advanced Low color washout；ALCW)的功能關閉的情況下，在第m+1個畫素列Rm+1上不易出現暗線(或亮線)。