Nothing Special   »   [go: up one dir, main page]

TWI620319B - 具有上覆閘極結構之基板電阻器 - Google Patents

具有上覆閘極結構之基板電阻器 Download PDF

Info

Publication number
TWI620319B
TWI620319B TW104131393A TW104131393A TWI620319B TW I620319 B TWI620319 B TW I620319B TW 104131393 A TW104131393 A TW 104131393A TW 104131393 A TW104131393 A TW 104131393A TW I620319 B TWI620319 B TW I620319B
Authority
TW
Taiwan
Prior art keywords
fin
resistor
gate structure
insulating layer
resistor body
Prior art date
Application number
TW104131393A
Other languages
English (en)
Other versions
TW201624705A (zh
Inventor
杰高爾 辛格
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW201624705A publication Critical patent/TW201624705A/zh
Application granted granted Critical
Publication of TWI620319B publication Critical patent/TWI620319B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種電阻器裝置，係包括：電阻器本體，係設置於基板中且以第一類型摻雜物摻雜；絕緣層，係設置於該電阻器本體之上；以及至少一個閘極結構，係設置於該絕緣層之上及該電阻器本體之上。一種方法，係包括：施加偏壓電壓於至少一第一閘極結構，該第一閘極結構係設置在絕緣層之上，其中該絕緣層係設置於電阻器本體之上，而該電阻器本體係設置於基板中，且該第一閘極結構係以第一類型摻雜物摻雜以影響該電阻器本體的電阻。

Description

具有上覆閘極結構之基板電阻器
本發明一般係關於半導體裝置之製造，且尤係關於具有上覆閘極結構的基板電阻器。
先進積體電路(例如CPU、儲存裝置、ASIC(特殊應用積體電路)等等)之製造需要依據特定電路佈局而在給定晶片面積中形成大量電路元件。場效電晶體(NMOS及PMOS電晶體)代表實質決定此種積體電路之效能的一種重要類型的電路元件。在使用MOS技術製造複雜之積體電路的期間，數百萬的電晶體(例如NMOS電晶體及/或PMOS電晶體)形成在包含結晶半導體層之基板上。場效電晶體(無論是NMOS或PMOS裝置)係一般包含源極區域、汲極區域、位於該源極區域與汲極區域之間的通道區域、以及位於該通道區域上方之閘極結構的平面裝置。該閘極結構係一般由非常薄之閘極絕緣層及一或多個作用為導電閘極電極之導電層所構成。在場效電晶體中，該通道區域之導電性，即導電通道之驅動電流能力，係藉由施加適當電壓給閘極電極而受到控制。
在現代積體電路中，非常大量之單獨電路元件(如以CMOS、NMOS、PMOS元件及其類似之形式所形成的場效電晶體)係形成在單一晶片面積上。除了大量電晶體元件之外，複數個被動電路元件(如電容器、電阻器及其類似者)一般係形成在用於複數個目的(例如解耦合)之積體電路中。
為了改進製程整合，使用相似結構來形成不同類型之裝置是有用的。舉例而言，若用於形成電晶體之結構亦能用以製造電阻器，則可增加製程效率。多晶矽線可用於製造電晶體的閘極電極。電阻器亦可使用多晶矽線製造。多晶矽電阻器之電阻本質上是藉由其長度及截面面積來決定。難以設置具有以並聯電阻器之陣列方式改變電阻之電阻器。另外，由於歐姆加熱(ohmic heating)，所以由多晶矽電阻器所攜載之電流量受到限制。若通過電阻器之電流足夠高，則可能發生損壞，導致電阻值改變或斷路(類似保險絲)。
本發明係針對可避免或至少減少一或多個以上所指出之問題的影響之各種方法及其裝置。
為了提供本發明之某些態樣的基本理解，下文提出本發明之簡化概要。本概要非本發明的詳盡概觀。它並非意圖識別本發明之關鍵或決定元件，或者劃定本發明的範疇。它的專有目標係以簡化形式提出某些概念作為後續討論之實施方式的前言。
一般而言，本發明係關於形成半導體電阻器裝置及所導致之裝置的各種方法。一說明性電阻器裝置，包含但不限於：電阻器本體，係設置於基板中且以第一類型摻雜物摻雜；絕緣層，係設置於該電阻器本體之上；以及至少一個閘極結構，係設置於該絕緣層之上及該電阻器本體之上。
一說明性方法，包含但不限於：施加偏壓電壓於至少一第一閘極結構，該第一閘極結構係設置在絕緣層之上，其中該絕緣層係設置於電阻器本體之上，而該電阻器本體係設置於基板中，且該第一閘極結構係以第一類型摻雜物摻雜以影響該電阻器本體的電阻。
另一說明性方法，包括但不限於：植入第一類型摻雜物於基板中以定義電阻器本體；形成耦接至該電阻器本體之第一端部的第一鰭部分；形成耦接至該電阻器本體之第二端部的第二鰭部分；形成該電阻器本體之上的絕緣層；以及形成該絕緣層之上及該電阻器本體之上的至少一個閘極結構。
2C‧‧‧線
100、200、300‧‧‧電阻器裝置
105、205、305‧‧‧鰭
110、210、310‧‧‧基板
115‧‧‧隔離結構
120‧‧‧頂部鰭部分
125、235、335‧‧‧PN接面
130、240、240A、240B、340‧‧‧閘極結構
135‧‧‧接點
140‧‧‧絕緣材料
145、230、330‧‧‧電阻器本體
150‧‧‧閘極接點
215‧‧‧端部
220、320‧‧‧絕緣層
225、325‧‧‧光阻遮罩
245‧‧‧額外閘極結構
250‧‧‧閘極介電層
345‧‧‧磊晶區域
藉由參照下列描述並配合所附圖式可了解本發明，其中相同元件符號標示類似組件，且其中：第1A至1E圖描繪形成具有至少一個上覆閘極結構之鰭式電阻器的方法；第2A至2G圖描繪形成具有至少一個上覆閘極結構之 電阻器裝置的方法；以及第3A至3F圖描繪形成具有至少一個上覆閘極結構之電阻器裝置的另一實施例之方法。
儘管本文之專利標的係允許各種修飾及替代形式，其特定實施例已藉由以圖式之範例方式而顯示且於本文詳細描述。應理解的是，然而，特定實施例於本文之描述並非意圖將本發明限制成所揭露之特殊形式，相反地，係意圖涵括所有落入藉由所附申請專利範圍所定義之本發明的精神及範疇內的修飾、等效及替代者。
本發明之各種說明性實施例係於下文描述。為求清楚，在本說明書中並未描述實際實作之所有特徵。當然，應理解的是在任何這些實際實施例之發展中，須要作出大量實作-特定之決定以達到發明人之特定目標，例如符合系統相關及商業相關的約束，這都隨實作之變化而定。此外，應理解的是這些發展努力可能是複雜且耗時的，但對於受惠於本發明之揭露內容的所屬技術領域中具有通常知識者而言將會是如例行工作一般。
現將參照所附圖式描述本發明。各種結構、系統及裝置係例示性地描繪於圖式中僅供說明，藉此而不以所屬技術領域中具有通常知識者所熟知之細節混淆本發明。儘管如此，含括之所附圖式係描述且解釋本發明之說明性範例。本文使用之單字及片語應理解及翻譯為對於所屬技術領域中具有通常知識者而言具有對那些單字及 片語為一致理解的意義。在此所一致使用之術語或片語無意暗示該術語或片語具有特殊定義，即不同於所屬技術領域中具有通常知識者而言所理解為普通和慣用之意義。當術語或片語想要具有特殊意義時，即意義異於所屬技術領域中具有通常知識者所理解者，這樣的特殊定義將會明確地以對該術語或片語而言為直接且清楚明白地提供特殊定義之定義方式在說明書中闡述。
本發明一般係關於形成具有上覆於電阻器本體之閘極結構的電阻器結構之各種方法，用以調變電阻器之電阻且對該電阻器本體提供局部散熱。所屬技術領域中具有通常知識者在完全閱讀本發明說明書之後將會理解到，本發明之方法可應用於包含但不限於邏輯裝置、記憶體裝置等的各種裝置。本文揭露之方法及裝置的各種說明實施例現在將參照所附圖式而更詳細描述。
第1A至1E圖說明本文揭露之用於形成電阻器裝置100的各種新穎方法。第1A圖顯示基板110中所定義之複數個鰭105。鰭105之數目及鰭105之間的間隙可隨所形成之裝置(多個)的特別特性而變化。基板110可具有各種組構，例如所描繪之塊體矽組構。基板110亦可具有包含塊體矽層、埋入絕緣層及主動層的絕緣體上覆矽(SOI)之組構，其中，半導體裝置係形成在該主動層之中或之上。基板110可由矽、矽鍺形成或其可能由有別於矽之其它材料(例如鍺)所製成。因此，術語「基板」或「半導體基板」應理解為含括所有半導體材料及這些材料之所有 形式。基板110可具有不同層。舉例而言，鰭105可以形成於基板110之基礎層之上所形成之處理層中而形成。
一般而言，用於形成電阻器裝置100之製程流程可與用於形成鰭式FET電晶體裝置(未圖示)的製程流程整合。可採用類似的鰭(未圖示)，其中，可形成用於鰭式FET裝置的源極/汲極及通道區域。
第1B圖說明已進行在鰭105之間定義隔離結構115之各種製程之後的電阻器裝置100。舉例而言，可形成絕緣材料(例如二氧化矽)的層在基板110之上以覆蓋鰭105。絕緣材料可被凹入以暴露鰭105之所欲高度，留下在鰭105之間的絕緣材料之部分以定義隔離結構115。
第1C圖說明已進行植入製程來對鰭105之頂部鰭部分120反向摻雜之後的電阻器裝置100。舉例而言，基板110可已由P型摻雜物摻雜。植入製程將N型摻雜物導入頂部鰭部分120，從而在鰭105中產生PN接面125。PN接面125作用成將頂部鰭部分120與基板110電性隔離。當然，反之亦可，基板110可用N型摻雜物摻雜，然後頂部鰭部分120以P型摻雜物摻雜。
第1D圖說明已進行各種製程以在鰭105之上形成一或多個閘極結構130之後的電阻器裝置100。在一說明性實施例中，可使用已知之替換閘極技術(從用於在平面及鰭式FET裝置上形成閘極結構之製程流程)形成閘極結構130。在替換閘極技術中，佔位閘極結構(例如，具有下方二氧化矽閘極絕緣層的多晶矽閘極電極)先形成，隨 後以金屬閘極結構(具有下方高k閘極絕緣層的金屬閘極電極)替換。然而，本發明之應用不限於替換閘極或「後閘極(gate-last)」技術，相反地，亦可使用「先閘極(gate-first)」技術，其中，包含閘極絕緣層及導電閘極電極(摻雜之多晶矽、矽化物、金屬等)的功能閘極電極係一開始形成。因此，閘極結構130可為佔位或偽閘極結構，又或者為功能閘極結構。
第1E圖說明已進行數道製程在鰭105之端部上定義接點135以定義用於電阻器裝置100的端子之後的第1D圖之電阻器裝置100的頂視圖。絕緣材料140(例如，二氧化矽或所謂的低k介電材料)之額外層係形成在鰭105及閘極結構130之上，且經圖案化以定義供導電材料沉積之凹部，並經平坦化以定義接點135。鰭105定義電阻器本體145。
可在電阻器裝置100之製造期間進行額外處理步驟(未圖示)，例如在頂部鰭部分120及/或接點135上的矽化製程。亦可形成隨後之金屬化層、互連線及導孔。
電阻器裝置100之各種結構特性，例如鰭105之數目、閘極結構130之數目、閘極結構130之間的間隔等，會影響其電阻。在一實施例中，閘極結構130之間可能沒有均勻間隔，從而導致不對稱排列。電阻器裝置100之電阻可藉由施加偏壓電壓至一或多個閘極結構130而以動態方式改變(例如，在包含電阻器裝置100之積體電路裝置的運作期間)。一般而言，施加正電壓至閘極結構 130會減少電阻器裝置100之電阻。為了能夠施加偏壓電壓，亦可定義一或多個閘極接點150。除了影響電阻器裝置100之電阻之外，閘極結構130亦作用為散熱件以降低在電阻器裝置100之運作期間局部加熱的影響。
在某些實施例中，電阻器裝置100之電阻可以是可程式化的。舉例而言，程式化電壓可施加到一或多個閘極結構130以導致該些閘極結構130部分或完全擊穿(rupture)。接著，當施加偏壓電壓時，該偏壓對電阻器裝置100之電阻的影響會依一或多個閘極結構130是否已被「程式化」或擊穿而有所不同。藉由使用不同的偏壓電壓(例如，偏壓「開啟」或偏壓「關閉」)及/或選擇性程式化，可製作具有相同基礎結構之兩種不同電阻器裝置100，以具有不同電阻值。在某些實施例中，藉由施加足夠高之程式化電壓至電阻器本體以引起一或多個鰭105擊穿，從而改變其電阻值或造成斷路，使得電阻器裝置100可如保險絲一般操作。
第2A-2G圖說明用於形成電阻器裝置200之替代實施例的本文揭露之各種新穎方法。第2A圖顯示在基板210中所定義之複數個鰭205的頂視圖。如上文所描述，基板210可具有各種組構及材料。鰭205及基板210係以不同截面剖面線說明以允許它們在第2A圖中彼此區別。它們可以相同材料製成。
第2B圖說明已進行數道製程移除鰭205之中間部分且留存端部215之後的電阻器裝置200。可設置 圖案化之光阻遮罩以覆蓋端部215且暴露該中間部分，隨後可進行非等向性蝕刻以移除該中間部分。由於鰭205之該中間部分在三側上暴露於蝕刻環境，等向性蝕刻可移除鰭205之該中間部分比在基板210之暴露平面表面上移除材料快速許多。基板210之平面表面可能會有某些凹部。
第2C圖顯示已進行數道製程在基板210之上形成絕緣層220(例如，二氧化矽)之後的沿第2B圖中所示之線2C的電阻器裝置200之剖視圖。可沉積且平面化絕緣材料220之層至鰭端部215之高度，且可使用蝕刻製程以使絕緣層220凹入至比鰭端部215之高度還低的高度。在某些實施例中，可省略凹部蝕刻，且絕緣層220之高度可大約與鰭端部215之高度相同。
第2D圖說明在存在有經圖案化之光阻遮罩225下已進行植入製程以摻雜鰭端部215並在基板210中定義經摻雜之電阻器本體230之後的裝置200。舉例而言，基板210可已經以P型摻雜物摻雜。該植入製程導入N型摻雜物至鰭端部215中及至基板210中，從而在基板210中產生PN接面235。PN接面235係用以將電阻器本體230與基板210電性隔離。
第2E圖說明移除光阻遮罩225且已進行複數道製程以定義一或多個閘極結構240於絕緣層220上及電阻器本體230之上方之後的裝置200。如上所述，可使用替代閘極技術，因此閘極結構240可為佔位閘極結構或金屬閘極結構。一或多個額外閘極結構245可在非設置於 電阻器本體230之上的區域中形成以提供間隙一致的線性特徵。
可在電阻器裝置200之製造期間進行額外處理步驟(未圖示)，例如於鰭端部215上之矽化製程，形成與鰭端部215及閘極結構240相接的接點。接著亦可形成金屬化層、互連線及導孔。
電阻器裝置200之各種結構特性影響其電阻，例如閘極結構240之數目、各閘極結構240之間的間隔等。如第2F圖所示，閘極結構240A,240B可相對於鰭端部215而不均勻地間隔開，導致不對稱的排列。
第2G圖說明電阻器裝置200之替代實施例，該電阻器裝置200之開口係藉由圖案化蝕刻遮罩(未圖示)進行蝕刻製程而形成在絕緣層220中。之後，閘極介電層250係於形成閘極結構240之前形成。在另一實施例中，藉由部分凹入絕緣層220，留下位於電阻器本體230與閘極結構240之間的部分而形成閘極介電層250。使用閘極結構240下方之較薄的閘極介電層250來增加閘極結構240對於電阻器裝置200之電阻的影響。
電阻器裝置200之電阻可藉由對閘極結構240施加偏壓電壓或如上所述藉由選擇性程式化一或多個閘極結構240而以動態方式改變(例如，在包含電阻器裝置200之積體電路裝置的運作期間)。除影響電阻器裝置200的電阻之外，閘極結構240亦作用為散熱器以在電阻器裝置200之運作期間降低局部加熱的影響。
第3A-3F圖說明用於形成電阻器裝置300之替代實施例的本文所揭露之各種新穎方法。第3A圖顯示基板310中所定義的複數個鰭305之剖視圖。如上文所述，基板310可具有各種組構及材料。
第3B圖說明在已進行數道製程移除所選的鰭305之後的電阻器裝置300。可設置經圖案化之光阻遮罩以覆蓋鰭305之第一部分且暴露鰭305之第二部分，之後可執行非等向性蝕刻製程以移除所暴露的鰭305。如上文所述，可使用等向性蝕刻製程。
第3C圖說明在已進行數道製程形成基板310之上之絕緣層320(例如二氧化矽)之後的電阻器裝置300。可沉積絕緣材料的層且平坦化至鰭305的高度。在某些實施例中，可設置蝕刻的凹部。
第3D圖說明在有經圖案化之光阻遮罩325的情況下已進行植入製程以摻雜鰭305且在基板310中定義電阻器本體330之後的裝置300。舉例而言，基板310可已以P型摻雜物摻雜。植入製程導入N型摻雜物至鰭305及基板310中，從而在基板310中產生PN接面335。PN接面335係用以將電阻器本體330與基板310電性隔離。
第3E圖說明在移除光阻遮罩325且已進行複數道製程以定義一或多個閘極結構340於絕緣層320上及於電阻器本體330之上之後的裝置200。如上文所述，可使用替換閘極技術，故閘極結構340可為佔位閘極結構或金屬閘極結構。可在非設置於電阻器本體330之上之區 域中形成一或多個額外閘極結構(未圖示)，以提供間隙一致的線性特徵。
第3F圖說明在己進行磊晶生長製程於鰭305之端部上形成磊晶區域345(例如，N摻雜)之後的裝置300。在某些實施例中，可生長磊晶區域345直到它們融入鰭上方。磊晶區域345提供之後可形成接點的接點場所。
可於製造電阻器裝置300期間進行額外處理步驟(未圖示)，例如磊晶區域345上的矽化製程，形成與鰭3()5及閘極結構340介接之接點。可凹入絕緣層320且於閘極結構340下形成閘極介電層(未圖示)，如參照以上第2G圖所顯示。接著亦可形成金屬化層及互連線、以及導孔。
電阻器裝置300之各種結構特性影響其電阻，例如閘極結構340的數目、閘極結構340之間的間隔等。閘極結構340可不均勻地間隔而導致不對稱的排列。可藉由施加偏壓電壓給閘極結構340或藉由如上描述之一或多個閘極結構340的選擇性程式化而以動態方式改變(例如，於包含電阻器裝置300之積體電路裝置的運作期間)電阻器裝置300之電阻。除了影響電阻器裝置300之電阻以外，閘極結構340亦作用為散熱器以降低於電阻器裝置300之運作期間的局部加熱的影響。
上文揭露之特定實施例僅係說明性，因為對於受惠於本文技術之所屬技術領域中具有通常知識者而言，顯然能以不同但等效的方式修改及實施本發明。舉例 而言，可以不同順序進行如上文闡述之製程步驟。更進一步而言，除了以下申請專利範圍所描述者之外，無意對在此所顯示之構造或設計之細節作出限制。因此，上文揭露之特定實施例係明顯可改變或修改，而所有這些變化係視為落入本發明之範疇或精神。應注意到，在本說明書及所附申請專利範圍中用以描述各種製程或結構之術語的使用，例如「第一」、「第二」、「第三」或「第四」，僅係使用作為對於這些步驟/結構之速記參照且不必然暗示這些步驟/結構係以此次序序列而進行/形成。當然，依據確切的申請專利範圍語言，這些製程的次序序列可有可無。因此，本發明所尋求的保護係如下文之申請專利範圍所提出者。

Claims (20)

  1. 一種電阻器，係包括：電阻器本體，係設置於基板中且以第一類型摻雜物摻雜；第一鰭部分，係以該第一類型摻雜物摻雜，且與該電阻器本體的第一端部接觸；第二鰭部分，係以該第一類型摻雜物摻雜，且與該電阻器本體的第二端部接觸；絕緣層，係設置於該電阻器本體之上；以及至少一個閘極結構，係設置於該絕緣層之上及該電阻器本體之上。
  2. 如申請專利範圍第1項所述之電阻器，更包括複數個閘極結構，係設置於該絕緣層及該電阻器本體之上，且該複數個閘極結構包含該至少一個閘極結構。
  3. 如申請專利範圍第2項所述之電阻器，其中，該複數個閘極結構係不對稱間隔。
  4. 如申請專利範圍第1項所述之電阻器，更包括：第一接點，係耦接至該至少一個閘極結構之第一端部；以及第二接點，係耦接至該至少一個閘極結構之第二端部。
  5. 如申請專利範圍第1項所述之電阻器，其中，該基板係以不同於該第一類型摻雜物的第二類型摻雜物摻雜，且PN接面係定義於該電阻器本體與該基板之間。
  6. 如申請專利範圍第1項所述之電阻器，其中，該第一鰭部分包含鰭的第一部分；以及該第二鰭部分包含鰭的第二部分，其中該至少一個閘極結構係垂直於穿過該鰭的該第一部分及該第二部分之軸而設置。
  7. 如申請專利範圍第1項所述之電阻器，其中，該第一鰭部分包含第一鰭以及該第二鰭部分包含第二鰭，其中該至少一個閘極結構係平行於該第一鰭及該第二鰭而設置。
  8. 如申請專利範圍第1項所述之電阻器，其中，該絕緣層包含具有第一厚度的第一部分及具有小於該第一厚度之第二厚度的第二部分，且該至少一個閘極結構係設置在該第二部分之上。
  9. 一種操作電阻器之方法，係包括：施加偏壓電壓於至少一第一閘極結構，該第一閘極結構係設置在絕緣層之上，其中該絕緣層係設置於電阻器本體之上，而該電阻器本體係設置於基板中，且該第一閘極結構係以第一類型摻雜物摻雜以影響該電阻器本體的電阻，其中該電阻器包括第一鰭部分與第二鰭部分，該第一鰭部分與該第二鰭部分係以相同類型摻雜物摻雜，該第一鰭部分與該電阻器本體的第一端部接觸，且該第二鰭部分與該電阻器本體的第二端部接觸。
  10. 如申請專利範圍第9項所述之方法，更包括： 施加程式化電壓於第二閘極結構，該第二閘極結構係設置在設置於該電阻器本體之上的該絕緣層之上，且該程式化電壓足以擊穿該第二閘極結構。
  11. 如申請專利範圍第9項所述之方法，其中，該基板係以不同於該第一類型摻雜物的第二類型摻雜物摻雜，且PN接面係定義於該電阻器本體與該基板之間。
  12. 一種形成電阻器之方法，係包括：形成第一和第二鰭部分，其延伸於基板之上；植入第一類型摻雜物於該第一和第二鰭部分及該基板中以定義電阻器本體，其中該電阻器本體係位於該基板中，其中該第一鰭部分設置在該電阻器本體之第一端部之上，且該第二鰭部分設置在該電阻器本體之第二端部之上；形成該電阻器本體之上的絕緣層；以及形成該絕緣層之上及該電阻器本體之上的至少一個閘極結構。
  13. 如申請專利範圍第12項所述之方法，其中，形成該第一鰭部分及該第二鰭部分包含：形成複數個鰭；選擇性移除該複數個鰭之子集，留存第一鰭以定義該第一鰭部分並留存第二鰭以定義該第二鰭部分；以及植入該第一類型摻雜物之摻雜物離子進入該基板中以定義該電阻器本體且同時植入該摻雜物離子進入 該第一鰭及該第二鰭中。
  14. 如申請專利範圍第13項所述之方法，更包括在選擇性移除該複數個鰭之該子集之後形成該絕緣層。
  15. 如申請專利範圍第12項所述之方法，其中，形成該第一鰭部分及該第二鰭部分包括：形成至少一個鰭；選擇性移除該至少一個鰭之中間部分，留存該至少一個鰭之第一端部以定義該第一鰭部分並留存該至少一個鰭之第二端部以定義該第二鰭部分；以及植入該第一類型摻雜物之摻雜物離子進入該基板中以定義該電阻器本體且同時植入該摻雜物離子進入該第一鰭部分及該第二鰭部分中。
  16. 如申請專利範圍第15項所述之方法，更包括在選擇性移除該至少一個鰭之該中間部分之後形成該絕緣層。
  17. 如申請專利範圍第12項所述之方法，更包括施加偏壓電壓於該至少一個閘極結構以影響該電阻器本體的電阻。
  18. 如申請專利範圍第12項所述之方法，更包括施加程式化電壓於第二閘極結構，而該第二閘極結構係設置在設置於該電阻器本體之上的該絕緣層之上，且該程式化電壓足以擊穿該第二閘極結構。
  19. 如申請專利範圍第12項所述之方法，更包括：於該絕緣層之上及該電阻器本體之上形成複數個閘極結構，且該複數個閘極結構包含該至少一個閘極 結構。
  20. 如申請專利範圍第19項所述之方法，更包括形成在該絕緣層之上但不在該電阻器本體之上且鄰近該複數個閘極結構之其中一者的至少一個偽閘極結構。
TW104131393A 2014-12-29 2015-09-23 具有上覆閘極結構之基板電阻器 TWI620319B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/584,068 US9614023B2 (en) 2014-12-29 2014-12-29 Substrate resistor with overlying gate structure
US14/584,068 2014-12-29

Publications (2)

Publication Number Publication Date
TW201624705A TW201624705A (zh) 2016-07-01
TWI620319B true TWI620319B (zh) 2018-04-01

Family

ID=56165165

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104131393A TWI620319B (zh) 2014-12-29 2015-09-23 具有上覆閘極結構之基板電阻器

Country Status (3)

Country Link
US (2) US9614023B2 (zh)
CN (1) CN105742271B (zh)
TW (1) TWI620319B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091639B (zh) * 2016-11-23 2020-05-08 中芯国际集成电路制造(北京)有限公司 半导体电阻及其制造方法
US9917082B1 (en) * 2017-01-17 2018-03-13 International Business Machines Corporation Approach to fabrication of an on-chip resistor with a field effect transistor
US10256152B2 (en) * 2017-07-24 2019-04-09 Globalfoundries Inc. Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge
US10096587B1 (en) * 2017-10-26 2018-10-09 Global Foundries Inc. Fin-based diode structures with a realigned feature layout

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200709284A (en) * 2005-08-19 2007-03-01 Infineon Technologies Ag Electrostatic discharge protection element
TW200943531A (en) * 2007-11-05 2009-10-16 Ibm CMOS EPROM and EEPROM devices and programmable CMOS inverters
CN103283016A (zh) * 2011-01-06 2013-09-04 国际商业机器公司 根据鳍片fet工艺制造电阻器的结构和方法
TW201424003A (zh) * 2012-12-14 2014-06-16 Taiwan Semiconductor Mfg 半導體裝置、鰭式場效電晶體裝置及其製造方法
US20140328128A1 (en) * 2013-05-01 2014-11-06 Zeno Semiconductor, Inc. NAND String Utilizing Floating Body Memory Cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
JP4064955B2 (ja) * 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
US8836032B2 (en) 2011-10-20 2014-09-16 Broadcom Corporation Fin-based adjustable resistor
US8816436B2 (en) * 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US8962421B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture
US8946039B2 (en) 2013-02-15 2015-02-03 Globalfoundries Inc. Polysilicon resistor formation
US9000483B2 (en) * 2013-05-16 2015-04-07 United Microelectronics Corp. Semiconductor device with fin structure and fabrication method thereof
US9209172B2 (en) * 2014-05-08 2015-12-08 International Business Machines Corporation FinFET and fin-passive devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200709284A (en) * 2005-08-19 2007-03-01 Infineon Technologies Ag Electrostatic discharge protection element
TW200943531A (en) * 2007-11-05 2009-10-16 Ibm CMOS EPROM and EEPROM devices and programmable CMOS inverters
CN103283016A (zh) * 2011-01-06 2013-09-04 国际商业机器公司 根据鳍片fet工艺制造电阻器的结构和方法
TW201424003A (zh) * 2012-12-14 2014-06-16 Taiwan Semiconductor Mfg 半導體裝置、鰭式場效電晶體裝置及其製造方法
US20140328128A1 (en) * 2013-05-01 2014-11-06 Zeno Semiconductor, Inc. NAND String Utilizing Floating Body Memory Cell

Also Published As

Publication number Publication date
US20160190229A1 (en) 2016-06-30
CN105742271B (zh) 2018-08-10
CN105742271A (zh) 2016-07-06
US20170162647A1 (en) 2017-06-08
TW201624705A (zh) 2016-07-01
US9614023B2 (en) 2017-04-04
US10290698B2 (en) 2019-05-14

Similar Documents

Publication Publication Date Title
US10249726B2 (en) Methods of forming a protection layer on a semiconductor device and the resulting device
TWI593103B (zh) 於鰭式場效電晶體半導體元件上形成受應力層之方法及其所產生之元件
US9640535B2 (en) Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques and the resulting semiconductor devices
TWI604603B (zh) 用於鰭式ｆｅｔ裝置之鰭片上受限於間隔件而磊晶成長的材料之罩蓋層
US8445340B2 (en) Sacrificial offset protection film for a FinFET device
TWI596711B (zh) 塊體以及絕緣層覆矽半導體裝置之協整
CN109727854B (zh) 半导体装置及其形成方法
US9966456B1 (en) Methods of forming gate electrodes on a vertical transistor device
TW201818453A (zh) 形成垂直電晶體裝置之方法
KR20130140524A (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
US9461171B2 (en) Methods of increasing silicide to epi contact areas and the resulting devices
TWI677015B (zh) 形成具有內接觸間隔件之保護裝置的方法及所產生的裝置
TWI620319B (zh) 具有上覆閘極結構之基板電阻器
US20160190120A1 (en) Fin resistor with overlying gate structure
TWI594376B (zh) 連同５伏邏輯裝置形成分離閘型記憶體單元之方法
US9287130B1 (en) Method for single fin cuts using selective ion implants
US9831130B2 (en) Method for forming semiconductor device structure
TWI546937B (zh) 互補式金屬氧化物半導體應用中移除閘極蓋罩層之方法
US20170352655A1 (en) Semiconductor device structure and method for forming the same
US8957464B2 (en) Transistors with uniaxial stress channels
TWI768388B (zh) 具有鰭件源極/汲極區及溝槽閘極結構之高壓電晶體
CN103681465B (zh) 半导体器件的形成方法
TWI517406B (zh) 半導體元件與其形成方法