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TWI610347B - 利用一半導體製程生產多個半導體裝置 - Google Patents

利用一半導體製程生產多個半導體裝置 Download PDF

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TWI610347B
TWI610347B TW103102013A TW103102013A TWI610347B TW I610347 B TWI610347 B TW I610347B TW 103102013 A TW103102013 A TW 103102013A TW 103102013 A TW103102013 A TW 103102013A TW I610347 B TWI610347 B TW I610347B
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TW
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region
forming
oxide
resistor
ldmos
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TW103102013A
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TW201438065A (zh
Inventor
克里斯多福 納薩
金成龍
史蒂文 萊比格爾
詹姆士 霍爾
Original Assignee
菲爾卻德半導體公司
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Publication date
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Abstract

在一項一般態樣中，一種方法可包含在包含於一半導體裝置中之一橫向擴散金屬氧化物半導體(LDMOS)裝置之一部分中及一電阻器裝置之一部分中同時地植入一第一摻雜劑。該方法亦可包含在該半導體裝置中之該LDMOS裝置之一部分中及一雙極接面電晶體(BJT)裝置之一部分中同時地植入一第二摻雜劑。

Description

利用一半導體製程生產多個半導體裝置
本說明係關於利用一半導體製程生產多個半導體裝置。
在一典型半導體製程中，利用多個互斥製程步驟來生產單獨半導體裝置。舉例而言，通常利用專用光微影、遮蔽及離子植入製程步驟來在一半導體製程內生產一多晶矽電阻器。作為另一實例，可針對在一半導體製程中生產一雙極接面電晶體來專門調整專用光微影、遮蔽及離子植入製程步驟。此等專用製程步驟可增加個別晶圓之成本及循環時間多達5%或5%以上，此可在產品毛利及晶圓廠產能兩方面尤其顯著。因此，需要用以解決當前技術之不足且提供其他新且創新特徵之系統、方法及設備。
在一項一般態樣中，一種方法可包含在包含於一半導體裝置中之一橫向擴散金屬氧化物半導體(LDMOS)裝置之一部分中及一電阻器裝置之一部分中同時植入一第一摻雜劑。該方法亦可包含在該半導體裝置中之該LDMOS裝置之一部分中及一雙極接面電晶體(BJT)裝置之一部分中同時植入一第二摻雜劑。
在隨附圖式及下文說明中陳述一或多個實施方案之細節。依據說明及圖式且依據申請專利範圍，將明瞭其他特徵。
100‧‧‧多晶矽電阻器
110‧‧‧氧化物
120‧‧‧多晶矽
122‧‧‧矽化物部分/矽化物層
123‧‧‧矽化物部分/矽化物層
124‧‧‧經摻雜部分
125‧‧‧經摻雜部分
127‧‧‧電阻器主體區
130‧‧‧場氧化物
140‧‧‧井區
150‧‧‧基板
200‧‧‧多晶矽電阻器
220‧‧‧多晶矽層
222‧‧‧矽化物部分
223‧‧‧矽化物部分
224‧‧‧經摻雜部分
225‧‧‧經摻雜部分
227‧‧‧電阻器主體區
240‧‧‧井區
252‧‧‧觸點
253‧‧‧觸點
262‧‧‧金屬部分
263‧‧‧金屬部分
300‧‧‧雙極接面電晶體裝置/NPN雙極接面電晶體裝置
310‧‧‧集極
311‧‧‧矽化物部分
312‧‧‧N型區
320‧‧‧基極
321‧‧‧矽化物部分
322‧‧‧P型區/P型漂移區
330‧‧‧射極
331‧‧‧矽化物部分
332‧‧‧N型區/N+區
340‧‧‧P型井/P井區
410‧‧‧摻雜劑量變曲線
500‧‧‧雙極接面電晶體裝置/PNP雙極接面電晶體裝置
510‧‧‧集極
511‧‧‧矽化物部分
512‧‧‧P型區/N型區
520‧‧‧基極
521‧‧‧矽化物部分
522‧‧‧N型區/N型漂移區
530‧‧‧射極
531‧‧‧矽化物部分
532‧‧‧P型區/P+區
540‧‧‧N井區
610‧‧‧摻雜劑量變曲線
620‧‧‧摻雜劑量變曲線
700‧‧‧裝置
701‧‧‧P型掩埋區
702‧‧‧N型掩埋區
703‧‧‧基板
704‧‧‧場氧化物
706‧‧‧氮化物層
708‧‧‧P井遮罩
709‧‧‧P井區
710‧‧‧橫向擴散金屬氧化物半導體裝置/相對高電壓橫向擴散金屬氧化物半導體裝置
711‧‧‧橫向擴散金屬氧化物半導體區
712‧‧‧高電壓N井區
713‧‧‧N井遮罩
715‧‧‧N井區
718‧‧‧N型摻雜漂移區
719‧‧‧基極植入區
720‧‧‧減小表面場氧化物
721‧‧‧減小表面場氧化物
722‧‧‧減小表面場氧化物
723‧‧‧減小表面場氧化物
724‧‧‧N型摻雜漂移遮罩
725‧‧‧閘極氧化物
726‧‧‧閘極多晶矽
731‧‧‧P植入遮罩
732‧‧‧P區
733‧‧‧部分
734‧‧‧部分
735‧‧‧電阻器主體區
736‧‧‧N型輕摻雜之汲極區
737‧‧‧N型輕摻雜之汲極區
739‧‧‧N型輕摻雜之汲極植入遮罩
740‧‧‧多晶矽電阻器
741‧‧‧電阻器區
742‧‧‧電阻器多晶矽
750‧‧‧集極
751‧‧‧間隔件
752‧‧‧間隔件
753‧‧‧P+植入遮罩
755‧‧‧P+區
756‧‧‧P+區
757‧‧‧P+區
758‧‧‧P+區
760‧‧‧基極
761‧‧‧自對準矽化物氧化物
770‧‧‧射極
780‧‧‧雙極接面電晶體裝置
781‧‧‧雙極接面電晶體區
791‧‧‧自對準矽化物
792‧‧‧自對準矽化物
793‧‧‧自對準矽化物
794‧‧‧自對準矽化物
795‧‧‧自對準矽化物
796‧‧‧自對準矽化物
797‧‧‧自對準矽化物
798‧‧‧自對準矽化物
810‧‧‧漂移區
820‧‧‧P井
830‧‧‧漂移區
840‧‧‧N井
1200‧‧‧裝置
1201‧‧‧P型掩埋區
1202‧‧‧N型掩埋區
1209‧‧‧N井區
1210‧‧‧P型橫向擴散金屬氧化物半導體裝置/橫向擴散金屬氧化物半導體裝置
1211‧‧‧橫向擴散金屬氧化物半導體區
1212‧‧‧高電壓N井區
1213‧‧‧N型連接器
1218‧‧‧P型摻雜漂移區
1219‧‧‧基極植入物
1226‧‧‧閘極多晶矽
1234‧‧‧部分
1240‧‧‧多晶矽電阻器
1241‧‧‧電阻器區
1242‧‧‧電阻器多晶矽
1250‧‧‧集極
1260‧‧‧基極
1270‧‧‧射極
1280‧‧‧NPN裝置/雙極接面電晶體裝置
1281‧‧‧雙極接面電晶體區
A1‧‧‧線
B1‧‧‧相對窄寬度/寬度
B2‧‧‧寬度
B3‧‧‧寬度/垂直寬度
C1‧‧‧相對淺深度
C2‧‧‧深度
C3‧‧‧深度
C4‧‧‧深度
D1‧‧‧相對高摻雜濃度/最大濃度
D2‧‧‧最大摻雜濃度/最大濃度
D3‧‧‧最大摻雜濃度/最大濃度
D4‧‧‧摻雜濃度/濃度
F1‧‧‧線
H1‧‧‧相對淺深度
H2‧‧‧深度
H3‧‧‧深度
H4‧‧‧深度
I1‧‧‧相對高摻雜濃度/最大濃度
I2‧‧‧最大摻雜濃度/最大濃度
I3‧‧‧最大濃度
I4‧‧‧最大摻雜濃度/最大濃度
G1‧‧‧相對窄垂直寬度/垂直寬度/寬度
G2‧‧‧垂直寬度/寬度
G3‧‧‧垂直寬度/寬度
Q‧‧‧橫向寬度/水平寬度
R‧‧‧橫向寬度/水平寬度
T‧‧‧頂部表面/實質上平面頂部表面
圖1係圖解說明根據一實施例之一多晶矽電阻器之一側視剖面圖之一方塊圖。
圖2係圖解說明一多晶矽電阻器之一遮罩層級俯視圖之一圖式。
圖3係根據一實施例之一雙極接面電晶體(BJT)裝置之一側視剖面圖。
圖4係圖解說明圖3中所展示之BJT裝置之摻雜劑量變曲線之一比較之一圖表。
圖5係根據一實施例之另一BJT裝置之一側視剖面圖。
圖6A係圖解說明圖5中所展示之BJT裝置之摻雜劑量變曲線之一比較之一圖表。
圖6B係圖解說明類似於圖5中所展示之BJT裝置之一BJT裝置之摻雜劑量變曲線之比較之另一圖表。
圖7A至圖7M係圖解說明一半導體製程中之至少某些製程步驟之剖面圖之圖式。
圖8係圖解說明與BJT裝置之電參數相關之一表之一圖式。
圖9係圖解說明形成一BJT裝置之一方法之一流程圖。
圖10係圖解說明形成一電阻器裝置之一方法之一流程圖。
圖11係圖解說明形成一電阻器裝置及一BJT裝置之一方法之一流程圖。
圖12係圖解說明一NPN裝置、一P型橫向擴散金屬氧化物半導體(LDMOS)裝置及一電阻器裝置之一圖式。
本文中之揭示內容係關於可利用一半導體製程內之與用以生產其他半導體裝置之一或多個製程步驟重疊或對應之一或多個製程步驟生產之半導體裝置。舉例而言，用以生產一第一半導體裝置之一部分 之一製程步驟亦可用以生產一第二半導體裝置之一部分。換言之，可利用相同製程步驟來生產一積體電路內之不同半導體裝置之不同部分。可以一意想不到之方式利用可係通常用以生產該第一半導體裝置之該部分之一現有製程步驟之製程步驟來生產該第二半導體裝置之該部分。本文中之揭示內容可係關於用以生產各種裝置之製程，該等裝置包含多晶矽電阻器(電阻器裝置)、電容器、雙極接面電晶體(BJT)裝置(例如，NPN BJT裝置、PNP BJT裝置)、互補金屬氧化物半導體(CMOS)裝置(例如，P型金屬氧化物半導體場效應電晶體(MOSFET)(PMOSFET或PMOS)裝置、N型MOSFET(NMOSFET或NMOS)裝置)、橫向擴散金屬氧化物半導體(LDMOS)裝置(例如，N型LDMOS(LNDMOS)裝置、P型LDMOS(LPDMOS)裝置)及/或類似裝置。包含至少BJT裝置、CMOS裝置、LDMOS裝置之一半導體製程可稱為一BCDMOS製程。
圖1係圖解說明根據一實施例之一多晶矽電阻器100之一側視剖面圖之一方塊圖。多晶矽電阻器100可利用一半導體製程內之通常用以生產其他類型之半導體裝置之一或多個製程步驟來生產。可以一意想不到之方式利用一或多個製程步驟來生產多晶矽電阻器100。
如圖1中所展示，多晶矽電阻器100包含安置於一場氧化物130(亦可稱為一場氧化物層)上之一多晶矽120。場氧化物130安置於一井區140(在某些實施例中，亦可稱為植入物之區)上面，井區140植入(例如，摻雜)至一基板150中。如圖1中所展示，井區140安置於場氧化物130與基板150之一體塊部分之間。在某些實施例中，井區140可係包含一p型摻雜劑(例如，硼(B))之一區(其可稱為一p型井區或一p井區)或可係包含一n型摻雜劑(例如，磷(P)、砷(As))之一區(其可稱為一n型井區或一n井區)。在某些實施例中，一植入製程(亦可稱為一植入製程(implanation process))可包含一摻雜劑類型(例如，具有一N型導 電類型之一摻雜劑(亦可稱為一N型摻雜劑)、具有一P型導電類型之一摻雜劑(亦可稱為一P型摻雜劑))、一摻雜劑位準(或劑量)、一角度、一持續時間、一加速度及/或類似物。在某些實施例中，一N型導電性或摻雜劑可稱為一第一導電類型或摻雜劑，且一P型導電性或摻雜劑可稱為一第二導電類型或摻雜劑，或反之亦然。
亦如圖1中所展示，多晶矽120(亦可稱為一多晶矽層)包含矽化物部分(或層)122、123且包含經摻雜部分124、125。在某些實施例中，經摻雜部分124、125中之一或多者可包含一p型摻雜劑或一n型摻雜劑。在某些實施例中，經摻雜部分124及/或經摻雜部分125可經重摻雜使得矽化物部分122及/或矽化物部分123與經摻雜部分124及/或經摻雜部分125之間的一觸點係與一整流觸點相反之一歐姆觸點。多晶矽120之一電阻器主體區127係安置於經摻雜部分124、125之間及矽化物部分122、123之間。在某些實施例中，電阻器主體區127可係多晶矽120之一本質部分之一經摻雜部分。在某些實施例中，經摻雜部分124、125可稱為觸點區。在某些實施例中，多晶矽120之電阻器主體區127(其安置於多晶矽120之一中心部分內)可稱為一電阻器主體部分。一種氧化物110(其可係一電阻器保護氧化物(RPO)、一自對準矽化物氧化物或一矽化物阻擋氧化物)安置於電阻器主體區127上。在某些實施例中，矽化物部分122、123(其可稱為自對準矽化物部分)可自對準至氧化物110。
自基板150至氧化物110或自氧化物110至基板150之一方向可稱為一垂直方向。正交於或實質上正交於垂直方向之一方向可稱為一水平方向或一橫向方向。沿著自氧化物110(其經定向而朝向圖1之頂部)至基板150(其經定向而朝向圖1之底部)之垂直方向之一深度可係增加深度之一方向。除非另有指示，否則本文中所闡述之側視剖面圖類似於圖1之定向而定向。
多晶矽電阻器100利用在一半導體製程內別處用以生產其他不同類型之半導體裝置之一光微影/遮蔽步驟、蝕刻步驟及/或一植入步驟(例如，一摻雜步驟)來生產。換言之，半導體製程內之用以生產其他類型之半導體裝置之特定製程步驟可與用以生產多晶矽電阻器100之製程步驟重疊(例如，可與其同時地執行、可與其同時執行)。製程步驟之此重疊可在生產數個不同類型之半導體裝置時產生半導體製程內之效率。
舉例而言，多晶矽電阻器100可利用一半導體製程內之與在用以生產BJT裝置、CMOS裝置及LDMOS裝置之一BCDMOS製程中利用之一或多個製程步驟重疊或對應之一或多個製程步驟來生產。在其中於一BCDMOS製程內生產多晶矽電阻器100之此一實施例中，用以摻雜一LDMOS裝置之一部分之一植入製程可用以摻雜多晶矽電阻器100之一部分。換言之，用以摻雜一LDMOS裝置之一部分之一植入製程可為用以同時地(或同時)摻雜多晶矽電阻器100之一部分之相同植入製程。具體而言，用以生產作為一LNDMOS裝置(例如，一高電壓(HV)LNDMOS裝置)之一主體區之一P區(例如，一相對輕P型摻雜劑位準)之一植入製程亦可用以生產多晶矽電阻器100(其可係一高值多晶矽電阻器(HVPR))之電阻器主體區127。作為另一特定實例，多晶矽電阻器100之經摻雜部分124、125可利用與一P+區(例如，一相對重濃度之一P型摻雜劑)相關聯之一植入製程來生產，該植入製程可係用以生產一PMOS裝置(例如，一低電壓(LV)PMOS裝置)之一源極區之P+區及/或一汲極區之一P+區之相同植入製程。作為又一實例，用於CMOS裝置、LDMOS裝置、及/或BJT裝置之一矽化物製程或一自對準矽化物製程亦可用以生產多晶矽電阻器100之矽化物部分122、123。
在某些實施例中，一HV LDMOS裝置(例如，一HV LNDMOS裝置、一HV LPDMOS裝置)或LV MOS裝置(例如，一LV PMOS裝置、一 LV NMOS裝置)可經組態而以10V至500V(按絕對項)之間的一電壓(例如，一崩潰電壓)操作。在某些實施例中，一HV LDMOS裝置或LV MOS裝置可經組態而以小於10V之電壓或大於500V之一電壓(按絕對項)操作。在某些實施例中，一HV LDMOS裝置可經組態而以小於10V之電壓或大於500V之一電壓(按絕對項)操作。在某些實施例中，一LV LDMOS裝置(例如，一LV LNDMOS裝置、一LV LPDMOS裝置)或LV MOS裝置(例如，一LV PMOS裝置、一LV NMOS裝置)可經組態而以1V至12V(按絕對項)之間的一電壓(例如，一崩潰電壓)操作。在某些實施例中，一LV LDMOS裝置或LV MOS裝置可經組態而以小於1V之電壓或大於12V之一電壓(按絕對項)操作。在某些實施例中，用以生產本文中所闡述之裝置之一製程內之最小特徵大小可在小於0.5μm(例如，0.2μm、0.13μm、0.07μm)之間。在某些實施例中，最小特徵大小可係一源極與一汲極之間的一距離。
在某些實施例中，一植入製程可與額外製程步驟相關聯或可包含額外製程步驟，該等額外製程步驟包含一光微影/遮蔽步驟、一蝕刻步驟及/或一植入步驟。用以同時地(或同時)形成一半導體裝置之兩個單獨特徵之一製程(例如，一植入製程)或製程步驟(例如，一植入步驟)可係用以利用單個製程或單個製程步驟及/或類似步驟在相同條件下於一同時時間週期(例如，與一第二時間週期重疊之一第一時間週期)期間形成該兩個單獨特徵之一製程或製程步驟。此不排除額外(例如，先前、後續)製程步驟以進一步處理(例如，界定、修改)一或多個該等特徵。在某些實施例中，一製程可稱為包含一組製程步驟。
在一半導體製程(例如，一BCDMOS製程)期間晶圓之成本及循環時間可藉由利用用以生產多晶矽電阻器100之現有製程或製程步驟來改良。在某些實施例中，成本及循環時間可改良多達5%或5%以上。成本及循環時間可由於以下原因而改良：可自半導體製程避免或消除 專用以生產多晶矽電阻器且多年來已用以生產多晶矽電阻器之光微影/遮蔽、蝕刻及離子植入製程步驟。正以一意想不到之方式利用此等現有製程或製程步驟來生產多晶矽電阻器100，此乃因先前未利用(例如，未在一BCDMOS製程中利用)此等現有製程步驟來生產一多晶矽電阻器。總之，可高效地利用未用以生產多晶矽電阻器之現有製程步驟來生產多晶矽電阻器100。在某些實施例中，一製程步驟(例如，一植入製程步驟)可稱為一步驟(例如，一植入步驟)。
如上文所提及，多晶矽電阻器100可係一相對高值多晶矽電阻器(HVPR)。舉例而言，多晶矽電阻器100可具有在大約1000歐姆(Ω)/平方與5000Ω/sq之間(例如，1000Ω/sq、2000Ω/sq、3000Ω/sq、4000Ω/sq、5000Ω/sq)之一薄片電阻值。在某些實施例中，多晶矽電阻器100可具有小於1000Ω/sq或大於5000Ω/sq之一電阻值。
圖2係圖解說明一多晶矽電阻器200之一遮罩層級俯視圖之一圖式。如圖2中所展示，一多晶矽層220安置於一井區240(例如，一P型主體植入物或區)上方。多晶矽層220包含安置於多晶矽層220之矽化物部分222、223之間的一電阻器主體區227。多晶矽層220之電阻器主體區227亦安置於多晶矽層220之經摻雜部分224、225之間。如圖2中所展示，觸點252、253(或導通體)垂直(進出於圖)安置於各別矽化物部分222、223與金屬部分262、263(或層)之間。在此實施例中，未展示安置於多晶矽層220上之一種氧化物。
圖3係根據一實施例之一BJT裝置300之一側視剖面圖。在此實施例中，BJT裝置300係一NPN BJT裝置。BJT裝置300可利用一半導體製程內之通常用以生產其他類型之裝置(非BJT裝置)且以一意想不到之方式用以生產BJT裝置300之一或多個製程步驟來生產。
舉例而言，BJT裝置300可利用一半導體製程內之與用以在一BCDMOS製程中生產一LDMOS裝置之製程步驟(或一製程)重疊或對 應之一或多個製程步驟來生產。在其中在一BCDMOS製程內生產BJT裝置300之此一實施例中，用以摻雜一LDMOS裝置之一部分之一植入製程(例如，光微影/遮蔽、蝕刻、植入步驟)可用以摻雜BJT裝置300之一部分。換言之，用以摻雜一LDMOS裝置之一部分之一植入製程可為用以同時地摻雜BJT裝置300之一部分之相同植入製程。
結構。
如圖3中所展示，BJT裝置300包含一集極310(亦可稱為一集極區)、一基極320(亦可稱為一基極區)及一射極330(亦可稱為一射極區)。集極310包含矽化物部分311，基極320包含矽化物部分321，且射極330包含矽化物部分331。矽化物部分311、321及331可與一矽化物層相關聯。在某些實施例中，集極310可稱為一集極端子，基極320可稱為一基極端子，且射極330可稱為一射極端子。
集極310及射極330摻雜有一N型摻雜劑，且基極320摻雜有一P型摻雜劑。具體而言，集極310包含為一N型隔離區(或層)之一N型區312(其可稱為一集極植入區)，且射極330包含為一重摻雜N型區(亦可稱為一N+區(或植入物))之一N型區332(其可稱為一射極植入區)。用以生產一LPDMOS裝置(未展示)之一P型漂移區之一植入製程亦用以同時地形成基極320之P型區322(其可稱為一基極植入區)。因此，基極320之P型區322係與一LPDMOS裝置之一P型漂移區對應之一P型漂移區。在某些實施例中，基極320之P型區322與一HV LPDMOS裝置之一P型漂移區對應。在某些實施例中，N型區312可包含一或多個不同類型之N型區(或植入物)，該等N型區包含一N型基板、一N型掩埋區、一N型下沉區、一N型連接器區及/或類似區。此等不同N型區可具有不同之摻雜劑濃度。
藉由利用通常用以生產一LPDMOS裝置之一P型漂移區之一或多個製程步驟，可消除可能用以生產基極320之P型區322之一專用製程 (或製程步驟)。在某些半導體製程中，用以生產一低電壓(LV)MOSFET裝置之一P井區之一植入製程亦可用以生產基極320之一P型區。用一虛線展示基極320之利用用於一LV MOSFET裝置(例如，一2至5伏LV NMOSFET裝置)之一P井區之一植入製程生產之一P型井340之一實例。換言之，基極320之P井區340與一LV MOSFET裝置之一P井區對應。
然而，若P井區340(其與一LV MOSFET裝置之一P井區對應)包含於基極320中，則BJT裝置300之一貝塔(β)值(例如，一電流增益值)可小於10。P井區340可比對於BJT裝置300而言最佳之情況深及/或可包含更多總摻雜劑電荷，此導致相對低且不合意之β值。相比之下，利用一植入製程來生產BJT裝置300之與一P型漂移區對應之P型區322可產生20至200之間(例如，20、50、70、90、110、130、150、180)之一相對高且合意之β值。
圖4係圖解說明圖3中所展示之NPN BJT裝置300之摻雜劑量變曲線之一比較之一圖表。具體而言，圖4圖解說明具有P型漂移區322之BJT裝置300之一摻雜劑量變曲線410及具有P井區340之BJT裝置300之一摻雜劑量變曲線420。該圖表沿y軸圖解說明增加之淨摻雜濃度對數(按絕對值項)且沿x軸圖解說明如沿圖3中所展示之線A1截取之增加之深度。
如圖4中之摻雜劑量變曲線410、420中所展示，與BJT裝置300之射極330相關聯之N+區332具有一相對高摻雜濃度(一最大值為大約D1)及一相對窄寬度B1至一相對淺深度C1。即使垂直定向或垂直堆疊，仍將寬度B1至B3視為寬度。因此，寬度B1至B3將稱為垂直寬度。與BJT裝置300之基極320相關聯之P型漂移區322(以摻雜劑量變曲線410展示)具有一垂直寬度B2至一深度C2，且與BJT裝置300之集極310相關聯之N型區312具有在深度C2處開始之一相對大垂直寬度。 P型漂移區322之最大摻雜濃度係大約D3。相比之下，與BJT裝置300之基極320相關聯之P井區340(以摻雜劑量變曲線420展示)具有一垂直寬度B3至一深度C3，且與BJT裝置300之射極330相關聯之N型區312具有在深度C3處開始之一相對大垂直寬度。P井區340之最大摻雜濃度係大約D2。N型區312之摻雜濃度係大約D4直至該摻雜濃度開始在大約深度C4處開始增加為止。
如圖4中所展示，P型漂移區322之垂直寬度B2及深度C2分別小於P井區340之垂直寬度B3及深度C3。在某些實施例中，P型漂移區322之垂直寬度可係P井區340之垂直寬度之大約1/1.1至1/3。在某些實施例中，P型漂移區322之垂直寬度B2可係P井區340之垂直寬度B3之不到1/3。類似地，在某些實施例中，P型漂移區322之深度C2可係P井區340之深度C3之大約1/1.1至1/3。在某些實施例中，P型漂移區322之深度C2可係P井區340之深度C3之不到1/3。
在某些實施例中，P型漂移區322之垂直寬度B2可大約在0.5微米(μm)至3μm之間。在某些實施例中，垂直寬度B2可小於0.5μm或大於3μm。在某些實施例中，P型漂移區322之深度C2可大約在0.5μm與3μm之間。在某些實施例中，深度C2可小於0.5μm或大於3μm。
如圖4中所展示，P型漂移區322之最大濃度D3(及/或平均濃度(未展示))小於P井區340之最大濃度D2(及/或平均濃度(未展示))。在某些實施例中，P型漂移區322之一中間部分中之一摻雜劑濃度小於P井區340之一中間部分中之一摻雜劑濃度。在某些實施例中，P型漂移區322之最大濃度D3(及/或平均濃度(未展示))可係P井區340之最大濃度D2(及/或平均濃度(未展示))之大約1/1.1至1/2。在某些實施例中，P型漂移區322之最大濃度D3(及/或平均濃度(未展示))可係P井區340之最大濃度D2(及/或平均濃度(未展示))之不到1/2。在某些實施例 中，P型漂移區322之最大濃度D3(及/或平均濃度(未展示))可大約在1×1016cm-3至1×1018cm-3之間(例如，大約1×1017cm-3)。相比之下，與射極330相關聯之N+區332之最大濃度D1(及/或平均濃度(未展示))可比P型漂移區322之最大濃度D3(及/或平均濃度(未展示))大大約一個數量級或一個數量級以上。此外，與集極310相關聯之N型區312之濃度D4(及/或平均濃度(未展示))可比P型漂移區322之最大濃度D3(及/或平均濃度(未展示))小大約一個數量級。在某些實施例中，P型漂移區322之最大濃度D3(及/或平均濃度(未展示))可小於1×1016cm-3或大於1×1018cm-3。在某些實施例中，具有P型漂移區322之一BJT裝置及具有P井區340之一BJT裝置可包含於同一裝置中(例如，在同一裝置內生產)。在某些實施例中，P型漂移區322之淨摻雜劑電荷或甘梅數(Gummel number)(例如，曲線下方之面積)可小於P井區340之淨摻雜劑電荷或甘梅數(例如，曲線下方之面積)。
圖5係根據一實施例之一BJT裝置500之一側視剖面圖。在此實施例中，BJT裝置500係一PNP BJT裝置。BJT裝置500可利用一半導體製程內之通常用以生產其他類型之裝置(非BJT裝置)且以一意想不到之方式用以生產BJT裝置500之一或多個製程步驟來生產。
舉例而言，BJT裝置500可利用一半導體製程內之與用以在一BCDMOS製程中生產一LDMOS裝置之製程步驟(或一製程)重疊或對應之一或多個製程步驟來生產。在其中在一BCDMOS製程內生產BJT裝置500之此一實施例中，用以摻雜一LDMOS裝置之一部分之一植入製程(例如，光微影/遮蔽、蝕刻、植入步驟)可用以摻雜BJT裝置500之一部分。換言之，用以摻雜一LDMOS裝置之一部分之一植入製程可為用以同時地摻雜BJT裝置500之一部分之相同植入製程。
如圖5中所展示，BJT裝置500包含一集極510(亦可稱為一集極區)、一基極520(亦可稱為一基極區)及一射極530(亦可稱為一射極 區)。集極510包含矽化物部分511，基極520包含矽化物部分521，且射極530包含矽化物部分531。矽化物部分511、521及531可與一矽化物層相關聯。
集極510及射極530摻雜有一P型摻雜劑，且基極520摻雜有一N型摻雜劑。具體而言，集極510包含為一輕摻雜之P型區(例如，一P掩埋區(或層))之一P型區512(其可稱為一集極植入區)，且射極530包含為一重摻雜之P型區(亦可稱為一P+區(或植入物))之一P型區532(其可稱為一射極植入區)。用以生產一LNDMOS裝置(未展示)之一N型漂移區之一植入製程亦用以同時地形成基極520之N型區522(其可稱為一基極植入區)。因此，基極520之N型區522係與一LNDMOS裝置之一N型漂移區對應之一N型漂移區。在某些實施例中，基極520之N型區522與一HV LNDMOS裝置之一N型漂移區對應。在某些實施例中，P型區512可包含一或多個不同類型之P型區(或植入物)，該等P型區包含一P型基板、一P型掩埋區、一P型下沉區、一P型連接器區及/或類似區。此等不同P型區可具有不同之摻雜劑濃度。
藉由利用通常用以生產一LNDMOS裝置之一N型漂移區之一或多個製程步驟，可消除可能用以生產基極520之N型區522之專用製程(或製程步驟)。在某些半導體製程中，用以生產一低電壓(LV)MOSFET裝置之一N井區之一植入製程亦可用以生產基極520之一N型區。用一虛線展示基極520之利用用於一LV MOSFET裝置(例如，一2至5伏LV PMOSFET裝置)之一N井區之一植入製程生產之一N井區540之一實例。換言之，基極520之N井區540與一LV MOSFET裝置之一N井區對應。
然而，若N井區540(其與一LV MOSFET裝置之一N井區對應)包含於基極520中，則BJT裝置500之一貝塔(β)值(例如，一電流增益)可小於10。N井區540可比對於BJT裝置500而言最佳之情況淺及/或可包 含更多總摻雜劑電荷，此導致相對低且不合意之β值。相比之下，利用一植入製程來生產BJT裝置500之與一N型漂移區對應之N型區522可產生20至100之間(例如，20、50、70、90)之一相對高且合意之β值。
圖6A係圖解說明圖5中所展示之PNP BJT裝置500之摻雜劑量變曲線之一比較之一圖表。具體而言，圖6A圖解說明具有N型漂移區522之BJT裝置500之一摻雜劑量變曲線610及具有N井區540之BJT裝置500之一摻雜劑量變曲線620。該圖表沿y軸圖解說明增加之淨摻雜濃度對數(按絕對值項)且沿x軸圖解說明如沿圖5中所展示之線F1截取之增加之深度。
如圖6A中之摻雜劑量變曲線610、620中所展示，與BJT裝置500之射極530相關聯之P+區532具有一相對高摻雜濃度(一最大值為大約I1)及一相對窄垂直寬度G1至一相對淺深度H1。即使垂直定向或垂直堆疊，仍將垂直寬度G1至G3視為垂直寬度。因此，寬度G1至G3將稱為垂直寬度。與BJT裝置500之基極520相關聯之N型漂移區522(以摻雜劑量變曲線610展示)具有一垂直寬度G3至一深度H3，且與BJT裝置500之集極510相關聯之N型區512具有在深度H3處開始之一相對大垂直寬度。N型漂移區522之最大摻雜濃度係大約I3。相比之下，與BJT裝置500之基極520相關聯之N井區540(以摻雜劑量變曲線620展示)具有一垂直寬度G2至一深度H2，且與BJT裝置500之射極530相關聯之N型區512具有在深度H2處開始之一相對大垂直寬度。N井區540之最大摻雜濃度係大約I2。N型區512之最大摻雜濃度在大約深度H4處係大約I4。
如圖6A中所展示，N型漂移區522之垂直寬度G3及深度H3分別大於N井區540之垂直寬度G2及深度H2。圖6B係圖解說明類似於圖5中所展示之BJT裝置之一BJT裝置之摻雜劑量變曲線之比較之另一圖 表。在圖6B中所展示之實施例中，圖6B中之N型漂移區522之垂直寬度G3及深度H3分別小於N井區540之垂直寬度G2及深度H2。在某些實施例中，N型漂移區522之垂直寬度G3可係N井區540之垂直寬度G2之大約1/1.1至1/2。在某些實施例中，N型漂移區522之垂直寬度G3可係N井區540之垂直寬度G2之不到1/2。類似地，在某些實施例中，N型漂移區522之深度H3可係N井區540之深度H2之大約1/1.1至1/2。在某些實施例中，N型漂移區522之深度H3可係N井區540之深度H2之不到1/2。
在某些實施例中，N型漂移區522(在圖6A及/或6B中)之垂直寬度G3可大約在0.5微米(μm)至3μm之間。在某些實施例中，垂直寬度G3可小於0.5μm或大於3μm。在某些實施例中，N型漂移區522之深度H3可大約在0.5μm至3μm之間。在某些實施例中，深度H3可小於0.5μm或大於3μm。
往回參考圖6A，N型漂移區522之最大濃度I3(及/或平均濃度(未展示))小於N井區540之最大濃度I2(及/或平均濃度(未展示))。在某些實施例中，N型漂移區522之一中間部分中之一摻雜劑濃度小於N井區540之一中間部分中之一摻雜劑濃度。在某些實施例中，N型漂移區522之最大濃度I3(及/或平均濃度(未展示))可係N井區540之最大濃度I2(及/或平均濃度(未展示))之大約1/1.1至1/2。在某些實施例中，N型漂移區522之最大濃度I3(及/或平均濃度(未展示))可係N井區540之最大濃度I2(及/或平均濃度(未展示))之不到1/2。在某些實施例中，N型漂移區522之最大濃度I3(及/或平均濃度(未展示))可大約在1×1015cm-3至1×1017cm-3之間(例如，大約為1×1016cm-3)。比較之下，與射極530相關聯之P+區532之最大濃度I1(及/或平均濃度(未展示))可比N型漂移區522之最大濃度I3(及/或平均濃度(未展示))大大約一個數量級或一個數量級以上。此外，與集極510相關聯之N型區512之最大濃度I4 (及/或平均濃度(未展示))可係與N型漂移區522之最大濃度I3(及/或平均濃度(未展示))大約相同之數量級或比最大濃度I3小一個數量級。在某些實施例中，N型漂移區522之最大濃度I3(及/或平均濃度(未展示))可小於1×1016cm-3或大於1×1018cm-3。在某些實施例中，具有N型漂移區522之一BJT裝置及具有N井區540之一BJT裝置可包含於同一裝置中(例如，在同一裝置內生產)。在某些實施例中，N型漂移區522(在圖6A及/或6B中)之淨摻雜劑電荷或甘梅數(例如，曲線下方之面積)可小於N井區540之淨摻雜劑電荷或甘梅數(例如，曲線下方之面積)。
圖7A至圖7M係圖解說明一半導體製程中之可用以生產一LDMOS裝置710(例如，一HV LDMOS裝置、一LNDMOS裝置)、一多晶矽電阻器740及/或一BJT裝置780(各自展示為圖7M中之裝置)之至少某些製程步驟之剖面圖之圖式。具體而言，在此實施例中，多晶矽電阻器740及/或BJT裝置780之部分可利用一半導體製程內之與用以生產LDMOS裝置710之一或多個製程步驟重疊或對應之一或多個製程步驟來生產。LDMOS裝置710、多晶矽電阻器740及BJT裝置780整合於一裝置700(亦可稱為一積體電路)中。LDMOS裝置710在裝置700之一LDMOS區711內生產，多晶矽電阻器740在裝置700之一電阻器區741內生產，且BJT裝置780在裝置700之一BJT區781內生產。如圖7M中所展示，BJT裝置780包含一集極750、一基極760及一射極770。
雖然圖7A至圖7M係圖解說明一BCDMOS製程中之製程步驟之剖面圖，但本文中所闡述之技術可應用於各種半導體製程中。圖7A至圖7M中所展示之剖面圖所繪示之製程步驟之順序係示例性的。因此，簡化各種製程步驟及/或未展示中間製程步驟。在某些實施例中，本文中所闡述之至少某些製程步驟可以不同於所展示之一次序執行。此外，並非所有元件將在該等圖中之每一者中用元件符號重複標記以簡化該等圖。在某些實施例中，本文中所闡述之氧化物可包含或 可為包含以下各項之介電質之任一組合：一低k介電質、一種二氧化矽、一熱生長之氧化物、一經沈積氧化物及/或類似物。
如圖7A中所展示，裝置700包含一基板703及LDMOS區711中之安置於基板703與一P型掩埋區701之間的一N型掩埋區702。P型掩埋區701及N型掩埋區702可利用包含植入製程步驟、氧化製程步驟、磊晶生長步驟及/或類似步驟之一系列製程步驟形成。在某些實施例中，N型掩埋區702及P型掩埋區701之至少一部分可形成於連續形成(例如，以一堆疊方式形成、藉助介入製程步驟或層在不同時間週期期間彼此向上疊置地形成)之一或多個磊晶層(例如，P型磊晶層)中。舉例而言，一第一P型磊晶層可形成於基板703上且一第二P型磊晶層可形成於第一P型磊晶層上。磊晶層可具有在大約0.5μm至3μm之間的厚度。在某些實施例中，磊晶層中之一或多者可具有小於大約0.5μm或大於大約6μm之一厚度。在某些實施例中，磊晶層可具有不同厚度。
磊晶層(若形成於基板703上)及基板703可統稱為一矽裝置區705。圖7A中用一虛線圖解說明矽裝置區705之一頂部表面T。矽裝置區705之頂部表面T可係水平對準之一實質上平面頂部表面T且一垂直方向可實質上法向於頂部表面T。雖然頂部表面T及矽裝置區705可能未在圖中之每一者中展示，但在後續圖中參考此等特徵。
如圖7A中所展示，一高電壓N井(HVNWELL)區712形成於P型掩埋區701中。在某些實施例中，HVNWELL區712可利用一HVNWELL光微影製程及一N型植入製程(例如，一HVNWELL植入製程)形成。
若在基板703上形成兩個磊晶層(其中一第一磊晶層安置於一第二磊晶層與基板703之間)，則HVNWELL區712可具有大約等於安置於第一磊晶層上之第二磊晶層之一深度之一深度。在某些實施例中，HVNWELL區712可具有小於第二磊晶層之深度之一深度或可具有超 過第二磊晶層之深度之一深度使得HVNWELL區712之至少一部分安置於第一磊晶層中。在某些實施例中，HVNWELL區712之至少一部分可安置於基板730中。
在此實施例中，在已形成HVNWELL區712之後，形成一個氮化物層706。氮化物層706之部分形成於LDMOS區711中且氮化物層706之部分形成於BJT區781(例如，集極、基極及射極之間的部分)中。在某些實施例中，氮化物層706可係一經沈積層且可利用包含光微影製程步驟、蝕刻步驟及/或類似步驟之各種處理步驟形成。
在已形成氮化物層706之後，形成一場氧化物704。場氧化物704可具有與氮化物層706之至少某些部分接觸或安置於該等部分下面之部分。如圖7A中所展示，場氧化物704之至少一部分可安置於矽裝置區705之頂部表面T上面且場氧化物704之至少一部分可安置於矽裝置區705之頂部表面T下面。在某些實施例中，場氧化物704可利用一矽局部氧化(LOCOS)製程形成為一LOCOS。在某些實施例中，場氧化物704可具有2000(埃)Å與7000Å之間(例如，3000Å、4500Å、5000Å)之一厚度。雖然圖7A中未展示，但在某些實施例中，可執行一緩衝氧化、一墊氧化、犧牲氧化及/或類似氧化。
圖7B係圖解說明在已移除氮化物層706之後之裝置700之一剖面圖。在移除氮化物層706之後，可在裝置700之至少某些部分上形成一P井遮罩708(或其部分)。將用一P型摻雜劑摻雜裝置700之未被P井遮罩708遮蔽(或透過其曝露)之部分以形成圖7C中所展示之一或多個P井區709。如圖7B中所展示，P井遮罩708形成於LDMOS區711之至少某些部分上方及BJT區781之至少某些部分上方。除其他類型之植入(包含一抗穿透(APT)植入、一N型臨限電壓調整(NVT)植入、一深隔離植入及/或類似植入)之外，P井區709亦可利用一P井植入形成。遍及本說明，一遮罩可係或可包含一光阻劑。
如圖7C中所展示，數個P井區709在HVNWELL區712側面形成於LDMOS區711中使得HVNWELL區712安置於P井區709之間(例如，安置於兩個P井區709之間)。此外，如圖7C中所展示，P井區709(例如，P井區709之另一部分)形成於場氧化物704及電阻器區741下面。因此，P井區709具有安置於場氧化物704與電阻器區741中之P型掩埋區701之間的至少一部分。雖然圖7B中未展示，但在某些實施例中，P井遮罩708之至少某些部分可形成於電阻器區741之至少某些部分上使得P井區709之至少某些部分可不形成於場氧化物704下面。在某些實施例中，一不同類型之P型區可形成於電阻器區741之P型掩埋區701內。
在某些實施例中，用以形成P井區709之P井植入製程可用以在一BJT裝置(未展示)(例如，一NPN BJT裝置)之一基極中形成一P井區。在此實施例中，不利用用以形成P井區709之P井植入製程來形成BJT裝置780之基極760。在某些實施例中，可利用P井摻雜或植入製程來形成BJT裝置780之至少一部分。
圖7D係圖解說明裝置700之至少某些部分上之一N井遮罩713(或其部分)之形成之一剖面圖。將用一N型摻雜劑摻雜裝置700之未被N井遮罩713遮蔽(或透過其曝露)之部分(例如，LDMOS區711)以形成一或多個N井區715。在此實施例中，一N井區715形成於LDMOS區711之HVNWELL區712內。除其他類型之植入(包含一APT植入、一P型臨限電壓調整(PVT)植入及/或類似植入)之外，N井區715亦可利用一N井植入形成。
在某些實施例中，用以形成N井區715之N井植入製程可用以在一BJT裝置(未展示)(例如，一PNP BJT裝置)之一基極中形成一N井區。在此實施例中，不利用用以形成N井區715之N井植入製程來形成BJT裝置780之基極760中之一經摻雜區。換言之，自BJT裝置780排除N井 摻雜或植入製程。在某些實施例中，可利用N井摻雜或植入製程來形成BJT裝置780之至少一部分。
如圖7E中所展示，一減小表面場(RESURF)氧化物720形成於裝置700上。在某些實施例中，RESURF氧化物720可係一熱氧化物與一經沈積氧化物之任一組合。在某些實施例中，RESURF氧化物720可包含沈積於一經沈積氧化物層上之一熱氧化物層，或反之亦然。在某些實施例中，熱氧化物可具有在大約10Å與1000Å之間的一厚度，且經沈積氧化物可具有在大約10Å與1500Å之間的一厚度。舉例而言，RESURF氧化物720可包含大約200Å之一熱氧化物及大約800Å之一經沈積氧化物。雖然圖7E中未展示，但在某些實施例中，可在於裝置700上形成RESURF氧化物720之前移除形成於裝置700上之一犧牲氧化物。
圖7F係圖解說明在已移除圖7E中所展示之RESURF氧化物720之至少某些部分以形成RESURF氧化物721、722(或RESURF氧化物之部分或者一RESURF氧化物層)之後之裝置700之一剖面圖。在某些實施例中，可利用一或多個遮蔽製程及/或一或多個蝕刻製程移除RESURF氧化物720之部分。如圖7F中所展示，RESURF氧化物722之至少一部分安置於電阻器區741中之場氧化物704上。此外，RESURF氧化物723之至少某些部分安置於包含於BJT區781中之BJT裝置780之射極770上。具體而言，RESURF氧化物723之至少一部分安置於BJT區781中之射極770之一經曝露矽表面(例如，矽裝置區705之一經曝露矽表面(例如，頂部表面T))上。此外，雖然未標記，但RESURF氧化物720之一其餘部分安置於集極750之至少一部分上。
此外，如圖7F中所展示，RESURF氧化物721(其來源於RESURF氧化物720)之一部分安置於LDMOS區711中之LDMOS裝置710之一經曝露矽表面(例如，矽裝置區705之一經曝露矽表面)上。具體而言， RESURF氧化物721之一部分安置於HVNWELL區712及N井區715上。
圖7G係圖解說明裝置700內之與一基極植入區719同時地形成之N型摻雜漂移(NDD)區718之形成之一剖面圖。具體而言，NDD區718形成於HVNWELL區712中，且基極植入區719同時地(例如，同時)形成於BJT區781中。NDD區718可充當LDMOS區711中之LDMOS裝置710之一漂移區。NDD區718及基極植入區719利用一NDD遮罩724及一N型植入製程(例如，一單個N型植入製程)形成。如圖7G中所展示，用以形成LDMOS區711之LDMOS裝置710中之NDD區718之N型植入製程為用以形成包含於BJT區781之基極760中之基極植入區719之相同N型植入製程。因此，如圖7G中所展示，在用於NDD區718(例如，n型漂移區)之至少遮蔽步驟及植入步驟期間，BJT裝置780之基極760及射極770在NDD遮罩724(其可稱為一漂移區遮罩)中亦係敞開的(例如，曝露的、未遮蔽的)且被植入。
如圖7G中所展示，NDD區718及基極植入區719各自具有大於N井區715之一深度之一深度。如上文所論述，NDD區718及基極植入區719可各自具有小於N井區715之一深度之一深度。如圖7G中所展示，NDD區718及基極植入區719具有大於N井區715之一橫向(或水平)寬度Q(自左至右，或反之亦然)之一橫向(或水平)寬度R。
舉例而言，在圖7G中，基極植入物719中之淨電荷可小於N井715中之淨電荷。在某些實施例中，NDD區718可係經組態以充當相對高電壓LDMOS裝置710之電壓可跨越其下降之一區域之一漂移區。換言之，可藉由跨越NDD區718支持之電壓促成LDMOS裝置710之高電壓特性。
雖然圖7G中未展示，但PDD區亦可以類似於一HVLPDMOS裝置或HVPMOS裝置(未展示)及一NPN BJT裝置(未展示)之一方式形成。用於HVLPDMOS裝置或HVPMOS裝置之PDD區之P型植入亦可用以摻 雜NPN BJT裝置之一基極。HVLPDMOS裝置或HVPMOS裝置之PDD區可充當HVLPDMOS裝置或HVPMOS裝置之一漂移區。換言之，在一NPN BJT裝置(未展示)中，一p型漂移區植入可用以摻雜NPN BJT裝置，且一P井摻雜或植入可自至少一個NPN BJT裝置排除。
如上文所提及，在某些實施例中，除利用漂移區植入形成之BJT裝置(例如，BJT裝置780)之外，亦可生產具有利用一P井製程(用於一NPN BJT裝置)形成之基極植入區之一或多個BJT裝置(未展示)，且亦可生產具有利用一N井製程(用於一PNP BJT裝置)形成之基極植入區之一或多個BJT裝置(未展示)。
圖7H係圖解說明裝置700上之多晶矽部分之形成之一剖面圖。如圖7H中所展示，一閘極多晶矽726(其亦可稱為一閘極電極)形成於LDMOS區711中且一電阻器多晶矽742(亦可稱為多晶矽部分)形成於電阻器區741中。在某些實施例中，閘極多晶矽726及電阻器多晶矽742可形成為一多晶矽層之一部分。在某些實施例中，閘極多晶矽726及電阻器多晶矽742可形成為同一多晶矽形成製程之一部分。在某些實施例中，用以形成閘極多晶矽726之一多晶矽沈積製程可為與用以形成電阻器多晶矽742相同之一多晶矽沈積製程。因此，電阻器多晶矽742及閘極多晶矽726可同時地形成而非利用不同多晶矽製程步驟形成。在某些實施例中，多晶矽沈積製程可包含一或多個遮蔽製程步驟、一或多個蝕刻步驟及/或類似步驟。
如圖7H中所展示，電阻器多晶矽742沈積於RESURF氧化物722上，RESURF氧化物722沈積於場氧化物704上。因此，RESURF氧化物722及場氧化物704安置於電阻器多晶矽742與P井區709之間。在此實施例中，在多晶矽中不包括BJT區781。雖然圖7H中未展示，但在某些實施例中，電阻器多晶矽742可直接形成於場氧化物704上。在此等實施例中，可不在電阻器區741中之場氧化物704之至少一部分上形 成(例如可自其排除)RESURF氧化物722。換言之，在某些實施例中，RESURF氧化物722可不安置於場氧化物704與電阻器多晶矽742之間。
如圖7H中所展示，一閘極氧化物725形成於閘極多晶矽726之至少一部分下面(使得閘極氧化物725安置於閘極多晶矽726與矽裝置區705之頂部表面T之間)。如圖7H中所展示，閘極氧化物725與RESURF氧化物721之至少一部分接觸。具體而言，閘極氧化物725之一端與RESURF氧化物721之至少一端接觸(例如，鄰接、鄰近於該至少一端)。在某些實施例中，閘極氧化物725可具有5Å與300Å之間(例如，50Å、120Å、200Å)之一厚度。在某些實施例中，閘極氧化物725可具有小於RESURF氧化物721之一厚度之一厚度。
如圖7H中所展示，NDD區718之一邊界(例如，如此圖中所定向之一左側邊界)相交矽裝置區705之頂部表面T(其可係一磊晶層之一頂部表面)與LDMOS裝置710之閘極氧化物725之一底部表面之間的一界面(例如，在該界面處終止)。相比之下，N井區715之一邊界(例如，如此圖中所定向之一左側邊界)相交矽裝置區705之頂部表面T(其可係一磊晶層之一頂部表面)與LDMOS裝置710之RESURF氧化物720之一底部表面之間的一界面可。如圖7H中所展示，NDD區718之一邊界(在閘極氧化物725下面)可與HVNWELL區712之一邊界大約相同(例如，與該邊界對應或鄰近於該邊界)。
如圖7H中所展示，N井區715安置於NDD區718內，NDD區718安置於HVNWELL區712內，且HVNWELL區712安置於P井區709之部分之間(例如，橫向安置於其之間)。因此，N井區715、NDD區718及HVNWELL區712具有不同剖面面積。
如圖7H中所展示，NDD區718之一邊界(例如，如在此圖中定向之一右側邊界)相交場氧化物704與矽裝置區705之間的一界面(例如， 在該界面處終止)。換言之，NDD區718之邊界(例如，如在此圖中定向之一右側邊界)在場氧化物704之一底部表面處終止。類似地，N井區715之一邊界(例如，如在此圖中定向之一右側邊界)亦相交場氧化物704與矽裝置區705之間的一界面(例如，在該界面處終止)。換言之，N井區715之邊界(例如，如在此圖中定向之一右側邊界)在場氧化物704之一底部表面處終止。如圖7H中所展示，NDD區718(在閘極氧化物725下面)之一邊界(例如，如在此圖中定向之右側邊界)不與N井區715之一邊界(例如，如在此圖中定向之右側邊界)或HVNWELL區712之一邊界(例如，如在此圖中定向之右側邊界)對應(例如，與該邊界分離)。
圖7I係圖解說明用以形成P區732(其可係LNDMOS裝置710之主體區)且用以摻雜閘極多晶矽726之至少一部分733及電阻器多晶矽742之一部分734之一P植入遮罩731之一剖面圖。P區732安置於P井區709內。P區732之一深度小於P井區709之一深度。如圖7I中所展示，用以摻雜P區732之植入製程亦用以摻雜閘極多晶矽726之一部分733及電阻器多晶矽742之部分734。因此，電阻器多晶矽742之部分734可與閘極多晶矽726之部分733及P區732同時地摻雜。P區732及部分733、734之摻雜可係利用一P型摻雜劑執行之一相對輕摻雜(例如，在濃度上比P井區709之一濃度輕)。部分734之至少一部分(例如，沿一頂部部分之一中間部分)可界定電阻器多晶矽742之一電阻器主體區735。換言之，在LDMOS裝置710主體植入期間，P植入遮罩可圍繞電阻器多晶矽742係敞開的(例如，曝露的、未遮蔽的)使得可對電阻器多晶矽742進行摻雜。P區732安置於P井區709之至少一部分內。
電阻器多晶矽742之部分734可包含電阻器多晶矽742之電阻器主體區735之至少某些部分。上文連同至少圖1及圖2一起展示並闡述一多晶矽電阻器之一電阻器主體區之實例。在某些實施例中，P植入遮 罩731(其可稱為一主體植入遮罩)可經形成使得僅對電阻器多晶矽742之電阻器主體區735進行摻雜。P區732可具有比P井區709之一摻雜劑濃度低(例如，低一個數量級)之一摻雜劑濃度。
在某些實施例中，電阻器多晶矽742可藉助用以摻雜P區732之相同植入製程(或其步驟)以及用以摻雜LDMOS裝置710之一源極之一N型植入摻雜。在某些實施例中，可在與一NMOS製程相關之一源極/汲極(S/D)植入期間形成源極植入物。
圖7J係圖解說明利用一N型輕摻雜之汲極(NLDD)植入遮罩739形成之NLDD區736、737之剖面圖。如圖7J中所展示，亦在NLDD植入製程期間摻雜閘極多晶矽726之至少一部分738。雖然圖7J中未展示，但亦可執行一P型LDD植入。在某些實施例中，可在執行一NLDD植入製程及/或執行一PLDD植入製程之前執行閘極密封氧化製程(未展示)。如圖7J中所展示，自NLDD植入製程排除電阻器區741及BJT區781。在某些實施例中，電阻器區741及/或BJT區781之至少某些部分可易受NLDD植入。舉例而言，電阻器多晶矽742之至少一部分(例如，其一電阻器主體區)可易受NLDD植入。
如圖7K中所展示，執行一正矽酸乙酯(TEOS)沈積及蝕刻以形成LDMOS裝置710之間隔件751及多晶矽電阻器740之間隔件752。可利用一間隔件回蝕製程形成間隔件751及間隔件752。
在已形成間隔件751、752之後，利用一P+植入遮罩753(其可稱為一源極遮罩及/或一汲極遮罩)藉助一P+植入製程(其係一類源極植入製程及/或汲極植入製程)摻雜電阻器多晶矽742之每一端以形成P+區755、756。P+植入遮罩可與一PMOS裝置(未展示)之一P+源極/汲極(S/D)植入相關聯。可用一P型摻雜劑進一步摻雜電阻器多晶矽742之端(或觸點區)使得可稍後利用(或經由)多晶矽電阻器740之P+區755、756形成歐姆(而非整流)觸點。如圖7K中所展示，電阻器多晶矽742之 先前已摻雜之端部分未被P+植入遮罩753遮蔽(或透過其曝露)以形成P+區755、756。在某些實施例中，P+區可稱為多晶矽電阻器740之觸點區。電阻器主體區735(展示於圖7I中，舉例而言)可安置於P+區755、756之間。
此外，如圖7K中所展示，藉助P+植入摻雜BJT裝置780之射極770以在基極植入區719內形成一P+區757。因此，多晶矽電阻器740之至少某些部分及BJT裝置780之至少某些部分可藉助與一PMOS裝置相關聯之一P+植入製程同時地摻雜。如圖7K中所展示，集極750亦包含一P+區758。
在此實施例中，僅展示P+植入。在某些實施例中，亦可執行與一NMOS裝置(未展示)相關聯之一N+源極/汲極植入。雖然未展示在此實施例中，但一多晶矽電阻器(未展示)之至少某些部分及一NPN BJT裝置(未展示)之至少某些部分可藉助與一NMOS裝置相關聯之一N+植入製程同時地摻雜。
在已執行P+植入製程之後，在裝置700上形成(例如，沈積、生長)一自對準矽化物氧化物761。在某些實施例中，自對準矽化物氧化物761可稱為一自對準矽化物阻擋氧化物。因此，在自對準矽化物處理期間，在電阻器多晶矽742之P+區755、756上安置(例如，形成)但不在電阻器主體(電阻器多晶矽742之安置於P+區755、756之間的中心P摻雜之部分(其藉助LNDMOS P型主體植入摻雜))上安置自對準矽化物。
自對準矽化物氧化物761可經蝕刻(即，經圖案化使得自對準矽化物氧化物761被移除，惟在其中自對準矽化物之形成不合意之區域(諸如電阻器多晶矽742之中心P摻雜之部分)中除外)使得可分別在如圖7M中所展示之LDMOS裝置710之閘極、源極及汲極上利用一金屬形成自對準矽化物791、792及793。此外，在多晶矽電阻器740之每一端上 (分別在P+區755及756上)形成自對準矽化物794及795。最後，自對準矽化物796、797、798分別形成在BJT裝置780之集極750、基極760及射極770中之每一者上。未展示繼形成自對準矽化物之後之製程步驟，諸如觸點形成、鈍化、金屬化、介電質及導通體形成。
在某些實施例中，裝置700中可包含額外類型之半導體結構。舉例而言，除BJT裝置780、多晶矽電阻器740及LDMOS裝置710之外，亦可在裝置700中形成一電容器裝置。
圖8係圖解說明與本文中所闡述之BJT裝置之電參數相關之一表之一圖式。如圖8中所展示，電參數800包含一貝塔(β)值、在基極端子斷開之情況下集極與射極之間的一崩潰電壓(BVceo)及在射極端子斷開之情況下集極與基極之間的一崩潰電壓(BVcbo)。在此實施例中，已正規化電參數800之值。
具體而言，如圖8中所展示，具有與一LDMOS裝置(展示為具有漂移區810之NPN BJT)之一漂移區同時地形成之一基極植入區之一NPN BJT裝置之電參數800經正規化為具有一P井作為基極之一NPN BJT裝置(展示為具有P井820之NPN BJT)之電參數800。具有漂移區810之NPN BJT之貝塔值係具有P井820之NPN BJT之貝塔值之大約4倍。舉例而言，若具有P井820之NPN BJT之貝塔值係大約10，則具有漂移區810之NPN BJT之貝塔值將係大約40或40以上。在某些實施例中，具有漂移區810之NPN BJT之貝塔值與具有P井820之NPN BJT之貝塔值之比率可大於4：1(例如，5：1、10：1)或小於4：1(例如，3：1、2：1)。
具有漂移區810之NPN BJT之BVceo值及BVcbo值兩者分別係具有P井820之NPN BJT之BVceo值及BVcbo值之大約兩倍。舉例而言，若具有P井820之NPN BJT之BVceo值係大約25，則具有漂移區810之NPN BJT之BVceo值將係大約50或50以上。在某些實施例中，具有漂移區 810之NPN BJT之BVceo值與具有P井820之NPN BJT之貝塔值之比率可大於2：1(例如，3：1、4：1)或小於2：1(例如，1.5：1)。作為另一實例，若具有P井820之NPN BJT之BVcbo值係大約25，則具有漂移區810之NPN BJT之BVcbo值將係大約50或50以上。在某些實施例中，具有漂移區810之NPN BJT之BVcbo值與具有P井820之NPN BJT之貝塔值之比率可大於2：1(例如，3：1、4：1)或小於2：1(例如，1.5：1)。
此外，如圖8中所展示，具有與一LDMOS裝置(展示為具有漂移區830之PNP BJT)之一漂移區同時地形成之一基極植入區之一PNP BJT裝置之電參數800經正規化為具有一N井作為基極之一PNP BJT裝置(展示為具有N井840之PNP BJT)之電參數800。具有漂移區830之PNP BJT之貝塔值係具有N井840之PNP BJT之貝塔值之大約4倍。舉例而言，若具有N井840之PNP BJT之貝塔值係大約5，則具有漂移區830之PNP BJT之貝塔值將係大約20或20以上。在某些實施例中，具有漂移區830之PNP BJT之貝塔值與具有N井840之PNP BJT之貝塔值之比率可大於4：1(例如，5：1、10：1)或小於4：1(例如，3：1、2：1)。
具有漂移區830之PNP BJT之BVceo值及BVcbo值兩者分別與具有N井840之PNP BJT之BVceo值及BVcbo值大約相同。舉例而言，若具有N井840之PNP BJT之BVceo值係大約25，則具有漂移區830之PNP BJT之BVceo值將係大約25或25以上。在某些實施例中，具有漂移區830之PNP BJT之BVceo值與具有N井840之PNP BJT之貝塔值之比率可大於1：1(例如，1.5：1、2：1)或小於1：1(例如，0.75：1)。作為另一實例，若具有N井840之PNP BJT之BVcbo值係大約25，則具有漂移區830之PNP BJT之BVcbo值將係大約25或25以上。在某些實施例中，具有漂移區830之PNP BJT之BVcbo值與具有N井840之PNP BJT之貝塔值之比率可大於1：1(例如，1.5：1、2：1)或小於1：1(例如，0.75：1)。
圖9係圖解說明形成一BJT裝置之一方法之一流程圖。此流程圖 可包含來自上文所闡述之半導體處理之至少某些部分之製程步驟。在某些實施例中，半導體製程可與一BCDMOS製程相關。
如圖9中所展示，在一半導體基板上形成一磊晶層(方塊910)。在某些實施例中，可在半導體基板上形成一個以上磊晶層。
在磊晶層中形成一第一導電類型之一掩埋區(方塊920)。在某些實施例中，可在磊晶層中形成不同導電類型之多個掩埋區。在某些實施例中，可在已形成一第一磊晶層之後形成第一導電類型之掩埋區，且可在該掩埋區上方形成一第二磊晶層。
形成與一橫向擴散金屬氧化物半導體(LDMOS)裝置相關聯之一第二導電類型之一井區(方塊930)。在某些實施例中，可在具有比該井區大之一剖面面積之一高電壓井區(例如，一HVNWELL區)內形成該井區。
在形成井區之後，形成LDMOS裝置之一閘極氧化物(方塊940)。在某些實施例中，可在半導體裝置之一矽裝置區之一頂部表面上形成閘極氧化物。在某些實施例中，可在形成可包含多種不同類型之氧化物之一場氧化物及/或一RESURF氧化物之後形成閘極氧化物。
植入第二導電類型之一摻雜劑以同時地形成LDMOS裝置之一漂移區且形成一雙極接面電晶體(BJT)裝置之一基極植入區(方塊950)。在某些實施例中，漂移區可具有相交磊晶層之一頂部表面與LDMOS裝置之閘極氧化物之間的一界面之一邊界。
圖10係圖解說明形成一電阻器裝置之一方法之一流程圖。此流程圖可包含來自上文所闡述之半導體處理之至少某些部分之製程步驟。在某些實施例中，半導體製程可與一BCDMOS製程相關。
如圖10中所展示，沈積一多晶矽層以同時地形成一橫向擴散金屬氧化物半導體(LDMOS)裝置之一閘極電極且形成一電阻器裝置之一電阻器多晶矽(方塊1010)。在某些實施例中，可在先前形成之一場氧 化物之至少一部分上形成電阻器多晶矽。在某些實施例中，可在一RESURF氧化物之不同部分上形成閘極電極及電阻器多晶矽。
植入一摻雜劑以同時地形成LDMOS裝置之一主體區且形成電阻器裝置之電阻器多晶矽之一電阻器主體區(方塊1020)。在某些實施例中，可在稍後於電阻器裝置之電阻器多晶矽中形成之觸點區之間安置電阻器主體區。
圖11係圖解說明形成一電阻器裝置及一BJT裝置之一方法之一流程圖。此流程圖可包含來自上文所闡述之半導體處理之至少某些部分之製程步驟。在某些實施例中，半導體製程可與一BCDMOS製程相關。
在一橫向擴散金屬氧化物半導體(LDMOS)裝置之一部分中及包含於一半導體裝置之一電阻器區中之一電阻器裝置之一部分中同時植入一第一摻雜劑(方塊1110)。在某些實施例中，電阻器裝置之該部分係電阻器裝置之一多晶矽部分之一電阻器主體區。
在半導體裝置之LDMOS裝置之一部分中及一雙極接面電晶體(BJT)區中之一BJT裝置之一部分中同時植入一第二摻雜劑(方塊1120)。在某些實施例中，BJT裝置之該部分係一基極植入區。
圖12係圖解說明一NPN裝置1280、一P型LDMOS裝置1210及一多晶矽電阻器1240之一圖式。用以形成圖12中所展示之裝置之製程步驟可類似於用以形成圖7A至圖7M中所展示之裝置之製程步驟。具體而言，在此實施例中，多晶矽電阻器1240及/或BJT裝置1280之部分可利用一半導體製程內之與用以生產LDMOS裝置1210之一或多個製程步驟重疊或對應之一或多個製程步驟來生產。LDMOS裝置1210、多晶矽電阻器1240及BJT裝置1280整合於一裝置1200(亦可稱為一積體電路)中。LDMOS裝置1210在裝置1200之一LDMOS區1211內生產，多晶矽電阻器1240在裝置1200之一電阻器區1241內生產，且BJT裝置1280在裝置1200之一BJT區1281內生產。如圖12中所展示，BJT裝置1280包 含一集極1250、一基極1260及一射極1270。圖12描繪一場氧化物1204，一RESURF氧化物1221，一RESURF氧化物1222，一N型區1232，及矽化物部分1291-1298。
如圖12中所展示，裝置1200包含一基板1203及一N型掩埋區1202。LDMOS區1211及BJT區1281各自包含一N型連接器1213之至少一部分。一P型掩埋區1201及N型掩埋區1202可利用包含植入製程步驟、氧化製程步驟、磊晶生長步驟及/或類似步驟之一系列製程步驟形成。在某些實施例中，N型掩埋區1202及P型掩埋區1201之至少一部分可形成於連續形成(例如，以一堆疊方式形成、藉助介入製程步驟或層在不同時間週期期間彼此向上疊置地形成)之一或多個磊晶層(例如，P型磊晶層)中。舉例而言，一第一P型磊晶層可形成於基板1203上且一第二P型磊晶層可形成於第一P型磊晶層上。
如圖12中所展示，一高電壓N井(HVNWELL)區1212(例如，一第一及第二HVNWELL區)形成於LDMOS區1211及BJT區1281中之每一者中。在某些實施例中，HVNWELL區1212可圍繞N井區1209中之一或多者(例如，在下面、具有比該井區大之一剖面面積)形成。
在此實施例中，用以形成P型摻雜漂移區(PDD)1218區之一植入製程亦用以形成基極植入物1219。具體而言，PDD 1218區形成於HVNWELL區1212中且基極植入區1219同時地(例如，同時)形成於BJT區1281中。PDD區1218可充當LDMOS區1211中之LDMOS裝置1210之一漂移區。PDD區1218及基極植入區1219利用一PDD遮罩1224及一P型植入製程(例如，一單個P型植入製程)形成。如圖12G中所展示，用以形成LDMOS區1211之LDMOS裝置1210中之PDD區1218之P型植入製程為用以形成包含於BJT區1281之基極1260中之基極植入區1219之相同P型植入製程。因此，如圖12中所展示，在用於PDD區1218(例如，n型漂移區)之至少遮蔽步驟及植入步驟期間，BJT裝置1280之基極1260及射極1270在一PDD遮罩(未展示)(其可稱為一漂移區遮罩)中 亦係敞開的(例如，曝露的、未遮蔽的)且被植入。
此外，用以形成一P區(未展示)(其可係一LNDMOS裝置之主體區)及可用以摻雜閘極多晶矽1226之至少一部分及電阻器多晶矽1242之一部分1234之一P植入遮罩。上文連同圖7一起闡述與摻雜閘極多晶矽1226相關之各種處理步驟。
雖然未展示，但在某些實施例中，裝置1200中可包含額外類型之半導體結構。舉例而言，除BJT裝置1280、多晶矽電阻器1240及LDMOS裝置1210之外，亦可在裝置1200中形成一電容器裝置。
本文中所闡述之各種技術之實施方案可在數位電子電路中或者在電腦硬體、韌體、軟體或其組合中實施。方法之部分亦可由專用邏輯電路(例如，一FPGA(場可程式化閘陣列)或一ASIC(專用積體電路))執行，且一設備可實施為該專用邏輯電路。
實施方案可實施於一計算系統(包含一後端組件，例如，作為一資料伺服器；或包含一中間件組件，例如，一應用程式伺服器；或包含一前端組件，例如，具有一使用者可透過其來與一實施方案交互之一圖形使用者介面或一網頁瀏覽器之一客戶端電腦)或者此類後端、中間件或前端組件之任一組合中。組件可由任何數位資料通信形式或媒體(例如，一通信網路)互連。通信網路之實例包含一區域網路(LAN)及一廣域網路(WAN)，例如網際網路。
某些實施方案可利用各種半導體處理及/或封裝技術來實施。某些實施例可利用與半導體基板(包含但不限於(舉例而言)矽(Si)、砷化鎵(GaAs)、碳化矽(SiC)及/或類似物)相關聯之各種類型之半導體處理技術來實施。
儘管已如本文中所闡述圖解說明瞭所闡述實施方案之特定特徵，但熟習此項技術者現在將能想出諸多修改、替代、改變及等效形式。因此，應理解，隨附申請專利範圍意欲涵蓋歸屬於實施例之範圍 內之所有此類修改及改變。應理解，已僅藉由實例而非限制之方式呈現該等實施例，且可做出形式及細節之各種改變。本文中所闡述之設備及/或方法之任一部分可以任一組合形式來組合，惟互斥之組合除外。本文所闡述之實施例可包含所闡述之不同實施例之功能、組件及/或特徵之各種組合及/或子組合。

Claims (29)

  1. 一種用於生產半導體裝置之方法，其包括：在一半導體基板上形成一磊晶層；在該磊晶層中形成一第一導電類型之一掩埋區；在一橫向擴散金屬氧化物半導體(LDMOS)裝置中形成一第二導電類型之一井區；形成該LDMOS裝置之一減小表面場(RESURF)氧化物；在該LDMOS裝置中形成該第一導電類型之一井區而不同時地在一雙極接面電晶體(BJT)裝置中形成該第一導電類型之一區；在形成該第二導電類型之該井區之後且在形成該RESURF氧化物之後，形成與該RESURF氧化物相接觸之該LDMOS裝置之一閘極氧化物；及植入該第二導電類型之一摻雜劑以同時地形成該LDMOS裝置之一漂移區及該BJT裝置之一基極植入區，該漂移區具有一邊界，該邊界與在該磊晶層之一頂部表面與該LDMOS裝置之該閘極氧化物之間的一界面相交。
  2. 如請求項1之方法，其中該基極植入區具有小於該LDMOS裝置之該井區之一深度之一深度。
  3. 如請求項1之方法，其中該漂移區之一深度與該基極植入區之一深度相同。
  4. 如請求項1之方法，其中該BJT裝置具有大於20之一電流增益值。
  5. 如請求項1之方法，其中該BJT裝置係一PNP裝置，該LDMOS裝置係一N型LDMOS裝置，且該基極植入區具有一N型導電性。
  6. 如請求項1之方法，其中該BJT裝置係一NPN裝置，該LDMOS裝 置係一P型LDMOS裝置，且該基極植入區具有一P型導電性。
  7. 如請求項1之方法，其進一步包括：同時地植入該摻雜劑以形成該LDMOS裝置之一主體區及一電阻器裝置之一電阻器多晶矽之一電阻器主體區。
  8. 如請求項1之方法，其中該半導體基板包含碳化矽(silicon carbide)。
  9. 如請求項1之方法，其進一步包括同時地在該BJT裝置中形成一第一矽化物、在該LDMOS裝置中形成一第二矽化物、及在一電阻器裝置中形成一第三矽化物。
  10. 如請求項1之方法，其中該摻雜劑之該植入係實施於一半導體裝置內，該半導體裝置包含該BJT裝置、一互補金屬氧化物半導體(CMOS)裝置及該LDMOS裝置。
  11. 如請求項1之方法，其中該RESURF氧化物之一厚度大於該閘極氧化物之一厚度。
  12. 一種用於生產半導體裝置之方法，其包括：沈積一多晶矽層以同時地形成一橫向擴散金屬氧化物半導體(LDMOS)裝置之一閘極電極且形成一電阻器裝置之一電阻器多晶矽；及植入一摻雜劑以同時地形成該LDMOS裝置之一主體區且形成該電阻器裝置之該電阻器多晶矽之一電阻器主體區。
  13. 如請求項12之方法，其中該摻雜劑係一第一摻雜劑，該方法進一步包括：在該電阻器多晶矽之用以形成一觸點區之一部分中及在一金屬氧化物半導體場效應電晶體(MOSFET)裝置之一源極區或一汲極區中之至少一者中同時植入一第二摻雜劑。
  14. 如請求項12之方法，其中該摻雜劑係一第一摻雜劑，該方法進 一步包括：在該電阻器多晶矽之一部分中及在一金屬氧化物半導體場效應電晶體(MOSFET)裝置之一源極區或一汲極區中之至少一者中同時地植入一第二摻雜劑，該第一摻雜劑與該第二摻雜劑係為一相同導電類型。
  15. 如請求項12之方法，其進一步包括：在該LDMOS裝置中形成一減小表面場(RESURF)氧化物之一第一部分且在該電阻器裝置中形成該RESURF氧化物之一第二部分，該RESURF氧化物包含一熱氧化物層且包含一經沈積氧化物層；及形成該LDMOS裝置之與該RESURF氧化物接觸之一閘極氧化物，與該多晶矽層相關聯之該沈積包含在該RESURF氧化物之該第一部分上沈積該閘極電極且在該RESURF氧化物之該第二部分上沈積該電阻器多晶矽。
  16. 如請求項12之方法，其進一步包括：在一半導體基板上形成一磊晶層；及在該磊晶層之至少一部分中形成一場氧化物，該電阻器裝置之該電阻器多晶矽安置於該場氧化物上面。
  17. 一種用於生產半導體裝置之方法，其包括：在包含於一半導體裝置中之一橫向擴散金屬氧化物半導體(LDMOS)裝置之一部分中及一電阻器裝置之一部分中同時地植入一第一摻雜劑；及在該半導體裝置中之該LDMOS裝置之一部分中及在一雙極接面電晶體BJT裝置之一部分中同時植入一第二摻雜劑。
  18. 如請求項17之方法，其中該電阻器裝置之該部分係該電阻器裝置之一多晶矽部分之一電阻器區。
  19. 如請求項17之方法，其中該BJT裝置之該部分係一基極植入區。
  20. 一種用於生產半導體裝置之方法，其包括：在一半導體基板上形成一磊晶層，該磊晶層包含具有一第一導電類型之一掩埋區；在一橫向擴散金屬氧化物半導體(LDMOS)裝置中形成一場氧化物及一第二導電類型之一井區；在形成該場氧化物之後，在該LDMOS裝置之一LDMOS區域中形成一減小表面場(RESURF)氧化物；在該LDMOS裝置中形成該第一導電類型之一井區而不同時地在一雙極接面電晶體(BJT)裝置中形成該第一導電類型之一區；在形成該RESURF氧化物之後且在形成該場氧化物之後，形成該LDMOS裝置之一閘極氧化物；及植入該第二導電類型之一摻雜劑以同時地形成該LDMOS裝置之一漂移區及該BJT裝置之一基極植入區，該漂移區具有一邊界，該邊界與在該磊晶層之一頂部表面與該LDMOS裝置之該閘極氧化物之間的一界面相交。
  21. 如請求項20之方法，其中該RESURF氧化物與該場氧化物各者均具有大於該閘極氧化物之一厚度之一厚度。
  22. 如請求項20之方法，其中該場氧化物係形成於該井區上方，且該基極植入區之一深度小於該LDMOS裝置之該井區之一深度。
  23. 如請求項20之方法，其中該基極植入區之一深度大於該LDMOS裝置之該井區之一深度。
  24. 如請求項20之方法，其進一步包括同時地在該BJT裝置中形成一第一矽化物、在該LDMOS裝置中形成一第二矽化物、及在一電阻器裝置中形成一第三矽化物。
  25. 一種用於生產半導體裝置之方法，其包括： 在一半導體基板上形成一磊晶層，該磊晶層包含具有一第一導電類型之一掩埋區；形成與一橫向擴散金屬氧化物半導體(LDMOS)裝置相關聯之一第二導電類型之一井區及在該第二導電類型之該井區之至少一部分上方形成一場氧化物；在形成該場氧化物之後，形成該LDMOS裝置之一減小表面場(RESURF)氧化物；在該LDMOS裝置中形成該第一導電類型之一井區而不同時地在一雙極接面電晶體(BJT)裝置中形成該第一導電類型之一區；在形成該RESURF氧化物之後且在形成該場氧化物之後，形成該LDMOS裝置之一閘極氧化物；及同時地透過該LDMOS裝置之一部分中之該RESURF氧化物之一第一部分及透過該BJT裝置之一部分中之該RESURF氧化物之一第二部分植入一摻雜劑。
  26. 如請求項25之方法，其中該LDMOS之該部分係該LDMOS裝置之一漂移區，該漂移區具有一邊界，該邊界與在該磊晶層之一頂部表面與該LDMOS裝置之該閘極氧化物之間的一界面相交，該BJT裝置之該部分係一基極植入區。
  27. 如請求項25之方法，其中該摻雜劑係一第一摻雜劑，該方法進一步包括：在該LDMOS裝置中及在一電阻器裝置之一部分中同時植入一第二摻雜劑。
  28. 如請求項27之方法，其中該電阻器裝置之該部分係該電阻器裝置之一多晶矽部分之一電阻器區。
  29. 一種利用一半導體製程形成之電阻器結構，該電阻器結構包括：一矽基板； 一場氧化物(FOX)層，其設置於該矽基板上；一減小表面場(RESURF)氧化物(ROX)層，其設置於該FOX層上，該ROX層包含設置於該FOX層上之一第一介電層及設置於該第一介電層上之一第二介電層；及一經摻雜之多晶矽電阻器，其設置於該ROX層上。
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