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TWI676254B - 扇出型半導體封裝 - Google Patents

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TWI676254B
TWI676254B TW107112462A TW107112462A TWI676254B TW I676254 B TWI676254 B TW I676254B TW 107112462 A TW107112462 A TW 107112462A TW 107112462 A TW107112462 A TW 107112462A TW I676254 B TWI676254 B TW I676254B
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TW
Taiwan
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hole
layer
fan
semiconductor wafer
active surface
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TW107112462A
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TW201917849A (zh
Inventor
申承完
Seung Wan Shin
吳承喆
Seung Chul Oh
Original Assignee
南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
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Abstract

一種扇出型半導體封裝包括：第一半導體晶片，具有包括第一連接墊的第一主動面；第一包封體，包封第一半導體晶片；第一連接構件，配置於第一主動面上且包括電性連接至第一連接墊的第一重佈線層；第二半導體晶片，具有包括第二連接墊的第二主動面；第二包封體，覆蓋第一連接構件且包封第二半導體晶片；第二連接構件，配置於第二主動面上且包括電性連接至第二連接墊的第二重佈線層；以及第三通孔，貫穿第二包封體，將第一重佈線層與第二重佈線層彼此連接，且包括金屬柱及通孔導體，金屬柱連接至第一重佈線層，通孔導體配置於金屬柱上且連接至第二重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種扇出型半導體封裝。
[相關申請案的交叉參考]
本申請案主張2017年10月20日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0136474號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝就形狀及重量而言不斷需要薄化及減輕重量，且需要被實作成就功能而言需要複雜性及多功能性的系統級封裝(system in package，SiP)形式。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型半導體封裝具有緊湊尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
本揭露的態樣可提供一種雖然使用多個半導體晶片但 能夠進行薄化且具有改善的效能及優異的可靠性的扇出型半導體封裝。
根據本揭露的態樣，可提供一種扇出型半導體封裝，其中堆疊並封裝有多個半導體晶片，且將上重佈線層與下重佈線層彼此連接的通孔被配置成堆疊通孔形式。
根據本揭露的態樣，一種扇出型半導體封裝可包括：第一半導體晶片，具有第一主動面以及與所述第一主動面相對的第一非主動面，所述第一主動面上配置有第一連接墊；第一包封體，包封所述第一半導體晶片的至少部分；第一連接構件，配置於所述第一半導體晶片的所述第一主動面上且包括第一通孔及藉由所述第一通孔電性連接至所述第一連接墊的第一重佈線層；第二半導體晶片，具有第二主動面以及與所述第二主動面相對的第二非主動面，所述第二主動面上配置有第二連接墊，所述第二非主動面貼合至所述第一連接構件；第二包封體，覆蓋所述第一連接構件的至少部分且包封所述第二半導體晶片的至少部分；第二連接構件，配置於所述第二半導體晶片的所述第二主動面上且包括第二通孔及藉由所述第二通孔電性連接至所述第二連接墊的第二重佈線層；以及第三通孔，貫穿所述第二包封體，將所述第一重佈線層與所述第二重佈線層彼此連接，且含有金屬柱及通孔導體，所述金屬柱連接至所述第一重佈線層，所述通孔導體配置於所述金屬柱上且連接至所述第二重佈線層。
100‧‧‧半導體封裝
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
111、111a、111b、111c‧‧‧核心絕緣層
112a、112b、112c、112d‧‧‧配線層
113a、113b、113c、155、143、163a、163b、2143、2243‧‧‧通孔
121、122、123、124、2120、2220‧‧‧半導體晶片
121a、122a、123a、124a、1101、2121、2221‧‧‧本體
121b、122b、123b、124b、2122、2222‧‧‧連接墊
121c、122c、123c、124c、170、2150、2223、2250‧‧‧鈍化層
125、125a、125b‧‧‧黏合構件
130、150、2130‧‧‧包封體
140、160、2140、2240‧‧‧連接構件
141a、141b、161、2141、2241‧‧‧絕緣層
142、162a、162b、2142‧‧‧重佈線層
151‧‧‧晶種金屬層
151h、155h1、155h2、163h、2243h‧‧‧通孔孔洞
155a‧‧‧金屬柱
155b‧‧‧通孔導體
180、2160、2260‧‧‧凸塊下金屬層
190‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧電子組件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
D1、D2、D3‧‧‧直徑
DP1、DP2‧‧‧深度
H1、H2‧‧‧高度
H1a、H3‧‧‧厚度
ML‧‧‧光阻劑圖案
為讓本揭露的上述及其他態樣、特徵及優點更明顯易懂，配合所附圖式作詳細說明如下：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。
圖10A至圖10M為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。
圖11為示出扇出型半導體封裝的另一實例的剖面示意圖。
圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。
圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實 施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的橫截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接(disconnection)。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾 的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組 件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、 筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，且被封裝並在電子裝置等中以封裝狀態使用。
需要進行半導體封裝的原因在於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精 密，但電子裝置中所使用的主板的組件安裝接墊的尺寸及主板的組件安裝接墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有相對緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小的尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使 用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可利用模製材料2290等來覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的 中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有 一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式，且可解決因翹 曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。
圖9為示出扇出型半導體封裝的實例的剖面示意圖。
參照圖9，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：第一半導體晶片121，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有第一連接墊121b；第一包封體130，包封第一半導體晶片121的至少部分；第一連接構件140，配置於第一半導體晶片121的主動面上且包括第一通孔143及藉由第一通孔143電性連接至第一連接墊121b的第一重佈線層142；第二半導體晶片122，貼合至第一連接構件140的與第一連接構件140的配置有第一半導體晶片121的一個表面相對的另一表面，且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有第二連接墊122b；第二包封體150，配置於第一連接構件140的與第一連接構件140的配置有第一半導體晶片121的一個表面相對的另一表面上，且包封第二半導體晶片122的主動面的至少部分；第二連接構件160，配置於第二半導體晶片122的主動面上，且包括第二通孔163a及第二通孔163b以及藉由第二通孔163a及第二通孔163b電性連接至第二連接墊 122b的第二重佈線層162a及第二重佈線層162b；以及第三通孔155，貫穿第二包封體150且將第一重佈線層142與第二重佈線層162a及第二重佈線層162b彼此電性連接。
具體而言，第三通孔155中的每一者可包括堆疊於一起的金屬柱155a及通孔導體155b。金屬柱155a可配置於第一重佈線層142上，且通孔導體155b可配置於金屬柱155a上且將金屬柱155a與第二重佈線層162a彼此連接。第三通孔155需貫穿包封第二半導體晶片122的第二包封體150的整個厚度，且因此其整個厚度可大於第二半導體晶片122的整個厚度。因此，當第三通孔155中的每一者被形成為具有單通孔結構時，可能在鍍覆製程或形成第二絕緣層161的隨後的製程中出現例如空隙等缺陷。然而，第三通孔155中的每一者被配置成具有金屬柱155a與通孔導體155b的堆疊結構，因而使得第一重佈線層142與第二重佈線層162a及第二重佈線層162b可穩定地彼此電性連接，而無論第二包封體150的厚度及第二半導體晶片122的厚度如何，且扇出型半導體封裝100A可被製造出而不會出現上述缺陷。
同時，近來，已開發出一種將多個記憶體晶片堆疊成多個層級以增加記憶體的容量的技術。舉例而言，可能存在將多個記憶體晶片堆疊成兩個層級(或三個層級)、將經堆疊的記憶體晶片安裝於中介基板上、且接著利用模製材料對安裝於中介基板上的經堆疊的記憶體晶片進行模製從而以封裝形式進行使用的技術。在此種情形中，經堆疊的記憶體晶片藉由接合焊線電性連接 至中介基板。然而，在此種結構中，因中介基板的顯著的厚度而存在薄度限制。另外，當基於矽來製造中介基板時，需要顯著的成本。另外，當不單獨包含對經堆疊的記憶體晶片進行保持的加強材料時，可能因翹曲而出現可靠性問題。具體而言，由於經堆疊的記憶體晶片藉由接合焊線電性連接至中介基板以使得對經堆疊的記憶體晶片的輸入/輸出(I/O)進行重佈線，因此訊號通路為顯著長，因而使得訊號損耗可能頻繁地產生。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，藉由通孔而非接合焊線來形成訊號通路，且因此可顯著縮短訊號通路。因此，亦可顯著減少訊號損耗的產生。亦即，訊號電性特性可得到改善。具體而言，將形成於不同層上的重佈線層142、重佈線層162a及重佈線層162b彼此連接的第三通孔155中的每一者可形成於金屬柱155a與通孔導體155b的堆疊結構中，因而會提高例如高電流訊號的穩定傳輸等可靠性。另外，配置於上部分處的第一半導體晶片121及配置於下部分處的第二半導體晶片122可在裸露狀態下進行封裝。亦即，第一半導體晶片121的第一連接墊121b及第二半導體晶片122第二連接墊122b可分別配置於第一半導體晶片121的主動面的中心部分及第二半導體晶片122的主動面的中心部分上。原因在於，第一半導體晶片121可藉由第一通孔143連接至第一連接構件140的第一重佈線層142，且第一重佈線層142可藉由貫穿第二包封體150的第三通孔155連接至形成於第二包封體150上的第二重佈線層162a及 第二重佈線層162b。如上所述，不需要以晶片狀態形成重佈線層從而對半導體晶片121及半導體晶片122的連接墊121b及連接墊122b進行重新設計，且出於半導體晶片121及半導體晶片122的最高效設計而定位於半導體晶片121及半導體晶片122中心處的連接墊121b及連接墊122b可用於扇出型半導體封裝100A中，乃因連接墊121b及連接墊122b不會執行單獨的變化操作。
另外，在根據例示性實施例的扇出型半導體封裝100A中，可形成包括第一重佈線層142的第一連接構件140、配置於第二包封體150上的第二連接構件160等，而不形成中介基板。因此，重佈線層142、重佈線層162a及重佈線層162b可被分配至各種位置，以使得第一連接構件140的厚度可顯著減小，且背側包封厚度或經堆疊的晶片的厚度亦可顯著減小。另外，第二半導體晶片122的非主動面可使用例如晶粒貼合膜(die attach film，DAF)等黏合構件125貼合至第一連接構件140，且經貼合的第二半導體晶片122可被第二包封體150包封以因此得到有效地固定，從而使得可靠性可得到提高。
同時，根據例示性實施例的扇出型半導體封裝100A可包括核心構件110，且第一半導體晶片121可配置於核心構件110的貫穿孔110H中。在此種情形中，可藉由核心構件110來控制翹曲，且因此可靠性可得到提高。另外，扇出型半導體封裝100A可更包括：鈍化層170，配置於第二包封體150上；凸塊下金屬層180，形成於鈍化層170的開口中；以及電性連接結構190，形成 於凸塊下金屬層180上。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一半導體晶片121可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此種情形中，所述積體電路可為處理器晶片(更具體而言，應用處理器(AP))，例如中央處理器(比如中央處理單元(CPU))、圖形處理器(比如圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體等，但並非僅限於此。另外，上述元件亦可彼此組合而配置。
第一半導體晶片121的主動面指代上面配置有第一連接墊121b的第一半導體晶片121的表面，且第一半導體晶片121的非主動面指代與主動面相對的表面。第一半導體晶片121可以主動晶圓為基礎而形成。在此種情形中，本體121a的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121a上可形成各種電路。第一連接墊121b可將第一半導體晶片121電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為 第一連接墊121b中的每一者的材料。可在本體121a上形成暴露出第一連接墊121b的鈍化層121c，且鈍化層121c可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。第一連接墊121b的下表面可藉由鈍化層121c而具有相對於第一包封體130的下表面的台階，且因此可在一定程度上防止第一包封體130滲漏至第一連接墊121b的下表面中的現象。亦可在其他需要的位置進一步配置絕緣層(圖中未示出)等。
第一包封體130可保護核心構件110、第一半導體晶片121等。第一包封體130的包封形式不受特別限制，但可為第一包封體130環繞第一半導體晶片121的至少部分的形式。舉例而言，第一包封體130可覆蓋核心構件110的至少部分以及第一半導體晶片121的非主動面的至少部分，且可填充貫穿孔110H的壁與第一半導體晶片121的側表面之間的空間的至少部分。同時，第一包封體130可填充貫穿孔110H，藉以充當用於固定第一半導體晶片121的黏合劑，並視某些材料而減少第一半導體晶片121的彎曲(buckling)。第一包封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為第一包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、 FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
第一連接構件140可對第一半導體晶片121的第一連接墊121b進行重佈線。數十至數百個具有各種功能的第一連接墊121b可藉由第一連接構件140而進行重佈線，且可視所述功能經由以下將闡述的第三通孔155而物理連接或電性連接至其他組件。第一連接構件140可包括：上部第一絕緣層141a；第一重佈線層142，配置於上部第一絕緣層141a上；第一通孔143，貫穿上部第一絕緣層141a且將第一連接墊121b連接至第一重佈線層142；以及下部第一絕緣層141b，配置於上部第一絕緣層141a上且覆蓋第一重佈線層142的至少部分。同時，構成第一連接構件140的第一絕緣層141a及第一絕緣層141b、第一重佈線層142、第一通孔143等的數目可多於以上所述的數目。
可使用絕緣材料作為第一絕緣層141a及第一絕緣層141b中的每一者的材料。在此種情形中，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為絕緣材料。亦即，第一絕緣層141a及第一絕緣層141b可為感光性絕緣層。當第一絕緣層141a及第一絕緣層141b具有感光性質時，第一絕緣層141a及第一絕緣層141b可被形成為具有較小的厚度，且可更容易達成第一通孔143的精密節距。第一絕緣層141a及第一絕緣層141b可為包含絕緣樹脂及無機填料的感光性絕緣層。當第一絕緣層141a及第一絕緣層141b為多層時，第一絕緣層141a及第一絕緣層141b 的材料可為彼此相同，且若必要則亦可為彼此不同。當第一絕緣層141a及第一絕緣層141b為多層時，第一絕緣層141a及第一絕緣層141b可視製程而彼此整合於一起，進而使得絕緣層之間的邊界亦可為不明顯。絕緣層的數目可多於圖式中所示的數目。
第一重佈線層142可用於對第一連接墊121b實質上進行重佈線。第一重佈線層142的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第一重佈線層142可視對應層的設計而執行各種功能。舉例而言，第一重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層142可包括例如通孔接墊、連接端子接墊等各種接墊圖案。連接至第一通孔143的全部第一連接墊121b可藉由第一重佈線層142而在第一半導體晶片121之外進行重佈線，即重佈線至扇出區域。
第一通孔143可將形成於不同層上的第一重佈線層142、第一連接墊121b等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。第一通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第一通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個通孔孔洞的壁形成。另外，第一通孔143中的每一者可具有在相關技術中 已知的任何形狀，例如錐形形狀、圓柱形形狀等。
核心構件110可視某些材料而改善扇出型半導體封裝100A的剛性，且可用於確保第一包封體130的厚度均勻性。另外，由於核心構件110，根據例示性實施例的扇出型半導體封裝100A可用作疊層封裝的一部分。核心構件110可具有貫穿孔110H。第一半導體晶片121可配置於貫穿孔110H中，使得第一半導體晶片121與核心構件110彼此間隔開預定距離。第一半導體晶片121的側表面可被核心構件110環繞。然而，此形式僅為實例，並可進行各種修改以具有其他形式，且核心構件110可視此種形式而執行另一功能。若必要，則可省略核心構件110，但讓扇出型半導體封裝100A包括核心構件110可更有利於確保本揭露中所預期的板級可靠性。
核心構件110可包括核心絕緣層111。可使用絕緣材料作為核心絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂浸入無機填料及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的絕緣材料，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。核心構件110可充當支撐構件。
第二半導體晶片122亦可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。積體電路可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體)、非揮發 性記憶體(例如唯讀記憶體)、快閃記憶體等，但並非僅限於此。第二半導體晶片122的主動面指代上面配置有第二連接墊122b的第二半導體晶片122的表面，且第二半導體晶片122的非主動面指代與主動面相對的表面。第二半導體晶片122可以主動晶圓為基礎而形成。在此種情形中，本體122a的基材可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體122a上可形成各種電路。第二連接墊122b可將第二半導體晶片122電性連接至其他組件，且可使用例如鋁(Al)等導電材料作為第二連接墊122b中的每一者的材料。可在本體122a上形成暴露出第二連接墊122b的鈍化層122c，且若必要，則鈍化層122c可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置進一步配置絕緣層(圖中未示出)等。
黏合構件125可容易將第二半導體晶片122的非主動面貼合至第一連接構件140的下部第一絕緣層141b。黏合構件125可為任何已知的膠帶，例如晶粒貼合膜(DAF)。黏合構件125的材料不受特別限制。黏合構件125可包含例如環氧成分，但並非僅限於此。第二半導體晶片122可藉由黏合構件125而進行更穩定地安裝，且因此可提高可靠性。
第二包封體150可保護第二半導體晶片122。第二包封體150的包封形式不受特別限制，但可為第二包封體150環繞第二半導體晶片122的至少部分的形式。舉例而言，第二包封體150可覆蓋第二半導體晶片122的主動面的至少部分，且亦覆蓋第二 半導體晶片122的側表面的至少部分。第二包封體150可包含絕緣材料。絕緣材料可為感光成像環氧樹脂(photoimagable epoxy，PIE)、感光成像介電質等。然而，絕緣材料並非僅限於此。亦即，可使用以下材料作為絕緣材料：包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或具有浸入於熱固性樹脂中及熱塑性樹脂中的加強材料(例如無機填料)的樹脂，更具體而言為味之素構成膜等。另外，亦可使用任何已知的模製材料，例如環氧模製化合物(Epoxy Molding Compound，EMC)等。或者，亦可使用將熱固性樹脂或熱塑性樹脂浸入於無機填料中及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料作為絕緣材料。
第二連接構件160可對第二半導體晶片122的第二連接墊122b進行重佈線。數十至數百個具有各種功能的第二連接墊122b可藉由第二連接構件160而進行重佈線，且可視所述功能經由第三通孔155而物理連接或電性連接至其他組件。連接構件160可包括：上部第二重佈線層162a，配置於第二包封體150上；上部第二通孔163a，貫穿第二包封體150且將第二連接墊122b連接至上部第二重佈線層162a；第二絕緣層161，配置於第二包封體150上；下部第二重佈線層162b，配置於第二絕緣層161上；以及下部第二通孔163b，貫穿第二絕緣層161且將上部第二重佈線層162a與下部第二重佈線層162b彼此連接。第二重佈線層162a及第二重佈線層162b可電性連接至第二半導體晶片122的第二連 接墊122b。同時，構成第二連接構件160的第二絕緣層161、第二重佈線層162a及第二重佈線層162b、第二通孔163a及第二通孔163b等的數目可多於以上所述的數目。
第二絕緣層161的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，第二絕緣層161可為感光性絕緣層。當第二絕緣層161具有感光性質時，第二絕緣層161可被形成為具有較小的厚度，且可更容易地達成下部第二通孔163b的精密節距。第二絕緣層161可為包含絕緣樹脂及無機填料的感光性絕緣層。
第二重佈線層162a及第二重佈線層162b可用於對第二連接墊122b實質上進行重佈線。第二重佈線層162a及第二重佈線層162b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第二重佈線層162a及第二重佈線層162b可視對應層的設計而執行各種功能。舉例而言，第二重佈線層162a及第二重佈線層162b可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第二重佈線層162a及第二重佈線層162b可包括例如通孔接墊、連接端子接墊等各種接墊圖案。
第二通孔163a及第二通孔163b可將形成於不同層上的第二重佈線層162a及第二重佈線層162b、第二連接墊122b等彼 此電性連接，從而在扇出型半導體封裝100A中形成電性通路。第二通孔163a及第二通孔163b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第二通孔163a及第二通孔163b中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個通孔孔洞的壁形成。另外，第二通孔163a及第二通孔163b中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。然而，第二通孔163a及第二通孔163b可具有下直徑大於上直徑的錐形形狀，且使第二通孔163a及第二通孔163b具有此種形狀可有利於製程。
第三通孔155可將形成於不同層上的第一重佈線層142與第二重佈線層162a及第二重佈線層162b彼此電性連接，從而形成電性通路。第三通孔155可配置於第一半導體晶片121及第二半導體晶片122之外的區域中。具體而言，第三通孔155可配置於第二半導體晶片122的至少一側處，可貫穿第二包封體150，且亦可貫穿第一連接構件140的下部第一絕緣層141b。第三通孔155中的每一者可含有金屬柱155a及通孔導體155b。金屬柱155a及通孔導體155b二者可配置於作為一個絕緣層的第二包封體150中。
金屬柱155a可配置於第一重佈線層142上。金屬柱155a可為例如銅(Cu)柱，但並非僅限於此。金屬柱155a可具有圓柱形形狀或具有下直徑大於上直徑的錐形形狀，但並非僅限於此。 金屬柱155a可具有因金屬柱155a與下部第一絕緣層141b之間的邊界上的寬度減小而形成的台階。然而，在其他例示性實施例中，所述台階亦可被省略。金屬柱155a的高度H1可相似於或小於第二半導體晶片122的高度H2。舉例而言，金屬柱155a的高度H1可處於大約40微米至120微米的範圍內。金屬柱155a的下表面可配置於高於或相似於第二半導體晶片122的下表面的水平高度上。金屬柱155a的厚度(或高度H1)可大於配置於金屬柱155a上或配置於第二包封體150的壁上的通孔導體155b的厚度。自第二包封體150的下表面至金屬柱155a的下表面的深度DP1可相似於或大於自第二包封體150的下表面至第二連接墊122b的深度DP2。
通孔導體155b可配置於金屬柱155a上，且可將金屬柱155a與上部第二重佈線層162a彼此連接。通孔導體155b的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔導體155b可使用導電材料以預定厚度沿著貫穿第二包封體150的通孔孔洞的壁及金屬柱155a的下表面形成，且通孔孔洞的通孔導體155b之間的空間可利用第二絕緣層161來填充。通孔導體155b可具有下直徑大於上直徑的錐形形狀，且使通孔導體155b具有此種形狀可有利於製程。通孔導體155b的上表面的直徑D1可大於第二通孔163a及第二通孔163b中的每一者的上表面的直徑D2，且亦可大於第一通孔143的直徑。通孔導體155b的上表面的直徑D1可 等於或小於金屬柱155a的下表面的直徑。另外，在任何水平高度上，通孔導體155b的橫截面中的長邊的長度可大於第二通孔163a及第二通孔163b中的每一者的橫截面中的長邊的長度。此處，長邊的長度意指在每一水平橫截面中穿過橫截面的中心的任何直線分別與橫截面的外邊緣交匯的兩個點之間的距離的最長距離。另外，通孔導體155b的上表面的直徑D1可大於金屬柱155a的上表面的直徑D3。第三通孔155的整個高度可大於第二半導體晶片122的高度H2。
鈍化層170可保護第二連接構件160免受外部物理性或化學性損傷等。鈍化層170可具有暴露出第二連接構件160的下部第二重佈線層162b的至少部分的開口。在鈍化層170中形成的開口之數量可為數十至數千個。鈍化層170的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層170的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑(solder resist)。
凸塊下金屬層180可提高電性連接結構190的連接可靠性，以提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層180可連接至經由鈍化層170的開口被暴露出的第二連接構件160 的下部第二重佈線層162b。可藉由任何習知金屬化方法，使用任何習知導電材料(例如金屬)以在鈍化層170的開口中形成凸塊下金屬層180，但並非僅限於此。
電性連接結構190可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可藉由電性連接結構190安裝於電子裝置的主板上。電性連接結構190中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接結構190中的每一者的材料並非特別受限於此。電性連接結構190中的每一者可為接腳、球、引腳等。電性連接結構190可形成為多層結構或單層結構。當電性連接結構190形成為多層結構時，電性連接結構190可包含銅(Cu)柱及焊料。當電性連接結構190形成為單層結構時，電性連接結構190可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構190並非僅限於此。
電性連接結構190的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構190可根據第一連接墊121b及第二連接墊122b的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構190為焊球時，電性連接結構190可覆蓋延伸至鈍化層170的一個表面上的凸塊下金屬層180的側表面，且連接可靠性可更加優異。
電性連接結構190中的至少一者可配置在扇出區域中。所述扇出區域指代除配置有第一半導體晶片121及第二半導體晶片122的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管圖式中未示出，然而若有必要，則可在貫穿孔110H的壁上形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，則可在貫穿孔110H中配置執行相同功能或不同功能的多個半導體晶片。另外，若有必要，則可在貫穿孔110H中配置單獨的被動組件，例如電感器、電容器等。另外，若有必要，則可在鈍化層170的表面上配置被動組件，例如包括電感器、電容器等的表面安裝技術(surface mounting technology，SMT)組件。
圖10A至圖10M為示出製造圖9的扇出型半導體封裝的製程的實例的示意圖。
參照圖10A，可製備核心構件110。核心構件110可包括核心絕緣層111。核心絕緣層111可為無包覆的覆銅層壓基板(copper clad laminate，CCL)等，但並非僅限於此。
參照圖10B，可在核心構件110中形成貫穿孔110H。可使用機械鑽機、雷射鑽機等來形成貫穿孔110H，但並非僅限於此。在形成貫穿孔110H之後，可另外執行除膠渣製程等。
參照圖10C，可在核心構件110的貫穿孔110H中以面朝下的形式配置第一半導體晶片121，且可利用第一包封體130來包封第一半導體晶片121。可使用黏合劑膜(圖中未示出)等來配置第一半導體晶片121。舉例而言，可利用包括以下步驟的方法：將黏合劑膜(圖中未示出)貼合至核心構件110，將第一半導體晶片121貼合至經由貫穿孔110H被暴露出的黏合劑膜(圖中未示出)，藉由任何已知的層壓方法或塗佈方法來形成第一包封體130，且接著移除黏合劑膜(圖中未示出)。
參照圖10D，可在核心構件110以及第一半導體晶片121的主動面上形成上部第一絕緣層141a、第一重佈線層142及第一通孔143。
亦可藉由層壓或施用感光成像介電質等來形成上部第一絕緣層141a。接著，可形成貫穿上部第一絕緣層141a的通孔孔洞。可藉由例如曝光、顯影等微影方法來形成通孔孔洞。可藉由使用乾膜等形成圖案且接著藉由鍍覆製程填充圖案來形成第一重佈線層142及第一通孔143。鍍覆製程可為消去製程(subtractive process)、加成製程(additive process)、半加成製程(semi-additive process，SAP)、經修改半加成製程(modified semi-additive process，MSAP)等，但並非僅限於此。
參照圖10E，可在上部第一絕緣層141a上形成下部第一絕緣層141b，且可形成貫穿下部第一絕緣層141b的通孔孔洞151h。
亦可藉由層壓或施用感光成像介電質等來形成下部第一絕緣層141b。因此，可形成第一連接構件140。接著，可藉由例如曝光、顯影等微影方法來形成貫穿下部第一絕緣層141b且暴露出第一重佈線層142的通孔孔洞151h。
參照圖10F，可在下部第一絕緣層141b上形成晶種金屬層151。晶種金屬層151可形成於在通孔孔洞151h中被暴露出的第一重佈線層142上，且延伸至下部第一絕緣層141b上。晶種金屬層151可用作隨後的鍍覆製程的晶種層。晶種金屬層151可由例如銅(Cu)、銀(Ag)、或其合金形成。可藉由濺鍍、化學氣相沈積(chemical vapor deposition，CVD)等來形成晶種金屬層151，但並非僅限於此。
參照圖10G，可在晶種金屬層151上形成具有通孔孔洞155h1的光阻劑圖案ML。光阻劑圖案ML可由感光性膜形成，且可為例如乾膜光阻劑(dry film photoresist，DRF)。可藉由利用層壓方法、塗佈方法等形成光阻劑層且接著利用微影製程在光阻劑層中形成通孔孔洞155h1來形成光阻劑圖案ML。通孔孔洞155h1可被形成為暴露出包括晶種金屬層151與第一重佈線層142彼此接觸的區域的區域。光阻劑圖案ML的厚度H3可相同於或大於欲在隨後的製程中形成於下部第一絕緣層141b上的金屬柱155a的厚度H1a。
參照圖10H，可藉由鍍覆製程來形成金屬柱155a。在形成金屬柱155a之後，可剝離並移除光阻劑圖案ML，且可蝕刻並 移除被暴露出的晶種金屬層151。因此，金屬柱155a可包括配置於金屬柱155a的上端處的晶種金屬層151，但金屬柱155a與晶種金屬層151之間的邊界可為明顯的或可不明顯。
參照圖10I，可使用黏合構件125等將第二半導體晶片122貼合至下部第一絕緣層141b。第二半導體晶片122可與金屬柱155a並排地配置。
參照圖10J，可藉由任何已知的層壓方法、塗佈方法等形成包封第二半導體晶片122的至少部分的第二包封體150。
參照圖10K，可形成貫穿第二包封體150的部分且暴露出金屬柱155a的通孔孔洞155h2。另外，可形成貫穿第二包封體150的部分且暴露出第二連接墊122b的通孔孔洞163h。可藉由利用曝光及顯影的微影方法來形成該些通孔孔洞155h2及163h。然而，亦可視第二包封體150的材料使用機械鑽機、雷射鑽機等形成通孔孔洞155h2及163h。自第二包封體150的下表面至被通孔孔洞155h2暴露出的金屬柱155a的深度DP1可相似於或大於自第二包封體150的下表面至被通孔孔洞163h暴露出的第二連接墊122b的深度DP2。通孔孔洞155h2及163h一起形成，且因此在形成通孔孔洞155h2及163h時可能有利的是深度DP1與深度DP2之間的差異不大。因此，當形成金屬柱155a時，可慮及通孔孔洞155h2及163h的深度DP1與深度DP2之間的差異、通孔孔洞155h2及163h的尺寸等而在選定的高度處形成金屬柱155a。由於通孔孔洞155h2被形成為暴露出金屬柱155a，因此第二包封體150的需 要進行顯影的深度可相較於不存在金屬柱155a的結構減小。因此，可防止因在本製程中不顯影而造成缺陷。
參照圖10L，可形成上部第二重佈線層162a、上部第二通孔163a及通孔導體155b。可藉由使用乾膜等形成圖案且接著藉由鍍覆製程填充圖案來形成上部第二重佈線層162a、上部第二通孔163a及通孔導體155b。鍍覆製程可為消去製程、加成製程、半加成製程(SAP)、經修改半加成製程(MSAP)等，但並非僅限於此。在本製程中，可形成含有金屬柱155a及通孔導體155b的第三通孔155。由於通孔導體155b配置於金屬柱155a上，因此可在本鍍覆製程中減小鍍覆深度。因此，可防止在鍍覆製程中出現例如空隙等缺陷。由於金屬柱155a及通孔導體155b是藉由兩個不同的製程來形成，因此可選擇同一導電材料或不同的導電材料來形成金屬柱155a及通孔導體155b。
參照圖10M，可在上部第二重佈線層162a上形成第二絕緣層161，且可形成下部第二重佈線層162b及下部第二通孔163b。
亦可藉由層壓或施用感光成像介電質等來形成第二絕緣層161。由於通孔導體155b之間的空間的深度相較於不存在金屬柱155a的情形減小，因此可防止當形成第二絕緣層161時因第二絕緣層161無法完全嵌入而出現缺陷。接著，可藉由例如曝光、顯影等微影方法來形成貫穿第二絕緣層161且暴露出上部第二重佈線層162a的通孔孔洞。可藉由例如曝光、顯影等微影方法來形 成通孔孔洞。可藉由使用乾膜等形成圖案且接著藉由鍍覆製程填充圖案來形成下部第二重佈線層162b及下部第二通孔163b。因此，可形成第二連接構件160。
接著，參照圖9，可依序形成鈍化層170、凸塊下金屬層180及電性連接結構190。可利用任何已知的層壓方法或硬化方法來形成鈍化層170，可利用任何已知的金屬化方法來形成凸塊下金屬層180，且可利用迴焊製程等來形成電性連接結構190。
同時，一系列製程可為包括以下步驟的製程：製備具有大的尺寸的核心構件110，製造多個扇出型半導體封裝，且接著藉由鋸切製程將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝以有利於大規模生產。在此種情形中，生產率可為優異的。
圖11為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖11，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100B中，第一半導體晶片121與第三半導體晶片123可並排地配置於核心構件110的貫穿孔110H中。第一半導體晶片121及第三半導體晶片123可分別具有第一連接墊121b及第三連接墊123b，且第一連接墊121b及第三連接墊123b可藉由第一連接構件140的第一重佈線層142進行重佈線。另外，第二半導體晶片122與第四半導體晶片124可分別使用第一黏合構件125a及第二黏合構件125b並排地貼合至第一連接構件140。第二 半導體晶片122及第四半導體晶片124可分別具有第二連接墊122b及第四連接墊124b，且第二連接墊122b及第四連接墊124b可藉由形成於第二包封體150上的第二連接構件160的第二重佈線層162a及第二重佈線層162b進行重佈線。鈍化層123c及124c等可分別配置於第三半導體晶片123的主動面及第四半導體晶片124的主動面上。其他配置及製造方法的說明與上述重疊，且因此不再予以贅述。
圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖12，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100C中，第一核心構件110可包括：第一核心絕緣層111a，接觸第一連接構件140；第一配線層112a，接觸第一連接構件140且嵌入於第一核心絕緣層111a中；第二配線層112b，配置於第一核心絕緣層111a的與第一核心絕緣層111a的嵌入有第一配線層112a的一個表面相對的另一表面上；第二核心絕緣層111b，配置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二核心絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可電性連接至第一連接墊121b。第一配線層112a及第二配線層112b以及第二配線層112b及第三配線層112c可經由分別貫穿第一核心絕緣層111a及第二核心絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一配線層112a嵌入於第一核心絕緣層111a中時， 因第一配線層112a的厚度而產生的台階可顯著地減小，且第一連接構件140的絕緣距離可因而成為恆定不變。亦即，自第一連接構件140的第一重佈線層142至第一核心絕緣層111a的下表面的距離與自第一連接構件140的第一重佈線層142至第一半導體晶片121的第一連接墊121b的距離之間的差值可小於第一配線層112a的厚度。因此，可容易達成第一連接構件140的高密度配線設計。
核心構件110的第一配線層112a的下表面可配置在高於第一半導體晶片121的第一連接墊121b的下表面的水平高度上。另外，第一連接構件140的第一重佈線層142與核心構件110的第一配線層112a之間的距離可大於第一連接構件140的第一重佈線層142與第一半導體晶片121的第一連接墊121b之間的距離。原因在於第一配線層112a可凹陷於第一核心絕緣層111a中。如上所述，當第一配線層112a凹陷於第一核心絕緣層111a中，進而使得第一核心絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止第一包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b可配置於第一半導體晶片121的主動面與非主動面之間的水平高度上。核心構件110可被形成為具有與第一半導體晶片121的厚度對應的厚度。因此，形成於核心構件110中的第二配線層112b可配置於第一半導體晶片121的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b及配線層112c 的厚度可大於第一連接構件140的第一重佈線層142的厚度。由於核心構件110的厚度可等於或大於第一半導體晶片121的厚度，因此可視核心構件110的規格而形成具有大的尺寸的配線層112a、配線層112b及配線層112c。另一方面，第一連接構件140的第一重佈線層142可被形成為其尺寸相對小於配線層112a、配線層112b及配線層112c的尺寸以達成薄度。
核心絕緣層111a及核心絕緣層111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為核心絕緣層111a及核心絕緣層111b中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於對第一半導體晶片121的第一連接墊121b進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。配線層112a、配線層112b及配線層112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地(GND)圖案、電源(PWR) 圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊(wire pad)、連接端子接墊等。
通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b及配線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個通孔孔洞的壁形成。另外，通孔113a及通孔113b中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀、圓柱形形狀等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件(stopper)，因此，讓第一通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合於一起。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，因此，讓第二通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合於一起。
其他配置(例如以上參照圖9闡述的第三通孔155等)的內容可應用於根據另一例示性實施例的扇出型半導體封裝100C，且因此不再對與上述重疊的內容予以贅述。
圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。
參照圖13，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100D中，核心構件110可包括：第一核心絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一核心絕緣層111a的相對表面上；第二核心絕緣層111b，配置於第一核心絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，配置於第二核心絕緣層111b上；第三核心絕緣層111c，配置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，配置於第三核心絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至第一連接墊121b。由於核心構件110可包括數目較多的配線層112a、配線層112b、配線層112c及配線層112d，因此可進一步簡化第一連接構件140。因此，因形成第一連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一核心絕緣層111a、第二核心絕緣層111b及第三核心絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一核心絕緣層111a的厚度可大於第二核心絕緣層111b及第三核心絕緣層111c的厚度。第一核心絕緣層111a基本上可為相對厚的以維持剛性，且第二核心絕緣層111b及第三核心 絕緣層111c可被引入以形成數目較多的配線層112c及配線層112d。第一核心絕緣層111a包含的絕緣材料可不同於第二核心絕緣層111b及第三核心絕緣層111c的絕緣材料。舉例而言，第一核心絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二核心絕緣層111b及第三核心絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一核心絕緣層111a的材料以及第二核心絕緣層111b及第三核心絕緣層111c的材料並非僅限於此。相似地，貫穿第一核心絕緣層111a的第一通孔113a的直徑可大於貫穿第二核心絕緣層111b的第二通孔113b的直徑以及貫穿第三核心絕緣層111c的第三通孔113c的直徑。
核心構件110的第三配線層112c的下表面可配置在低於第一半導體晶片121的第一連接墊121b的下表面的水平高度上。另外，第一連接構件140的第一重佈線層142與核心構件110的第三配線層112c之間的距離可小於第一連接構件140的第一重佈線層142與第一半導體晶片121的第一連接墊121b之間的距離。原因在於，第三配線層112c可在第二核心絕緣層111b上被配置成突出形式，因而會接觸第一連接構件140。核心構件110的第一配線層112a及第二配線層112b可配置於第一半導體晶片121的主動面與非主動面之間的水平高度上。由於核心構件110可被形成為具有與第一半導體晶片121的厚度對應的厚度，因此形成於核心構件110中的第一配線層112a及第二配線層112b可配置 在第一半導體晶片121的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於第一連接構件140的第一重佈線層142的厚度。由於核心構件110的厚度可等於或大於第一半導體晶片121的厚度，因此配線層112a、配線層112b、配線層112c及配線層112d亦可被形成為具有大的尺寸。另一方面，第一連接構件140的第一重佈線層142可被形成為具有相對小的尺寸以達成薄度。
其他配置(例如以上參照圖9闡述的第三通孔155等)的內容可應用於根據另一例示性實施例的扇出型半導體封裝100D，且因此不再對與上述重疊的內容予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供一種雖然使用多個半導體晶片但能夠進行薄化且具有改善的效能及優異的可靠性的扇出型半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (19)

  1. 一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；第一半導體晶片，配置於所述核心構件的所述貫穿孔中且具有第一主動面以及與所述第一主動面相對的第一非主動面，所述第一主動面上配置有第一連接墊；第一包封體，包封所述第一半導體晶片的至少部分；以及第一連接構件，配置於所述第一半導體晶片的所述第一主動面上，且包括第一通孔以及藉由所述第一通孔電性連接至所述第一連接墊的第一重佈線層；第二半導體晶片，具有第二主動面以及與所述第二主動面相對的第二非主動面，所述第二主動面上配置有第二連接墊，所述第二非主動面貼合至所述第一連接構件；第二包封體，覆蓋所述第一連接構件的至少部分且包封所述第二半導體晶片的至少部分；第二連接構件，配置於所述第二半導體晶片的所述第二主動面上，且包括第二通孔以及藉由所述第二通孔電性連接至所述第二連接墊的第二重佈線層；以及第三通孔，直接配置於所述核心構件下，貫穿所述第二包封體，將所述第一重佈線層與所述第二重佈線層彼此連接，且含有金屬柱及通孔導體，所述金屬柱連接至所述第一重佈線層，所述通孔導體配置於所述金屬柱上且連接至所述第二重佈線層，其中所述第一通孔、所述第二通孔、所述金屬柱及所述通孔導體中的每一者具有下直徑大於上直徑的錐形形狀。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二包封體是由單層形成，且所述金屬柱及所述通孔導體二者均配置於所述第二包封體中。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第三通孔配置於所述第二半導體晶片的至少一側處。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第三通孔的直徑大於所述第一通孔的直徑及所述第二通孔的直徑。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述金屬柱的高度小於所述第二半導體晶片的高度。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件更包括配置於所述第一重佈線層上的第一絕緣層，且所述金屬柱貫穿所述第一絕緣層。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述金屬柱的貫穿所述第一絕緣層的一部分與所述金屬柱的其餘部分具有台階。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述通孔導體被配置成具有沿通孔孔洞的壁以及所述金屬柱的一個表面的預定厚度。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述通孔導體的所述預定厚度小於所述金屬柱的預定厚度。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中連接至所述第一通孔的全部所述第一連接墊藉由所述第一重佈線層在所述第一半導體晶片之外進行重佈線。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中連接至所述第二通孔的全部所述第二連接墊藉由所述第二重佈線層在所述第二半導體晶片之外進行重佈線。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括核心絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述第一連接構件且嵌入於所述核心絕緣層中，所述第二配線層配置於所述核心絕緣層的與所述核心絕緣層的嵌入有所述第一配線層的一個表面相對的另一表面上，且所述第一配線層及所述第二配線層電性連接至所述第一連接墊。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括核心絕緣層以及分別配置於所述核心絕緣層的相對表面上的第一配線層及第二配線層，且所述第一配線層及所述第二配線層電性連接至所述第一連接墊。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括：第一核心絕緣層；第一配線層及第二配線層，分別配置於所述第一核心絕緣層的相對表面上；第二核心絕緣層，配置於所述第一核心絕緣層上且覆蓋所述第一配線層；第三配線層，配置於所述第二核心絕緣層上；第三核心絕緣層，配置於所述第一核心絕緣層上且覆蓋所述第二配線層；以及第四配線層，配置於所述第三核心絕緣層上，且所述第一配線層至所述第四配線層電性連接至所述第一連接墊且所述第一核心絕緣層比所述第二核心絕緣層與所述第三核心絕緣層中的每一者厚。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述金屬柱的與所述通孔導體的上端接觸的下端的直徑大於所述通孔導體的所述上端的直徑。
  16. 一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；第一半導體晶片，配置於所述核心構件的所述貫穿孔中且具有第一主動面以及與所述第一主動面相對的第一非主動面，所述第一主動面上配置有第一連接墊；第一連接構件，配置於所述第一半導體晶片的所述第一主動面上，且包括電性連接至所述第一連接墊的第一重佈線層與第一通孔；第二半導體晶片，具有第二主動面以及與所述第二主動面相對的第二非主動面，所述第二主動面上配置有第二連接墊，所述第二非主動面貼合至所述第一連接構件；第二連接構件，配置於所述第二半導體晶片的所述第二主動面上，且包括電性連接至所述第二連接墊的第二重佈線層與第二通孔；以及堆疊通孔，配置於所述第一半導體晶片及所述第二半導體晶片之外並直接配置於所述核心構件下，將所述第一重佈線層與所述第二重佈線層彼此連接，且含有金屬柱以及配置於所述金屬柱上的通孔導體，其中所述第一通孔、所述第二通孔、所述金屬柱及所述通孔導體中的每一者具有下直徑大於上直徑的錐形形狀。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，更包括第一包封體及第二包封體，所述第一包封體包封所述第一半導體晶片的至少部分，所述第二包封體包封所述第二半導體晶片的至少部分，其中所述金屬柱及所述通孔導體二者均配置於所述第二包封體中。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述堆疊通孔的直徑大於所述第一通孔的直徑及所述第二通孔的直徑。
  19. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述金屬柱的與所述通孔導體的上端接觸的下端的直徑大於所述通孔導體的所述上端的直徑。
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