TWI646664B

TWI646664B - 半導體結構及其製造方法

Info

Publication number: TWI646664B
Application number: TW107108386A
Authority: TW
Inventors: 陳晟弘; 廖廷豐
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-03-13
Filing date: 2018-03-13
Publication date: 2019-01-01
Also published as: TW201939719A

Abstract

一種半導體結構，包括基板、次虛設結構、次陣列結構、三維陣列記憶胞、第一導電結構及第二導電結構。基板包括虛設區域及陣列區域，陣列區域鄰接虛設區域。次虛設結構設置在虛設區域上並藉由複數個第一溝槽彼此分離，第一溝槽沿著第一方向延伸。次陣列結構設置在基板上並藉由複數個第二溝槽彼此分離，第二溝槽沿著第二方向延伸。這些記憶胞包括多個記憶胞群，分別設置在次陣列結構中。第一導電結構及第二導電結構分別設置於第一溝槽及第二溝槽中。各個第一導電結構沿著第一方向延伸。各個第二導電結構沿著第二方向延伸。第一方向與第二方向有所不同。

Description

半導體結構及其製造方法

本揭露是關於一種半導體結構及其製造方法。本揭露特別是關於一種包括記憶胞的半導體結構及其製造方法。

為了減少體積、降低重量、增加功率密度和改善可攜帶性等等理由，發展出了三維的(3-D)半導體結構。此外，半導體裝置中的元件和空間持續地被縮減。這可能導致一些問題。例如，在3-D記憶裝置的製程中，可能為了記憶胞和/或其他元件的建造而形成具有高深寬比的堆疊。這樣的堆疊可能會因其高深寬比而彎曲或倒塌。因此，仍希望對於半導體結構及其製造方法有各種不同的改善。

本揭露是關於半導體結構及其製造方法，特別是關於包括記憶胞的半導體結構及其製造方法。

根據一些實施例，半導體結構包括基板、次虛設結構、次陣列結構、三維陣列記憶胞、第一導電結構及第二導電結構。基板包括虛設區域及陣列區域，陣列區域鄰接虛設區域。次虛設結構設置在虛設區域上並藉由複數個第一溝槽彼此分離，第一溝槽沿著第一方向延伸。次陣列結構設置在陣列區域上並藉由複數個第二溝槽彼此分離，第二溝槽沿著第二方向延伸。這些記憶胞包括多個記憶胞群，分別設置在次陣列結構中。第一導電結構及第二導電結構分別設置於第一溝槽及第二溝槽中。各個第一導電結構沿著第一方向延伸。各個第二導電結構沿著第二方向延伸。第一方向與第二方向有所不同。

根據一些實施例，一種半導體結構的製造方法包括下列步驟。首先，提供一起始結構。起始結構包括一基板和形成在基板上的一初步陣列結構。基板包括一虛設區域及一陣列區域。初步陣列結構包括一堆疊和穿過堆疊的複數個主動結構。這些主動結構的每一者包括一通道層和形成在通道層和堆疊之間的一記憶層。其次，於初步陣列結構中的第一預定溝槽位置形成沿著第一方向延伸的複數個第一溝槽，將位於虛設區域上的初步陣列結構中分離成複數個次虛設結構。於初步陣列結構中的第二預定溝槽位置形成沿著第二方向延伸的複數個第二溝槽，將位於陣列區域上的初步陣列結構中分離成複數個次陣列結構。接著，在第一溝槽中及第二溝槽中分別形成複數個第一導電結構及複數個第二導電結構。各個第一導電結構沿著第一方向延伸，各個第二導電結構沿著第二方向延伸，第一方向與第二方向有所不同。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

102‧‧‧基板

104‧‧‧埋層

108、208‧‧‧堆疊

110‧‧‧導電層

112‧‧‧高介電常數介電層

114‧‧‧導電芯層

116‧‧‧絕緣層

118、218‧‧‧硬遮罩層

120、120a、120b‧‧‧主動結構

122‧‧‧通道層

124‧‧‧記憶層

126‧‧‧絕緣材料

128‧‧‧導電接墊

130‧‧‧記憶胞

132‧‧‧層間介電層

140a‧‧‧次虛設結構

140b‧‧‧次陣列結構

154‧‧‧導電中央部分

156‧‧‧絕緣襯層

158‧‧‧導電線

171‧‧‧第一溝槽

172‧‧‧第二溝槽

181‧‧‧第一導電結構

182‧‧‧第二導電結構

210‧‧‧犧牲層

212‧‧‧高介電常數介電層

216‧‧‧絕緣層

232‧‧‧層間介電層

242‧‧‧光阻層

251‧‧‧第一預定溝槽位置

252‧‧‧第二預定溝槽位置

254‧‧‧導電中央部分

256‧‧‧絕緣襯層

271‧‧‧第一開口

272‧‧‧第二開口

1811‧‧‧導電填充部分

1812‧‧‧高介電常數介電層

1821‧‧‧導電中央部分

1822‧‧‧絕緣襯層

Aa‧‧‧虛設區域

Ab‧‧‧陣列區域

第1A~1C圖繪示根據實施例的一種半導體結構。

第2A~9C圖繪示根據實施例的一種半導體結構的製造方法。

以下將配合所附圖式對於各種不同的實施例進行更詳細的說明。所附圖式只用於描述和解釋目的，而不用於限制目的。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能從圖式中省略一些元件和/或元件符號。可以預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

根據實施例的一種半導體結構，包括基板、次虛設結構、次陣列結構、三維陣列記憶胞、第一導電結構及第二導電結構。基板包括虛設區域及陣列區域，陣列區域鄰接虛設區域。次虛設結構設置在虛設區域上並藉由複數個第一溝槽彼此分離，第一溝槽沿著第一方向延伸。次陣列結構設置在基板上並藉由複數個第二溝槽彼此分離，第二溝槽沿著第二方向延伸。這些記憶胞包括多個記憶胞群，分別設置在次陣列結構中。第一導電結構及第二導電結構分別設置於第一溝槽及第二溝槽中。各個第一導電結構沿著第一方向延伸。各個第二導電結構沿著第二方向延伸。第一方向與第二方向有所不同。

請參照第1A~1C圖，其示出這樣的一半導體結構。在所附圖式中，為了便於理解，半導體結構被繪示成3-D垂直通道反及(NAND)記憶結構。

所述半導體結構包括一基板102。基板102可包括形成在其中和/或其上的結構和元件等等。例如，基板102可包括設置在其上的一埋層104。基板102包括一虛設區域Aa及一陣列區域Ab。虛設區域Aa鄰接陣列區域Ab。

所述半導體結構包括複數個次虛設結構140a及複數個次陣列結構140b。次虛設結構140a設置在基板102的虛設區域Aa上。次陣列結構140b設置在基板102的陣列區域Ab上。這些次虛設結構140a藉由複數個第一溝槽171彼此分離。各個第一溝槽171沿著第一方向延伸。這些次陣列結構140b藉由複數個第二溝槽172彼此分離。各個第二溝槽172沿著第二方向延伸。第一方向與第二方向有所不同。

在一不具有虛設區域或一具有虛設區域但虛設區域之溝槽的延伸方向與陣列區域之溝槽的延伸方向相同的比較例中，在進行一熱製程之後，朝向陣列區域的應力可能導致陣列區域的結構彎折。在本申請中，由於第一溝槽171沿著不同於第二溝槽172之延伸方向的方向延伸，在進行一熱製程之後，朝向陣列區域Ab的應力能夠藉由第一溝槽171在虛設區域Aa中釋放並平衡，能夠避免高度累積在虛設區域Aa與陣列區域Ab之間的應力，可有較少的應力影響半導體結構的物理性結構，能夠解決陣列區域上之結構的彎折問題(例如是共同源極線之彎折)。

在本實施例中，第一方向可垂直於第二方向，例如第一方向可以是圖式中的X軸方向，第二方向可以是圖式中的Y軸方向。在其他實施例中，第一方向可不垂直於第二方向。第1A至1C圖示例性繪示虛設區域Aa及陣列區域Ab的一部分，可有更多的次虛設結構140a及更多的次陣列結構140b設置在基板102上。

在本實施例中，各個第一溝槽171及第二溝槽172為條狀結構。在其他實施例中，各個第一溝槽171及第二溝槽172可具有其他種類的形狀。

根據一些實施例，半導體結構可包括一堆疊108和穿過堆疊108的一或多個主動結構120。主動結構120包括第一主動結構120a及第二主動結構120b，第一主動結構120a及第二主動結構120b分別設置在虛設區域Aa及陣列區域Ab上。雖然第1B圖繪示每一記憶胞群包括二列的主動結構120的例子(亦即是第一主動結構120a及第二主動結構120b)，實施例並不受限於此。堆疊108包括交替堆疊的複數個導電層110和複數個絕緣層116。在一些實施例中，每一導電層110包括二個高介電常數介電層112和設置在其間的一導電芯層114，如第1B至1C圖所示。在這樣的例子中，導電芯層114可由一金屬材料形成。二個高介電常數介電層112可彼此連接。在一些其他的實施例中，每一導電層110可由單一層構成。在這樣的例子中，導電芯層114可由摻雜多晶矽形成。在一些實施例中，堆疊108更包括一硬遮罩層118，設置在導電層110和絕緣層116上。根據一些實施例，每一主動結構120可形成為柱狀型態。在這樣的例子中，每一主動結構120可包括一通道層122和設置在通道層122和堆疊108之間的一記憶層124。在一些實施例中，每一主動結構120更包括一絕緣材料126，填充到由通道層122所形成的空間。在一些實施例中，每一次陣列結構140更包括一或多個導電接墊128，分別耦接到一或多個主動結構120。在一些實施例中，每一次陣列結構140b更包括一層間介電層132，設置在堆疊108上。根據一些實施例，次陣列結構140b可具有高深寬比。

所述半導體結構包括複數個第一導電結構181及複數個第二導電結構182。第一導電結構181及第二導電結構182分別設置在第一溝槽171與第二溝槽172中。各個第一導電結構181沿著第一方向(圖式中的X方向)延伸。各個第二導電結構182沿著第二方向(圖式中的Y方向)延伸。各個第一導電結構181包括一導電填充部分1811及環繞導電填充部分1811的一高介電常數介電層1812。各個第二導電結構182包括一導電中央部分1821及環繞導電中央部分1821的一絕緣襯層1822。

所述半導體結構包括複數個記憶胞130構成的一三維陣列。這些記憶胞130包括複數個記憶胞群(圖式中未加以指示)，分別設置在次陣列結構140b中。更具體地說，設置在次陣列結構140b的每一者中的記憶胞群的記憶胞130，能夠藉由堆疊108的導電層110和所述一或多個主動結構120之間的交點來定義。根據一些實施例，次陣列結構140b的堆疊108的導電層110 可配置成用於字元線，次陣列結構140b的導電接墊128可配置成用於位元線，導電中央部分1821可配置成用於共同源極線。

根據一些實施例，主動結構120的分布與數量在虛設區域Aa與陣列區域Ab中有所不同。第一主動結構120a在虛設區域Aa中可具有第一密度，第二主動結構120b在陣列區域Ab中可具有第二密度。第一密度可小於第二密度。

現在說明根據實施例的一種半導體結構的製造方法。其包括下列步驟。首先，提供一起始結構。起始結構包括一基板和形成在基板上的一初步陣列結構。基板包括一虛區域及一陣列區域。初步陣列結構包括一堆疊和穿過堆疊的複數個主動結構。這些主動結構的每一者包括一通道層和形成在通道層和堆疊之間的一記憶層。其次，於初步陣列結構中的第一預定溝槽位置形成沿著第一方向延伸的複數個第一溝槽，將位於虛設區域上的初步陣列結構中分離成複數個次虛設結構。於初步陣列結構中的第二預定溝槽位置形成沿著第二方向延伸的複數個第二溝槽，將位於陣列區域上的初步陣列結構中分離成複數個次陣列結構。接著，在第一溝槽中及第二溝槽中分別形成複數個第一導電結構及複數個第二導電結構。各個第一導電結構沿著第一方向延伸，各個第二導電結構沿著第二方向延伸，第一方向與第二方向有所不同。

請參照第2A~9C圖，其示出這樣的一方法。為了便於理解，此方法被繪示成採用使用犧牲層的製程來形成如第 1A~1C圖所示的半導體結構，其中所述犧牲層將在後續步驟中被導電層取代。以「B」和「C」所指示的圖式分別為取自於由「A」所指示的圖式中的B-B線和C-C線的剖面圖。

如第2A~2B圖所示，提供一基板102。基板102可包括一虛設區域Aa及一陣列區域Ab。陣列區域Ab鄰接於虛設區域Aa。基板102可包括形成在其中和/或其上的結構和元件等等。例如，基板102可包括設置在其上的一埋層104，如第2B圖所示。埋層104可由氧化物形成。在基板102上形成一堆疊208。堆疊208包括交替堆疊的複數個犧牲層210和複數個絕緣層216。犧牲層210可由氮化矽(SiN)形成。絕緣層216可由氧化物形成。在一些實施例中，如第2A~2B圖所示，堆疊208更包括一硬遮罩層218，形成在犧牲層210和絕緣層216上，其用於補償膜應力和避免堆疊倒塌或彎曲。

如第3A~3B圖所示，形成穿過堆疊208的複數個主動結構120。主動結構120包括分別設置在虛設區域Aa及陣列區域Ab的第一主動結構120a及第二主動結構120b。更具體地說，在一些實施例中，可形成穿過堆疊208的複數個孔洞。可對應地在孔洞的側壁上形成複數個記憶層124。記憶層124可具有多層結構，例如ONO(氧化物/氮化物/氧化物)或ONONO(氧化物/氮化物/氧化物/氮化物/氧化物)等等。可對應地在記憶層124上形成複數個通道層122。通道層122也可形成在孔洞的底部上。通道層122可由多晶矽形成。可將一絕緣材料126填充到孔洞的剩餘空間中。在一些實施例中，在孔洞中的絕緣材料126上形成複數個導電接墊128。導電接墊128分別耦接到對應的主動結構120，特別是主動結構120的通道層122。接著，可在堆疊208和主動結構120上形成一層間介電層232。

如此一來，便形成所述「起始結構」。此起始結構包括一基板102和形成在基板102上的一初步陣列結構，其中初步陣列結構包括將在後續步驟中分離的複數個次虛設結構140a及複數個次陣列結構140b。初步陣列結構包括一堆疊208和穿過堆疊208的複數個主動結構120。每一主動結構120包括一通道層122和形成在通道層122和堆疊208之間的一記憶層124。在一些實施例中，初步陣列結構更包括複數個導電接墊128，分別耦接到主動結構120。一些實施例中，初步陣列結構更包括一層間介電層232，形成在堆疊208上。

如第4A~4B圖所示，一光阻層242形成在層間介電層232上。光阻層242包括用於定義第一預定溝槽位置251及第二預定溝槽位置252的開孔。第一預定溝槽位置251對應於第一溝槽171，第一溝槽171配置為將虛設區域Aa上之初步陣列結構分離為複數個次虛設結構140a。第二預定溝槽位置252對應於第二溝槽172，第二溝槽172配置為將陣列區域Ab上之初步陣列結構分離為複數個次陣列結構140b。

如第5A~5C圖所示，例如是藉由蝕刻製程，分別在第一預定溝槽位置251及第二預定溝槽位置252形成複數個第一開口271與複數個第二開口272。第一開口271與第二開口272暴露埋層104。接著，將光阻層242移除。

如第6A~6C圖所示，經由第一開口271及第二開口272移除犧牲層210，例如是藉由使用熱磷酸(H₃PO₄)的一蝕刻製程。

如第7A~7C圖所示，在絕緣層216的上側和下側、第一開口271與第二開口272中、及層間介電層232的頂部上形成複數個高介電常數介電層212。例如，可在第6A~6C圖的結構上以共形的方式形成一高介電常數介電材料，如第7A~7C圖所示。此高介電常數介電材料可為氧化鋁(Al₂O₃)等等。

如第8A~8C圖所示，將一導電材料填充到移除犧牲層210所產生的空間的剩餘部分中。導電材料可以是鎢(W)。如此一來，便形成如第1A~1C圖所示的堆疊108。此外，並移除此高介電常數介電材料不需要的部分。亦即，將高介電常數介電材料位在第一開口271中與層間介電層232之頂部上的部分移除。接著，在第二開口272中使用一絕緣材料對應地形成複數個絕緣襯層1822。例如，絕緣材料可以是一氧化物材料。

如第9A~9C圖所示，將導電材料填充到第一開口271與第二開口272中。如此一來，便形成導電中央部分1821，其藉由絕緣襯層1822和導電層110隔絕。導電材料可以是鎢(W)。從而，分別包括一高介電常數介電層1812和一導電填充部分1811的第一導電結構181形成在第一預定溝槽位置251中。分別包括一絕緣襯層1822和一導電中央部分1821的第二導電結構182形成在第二預定溝槽位置252中。如此一來，各個第一導電結構181沿著第一方向(例如是圖式中的X方向)延伸，各個第二導電結構182沿著第二方向(例如是圖式中的Y方向)延伸。

之後，可進行其他典型用於製造半導體結構的製程，像是後段(BEOL)製程。例如，在BEOL製程中，使用配置在陣列區域Ab上的導電層110定義字元線，使用配置在陣列區域Ab上的導電接墊128定義位元線，使用導電中央部分1821定義共同源極線，並藉由字元線和通道層122之間的交點來定義記憶胞130。在BEOL的期間，可在陣列區域Ab上方形成接觸，而在虛設區域Aa上方可不形成接觸。

在上述的方法中，由於在虛設區域中形成第一溝槽，且第一溝槽的延伸方向不同於陣列區域中之第二溝槽的延伸方向，具有高深寬比之堆疊中的應力可藉由第一溝槽釋放，較少的應力可影響陣列區域上之結構，從而能夠避免這些堆疊的傾斜，且可防止元件的彎折。再者，還能夠避免由堆疊的傾斜所導致之在BEOL製程中形成的接觸件的位置偏差(dislocation)。雖然前述的例子是敘述使用3-D垂直通道NAND記憶結構和採用使用犧牲層的方法，實施例並不受限於此。在這裡敘述的概念，能夠應用到其他其中會形成具有高深寬比之堆疊的半導體結構的製造方法及藉由這些方法所製造出的半導體結構。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基板，其中該基板包括一虛設區域及一陣列區域，該陣列區域鄰接該虛設區域；複數個次虛設結構，設置在該虛設區域上並藉由複數個第一溝槽彼此分離，各該第一溝槽沿著一第一方向延伸；複數個次陣列結構，設置在該陣列區域上並藉由複數個第二溝槽彼此分離，各該第二溝槽沿著一第二方向延伸；複數個記憶胞構成的一三維陣列，其中該些記憶胞包括複數個記憶胞群，分別設置在該些次陣列結構中；以及複數個第一導電結構及複數個第二導電結構分別設置於該些第一溝槽及該些第二溝槽中，其中各該第一導電結構沿著該第一方向延伸，各該第二導電結構沿著該第二方向延伸，該第一方向與該第二方向有所不同。
如申請專利範圍第1項所述之半導體結構，其中該第一方向垂直於該第二方向。
如申請專利範圍第1項所述之半導體結構，更包括：複數個第一主動結構，配置於該虛設區域上；以及複數個第二主動結構，配置於該陣列區域上；其中該些第一主動結構在該虛設區域中具有一第一密度，該些第二主動結構在該陣列區域中具有一第二密度，且該第一密度小於該第二密度。
如申請專利範圍第1項所述之半導體結構，其中各該第一導電結構包括一導電填充部分及一高介電常數介電層，該高介電常數介電層環繞該導電填充部分。
如申請專利範圍第1項所述之半導體結構，其中各該第二導電結構包括一導電中央部分及一絕緣層，該絕緣層環繞該導電中央部分。
如申請專利範圍第1項所述之半導體結構，其中該些次陣列結構的每一者包括：一堆疊，包括交替堆疊的複數個導電層和複數個絕緣層；以及一或多個主動結構，穿過該堆疊，該一或多個主動結構的每一者包括：一通道層；及一記憶層，設置在該通道層和該堆疊之間；其中設置在該些次陣列結構的每一者中的該記憶胞群的該些記憶胞，是藉由該堆疊的該些導電層和該一或多個主動結構之間的交點來定義。
如申請專利範圍第6項所述之半導體結構，其中該些導電層的每一者包括二個高介電常數介電層和設置在其間的一導電芯層。
如申請專利範圍第6項所述之半導體結構，其中該些次陣列結構的每一者更包括：一或多個導電接墊，分別耦接到該一或多個主動結構。
一種半導體結構的製造方法，包括：提供一起始結構，其中該起始結構包括一基板和形成在該基板上的一初步陣列結構，該基板包括一虛設區域及一陣列區域，該初步陣列結構包括一堆疊和穿過該堆疊的複數個主動結構，該些主動結構的每一者包括一通道層和形成在該通道層和該堆疊之間的一記憶層；於該初步陣列結構中的複數個第一預定溝槽位置形成沿著一第一方向延伸的複數個第一溝槽，將位於該虛設區域上的該初步陣列結構分離成複數個次虛設結構；於初步陣列結構中的複數個第二預定溝槽位置形成沿著一第二方向延伸的複數個第二溝槽，將位於該陣列區域上的初步陣列結構分離成複數個次陣列結構；在該些第一溝槽中及該些第二溝槽中分別形成複數個第一導電結構及複數個第二導電結構，其中各該第一導電結構沿著該第一方向延伸，各該第二導電結構沿著該第二方向延伸，該第一方向與該第二方向有所不同。
如申請專利範圍第9項所述之製造方法，其中該第一方向垂直於該第二方向。