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TWI521705B - 鰭狀場效電晶體及其製程 - Google Patents

鰭狀場效電晶體及其製程 Download PDF

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TWI521705B
TWI521705B TW101107838A TW101107838A TWI521705B TW I521705 B TWI521705 B TW I521705B TW 101107838 A TW101107838 A TW 101107838A TW 101107838 A TW101107838 A TW 101107838A TW I521705 B TWI521705 B TW I521705B
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林建廷
江文泰
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聯華電子股份有限公司
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Description

鰭狀場效電晶體及其製程
本發明係關於一種鰭狀場效電晶體(FinFETs)及其製程,且特別係關於一種鰭狀場效電晶體(FinFETs)及其製程,其藉由進行一處理製程,改變場效電晶體中之金屬層之物理特性或化學特性。
在習知半導體產業中,多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor,MOS)電晶體中,作為標準的閘極填充材料選擇。然而,隨著MOS電晶體尺寸持續地微縮,傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低,及其難以避免的空乏效應(depletion effect)等問題,使得等效的閘極介電層厚度增加、閘極電容值下降,進而導致元件驅動能力的衰退等困境。因此,半導體業界更嘗試以新的閘極填充材料,例如利用功函數(work function)金屬來取代傳統的多晶矽閘極,而形成一金屬閘極,用以作為匹配高介電常數(High-K)閘極介電層的控制電極。
然而,隨著半導體元件的發展,其規格及性能的要求亦日益嚴苛。在各種製程限制、各材料特性限制以及半導體元件之尺寸限制下,如何再提升金屬閘極之電性,例如金屬閘極之臨限電壓等,以達到所欲之半導體元件之規格,為當前面臨之難題。
本發明提出一種鰭狀場效電晶體(FinFET)及其製程,其藉由進行一處理製程,改變場效電晶體中之金屬層之物理特性或化學特性,以提升例如金屬層之臨限電壓等場效電晶體之電性。
本發明提供一種鰭狀場效電晶體(FinFET)製程,包含有下述步驟。首先,提供一基底。接著,形成一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體於基底上,其中第一鰭狀場效電晶體包含一第一金屬層,而第二鰭狀場效電晶體包含一第二金屬層。然後,進行一處理製程於第一金屬層,俾改變第一鰭狀場效電晶體的臨限電壓。
本發明提供一種場效電晶體,包含具有相同導電性的一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體位於一基底上,其中第一鰭狀場效電晶體包含一第一金屬層,第二鰭狀場效電晶體包含一第二金屬層,而第一金屬層以及第二金屬層為相同的材質但不同的厚度。
本發明提供一種場效電晶體,包含具有相同導電性的一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體位於一基底上,其中第一鰭狀場效電晶體包含一第一金屬層,第二鰭狀場效電晶體包含一第二金屬層,而第一金屬層以及第二金屬層為不同的材質。
基於上述,本發明提供一種鰭狀場效電晶體及其製程,其進行一處理製程於二或二個以上之鰭狀場效電晶體中之至少之一者,以個別改變各鰭狀場效電晶體中之金屬層之物理特性或化學特性,進而改變鰭狀場效電晶體之臨限電壓等整體電性參數。
第1-2圖繪示本發明一實施例之鰭狀場效電晶體製程之立體圖。如第1圖所示,首先,提供一基底110。然後,形成一第一鰭狀場效電晶體120’以及一第二鰭狀場效電晶體130’於基底110上。
詳細而言,形成第一鰭狀場效電晶體120’以及第二鰭狀場效電晶體130’的方法可包含:提供一塊狀底材(未繪示),在其上形成硬遮罩層(未繪示),並將其圖案化以定義出其下之塊狀底材中欲對應形成之第一鰭狀場效電晶體120’的第一鰭狀結構124以及一第二鰭狀場效電晶體130’的第二鰭狀結構134於基底110的位置。接著,進行一蝕刻製程,於塊狀底材(未繪示)中,同時形成第一鰭狀結構124及第二鰭狀結構134於基底110。如此,完成第一鰭狀結構124及第二鰭狀結構134於基底110上之製作。
之後,再於第一鰭狀結構124及第二鰭狀結構134之間,形成一絕緣結構112於基底110上,其中絕緣結構112可為一淺溝絕緣結構,但本發明不以此為限。在一實施例中,形成第一鰭狀結構124及第二鰭狀結構134後即移除硬遮罩層(未繪示),可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來,由於第一鰭狀結構124及第二鰭狀結構134與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面),因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體,三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道,而在同樣的閘極長度下具有較寬的載子通道寬度,俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中,亦可保留硬遮罩層(未繪示),而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)。由於保留了硬遮罩層(未繪示),第一鰭狀結構124及第二鰭狀結構134與後續將形成之介電層之間僅有兩接觸側面。
另外,如前所述,本發明亦可應用於其他種類的半導體基底,例如在另一實施態樣中,提供一矽覆絕緣基底(未繪示),並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層,即可完成鰭狀結構於矽覆絕緣基底上的製作。
此外,為能清晰揭示本發明,本實施例僅繪示第一鰭狀結構124及第二鰭狀結構134,但在第一鰭狀場效電晶體120’以及第二鰭狀場效電晶體130’中,本發明所能應用之鰭狀結構亦可為一個或超過二個。
接著,在形成第一鰭狀結構124及第二鰭狀結構134之後,依序形成一介電層(未繪示)、一電極層(未繪示)以及一蓋層(未繪示)跨設於第一鰭狀結構124及第二鰭狀結構134上,之後再將三者圖案化而形成一介電層142、一電極層144以及一蓋層146。然後,形成一側壁子148於介電層142、電極層144以及蓋層146的側邊。介電層142可包含一氧化層;電極層144係可為一多晶矽層;蓋層146則可為一氮化層,但本發明不以此為限。而後,利用斜角離子佈植等製程來分別形成一源/汲極區149於各側壁子148側邊的第一鰭狀結構124及第二鰭狀結構134中。如此,完成第一鰭狀場效電晶體120’以及第二鰭狀場效電晶體130’之製作。當然第一鰭狀場效電晶體120’以及第二鰭狀場效電晶體130’此時具有多晶矽電極,然其將於後續製程中置換為金屬電極。此外,本發明亦可整合於閘極優先(gate-first)製程,而直接選用適合之金屬材料層與多晶矽層一起來形成電極層144。
如第2圖所示,覆蓋一層間介電層(未繪示)於基底110、第一鰭狀結構124、第二鰭狀結構134、側壁子148以及蓋層146上,再將其平坦化形成一層間介電層150。其中,平坦化的過程可包含化學機械研磨或蝕刻等製程,並一併移除蓋層146,暴露出電極層144。之後,移除電極層144而形成一凹槽R。在後續的製程中,會填入各金屬材料於第一鰭狀結構124及第二鰭狀結構134上的凹槽R中,以分別形成一第一鰭狀場效電晶體120以及一第二鰭狀場效電晶體130,二者可包含不同或相同之金屬層。為能清楚揭示第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130的結構,以下在第3-10圖中,係繪示沿著第2圖之AA’剖面線與BB’剖面線所視之第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130的剖面示意圖。
如第3圖所示,為第2圖沿著AA’剖面線與BB’剖面線所視之剖面示意圖。側壁子148以及層間介電層150分別跨設於第一鰭狀結構124及第二鰭狀結構134上。源/汲極區149位於側壁子148側邊的第一鰭狀結構124及第二鰭狀結構134中。側壁子148圍繞出一凹槽R,暴露出部分的第一鰭狀結構124及第二鰭狀結構134。詳細而言,沿著第2圖AA’剖面線所示,會形成第一鰭狀場效電晶體120於第一鰭狀結構124上,在第3圖中係以C區域對應欲形成第一鰭狀場效電晶體120的區域;而沿著第2圖BB’剖面線所示,會形成第二鰭狀場效電晶體130於第二鰭狀結構134上,則以D區域對應欲形成第二鰭狀場效電晶體130的區域。
如第4圖所示,同時於第一鰭狀結構124及第二鰭狀結構134上依序形成一緩衝層162以及一介電層164。緩衝層162例如為一氧化層,而介電層164一般為一高介電常數介電層。高介電常數介電層係可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。
如第5圖所示,同時形成一底阻障層172於介電層164上,其中底阻障層172可例如為一氮化鈦層,但本發明不以此為限。接著,在本實施例中,可選擇性地進行一處理製程P1於D區域之底阻障層172,以改變D區域之底阻障層172的物理性質或化學性質等,以改變D區域中所形成之電晶體之閘電極的功函數,進而改變D區域中所形成之電晶體的臨限電壓。當然,在另一實施例中,亦可僅進行一處理製程P1於C區域之底阻障層172,以改變C區域中所形成之電晶體的臨限電壓。或者,分別進行不同之處理製程於C區域之底阻障層172以及D區域之底阻障層172,俾分別調整C區域中所形成之電晶體的臨限電壓以及D區域中所形成之電晶體的臨限電壓。如第5圖所示,僅將處理製程P1繪示於D區域中,係為表示此處理製程P1僅作用於D區域之底阻障層172。然而,在實際操作上,可例如以一圖案化的遮罩(未繪示)遮蓋C區域而暴露出D區域,然後再全面進行處理製程P1,如此方可達到僅對D區域之底阻障層172作用之目的,反之,對C區域的處理亦然,在此不多加贅述。
在形成底阻障層172於介電層164上之後,可再選擇性地形成一蝕刻停止層(未繪示)於底阻障層172上,其中蝕刻停止層(未繪示)可包含一氮化鉭層,但本發明不以此為限。
值得注意的是,處理製程P1可包含一蝕刻製程、一摻雜製程、一氧化製程、一氮化製程或一氟化製程等,但本發明不以此為限。處理製程P1之作用係為改變底阻障層172之物理性質和/或化學性質,其中物理性質可包含底阻障層172之厚度、硬度、密度或反射率等,而化學性質可包含底阻障層172之鍵結、反應活性或蝕刻率等。如此一來,本發明可藉由進行至少一處理製程,改變底阻障層172之物理性質或化學性質,進而調整所形成之電晶體之臨限電壓等電性參數,以符合元件之需求。此外,本發明之處理製程P1可於形成底阻障層172之後進行,或者可於形成蝕刻停止層(未繪示)之後進行,亦或者可分別於形成二者之後皆進行之。當然,本發明之作法亦可應用於後續形成之其他金屬層中。
如第6圖所示,形成一第一功函數層174於底阻障層172上,其中第一功函數層174包含一氮化鈦層或一鋁鈦層,但本發明不以此為限,視電晶體之電性而定。之後,可選擇性地進行一處理製程P2於D區域之第一功函數層174,以改變D區域中所形成之電晶體之閘電極的功函數,進而改變D區域中所形成之電晶體的臨限電壓。相類似地,如第6圖所示,僅將處理製程P2繪示於D區域中,係為表示此處理製程P2僅作用於D區域之第一功函數層174。然而,在實際操作上,可例如以一圖案化的遮罩(未繪示)遮蓋C區域而暴露出D區域,然後再全面進行處理製程P2,如此方可達到僅對D區域之第一功函數層174作用之目的。反之,對C區域的處理亦然,在此亦不多加贅述。
同樣地,處理製程P2可包含一蝕刻製程、一摻雜製程、一氧化製程、一氮化製程或一氟化製程,但本發明不以此為限。處理製程P2之作用係可改變第一功函數層174之物理性質和/或化學性質,其中物理性質可包含第一功函數層174之厚度、硬度、密度或反射率等,而化學性質可包含第一功函數層174之鍵結、反應活性或蝕刻率等。如此一來,本發明可藉由進行至少一處理製程,改變第一功函數層174之物理性質或化學性質,進而調整所形成之電晶體的臨限電壓等電性參數,以符合元件之需求。
此外,在本發明之另一實施態樣中,第一鰭狀場效電晶體與第二鰭狀場效電晶體的功函數層等之金屬層亦可以為不同的材料或堆疊結構層,如第7-8圖。如第7圖所示,覆蓋一遮罩層P於D區域,以移除C區域之第一功函數層174。如第8圖所示,形成一第二功函數層176於C區域之底阻障層172上。在本實施例中,第二功函數層176包含一氮化鈦層或一鋁鈦層,但本發明不以此為限,視電晶體之電性而定。而後,可選擇性地進行一處理製程P3於第二功函數層176上。由於遮罩層P已遮蓋D區域,故處理製程P3僅作用於第二功函數層176上。處理製程P3與處理製程P1及P2類似,故不再贅述。
或者,如第7圖所示在移除C區域之第一功函數層174之後,去除遮罩層P,再同時形成一第二功函數層176於C區域之底阻障層172上以及於D區域之第一功函數層174上。而後,可選擇性地進行一處理製程P3於C區域和/或D區域之第二功函數層176上,以改變C區域和/或D區域中所形成之電晶體之閘電極的功函數,進而改變C區域和/或D區域中所形成之電晶體的臨限電壓。處理製程P3與處理製程P1及P2類似,故不再贅述。
如第9圖所示,同時形成一頂阻障層178於C區之第二功函數層176以及D區之第一功函數層174上。頂阻障層178例如為一氮化鈦層等。如第10圖所示,形成一低電阻率材料180於頂阻障層178上。低電阻率材料180可例如由鋁或銅等材料所組成。在形成頂阻障層178之後,或者在形成低電阻率材料180之後,皆可選擇性地進行一處理製程(如同處理製程P1、P2及P3),以調整C區或D區之頂阻障層178或者低電阻率材料180之物理性質和/或化學性質。最後,可再平坦化各金屬層至暴露出層間介電層,以及進行各種後續電晶體製程。
總體而言,第一鰭狀場效電晶體120可包含一第一金屬層,其係包含至少一阻障層(例如一底阻障層172以及一頂阻障層178)、一第一功函數層174以及一低電阻率材料180等堆疊的金屬層;第二鰭狀場效電晶體130可包含一第二金屬層,其係包含至少一阻障層(例如一底阻障層172以及一頂阻障層178)、一第二功函數層176以及一低電阻率材料180等堆疊的金屬層。本發明則藉由進行至少一處理製程,以單獨改變第一金屬層中之至少之一層或者單獨改變第二金屬層中之至少之一層的物理性質和/或化學性質,以達到調變第一鰭狀場效電晶體120或第二鰭狀場效電晶體130之總體電性的目的。例如,達到調變第一鰭狀場效電晶體120或第二鰭狀場效電晶體130的臨限電壓。具體而言,處理製程可包含一蝕刻製程、一摻雜製程、一氧化製程、一氮化製程或一氟化製程等,其所能調整的材料性質,可例如為功函數值、體積、閘極漏電流、等效電流密度等。
值得注意的是,在本發明中,第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130都具有相同導電型。具體而言,第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130可皆為N型電晶體或可皆為P型電晶體。換言之,藉由採用本發明之處理製程,可改變相同電性之鰭狀場效電晶體120之臨限電壓等電性參數。如此,可達到個別微調相同電性之電晶體的功能,以符合各元件的需求。
舉例而言,同第10圖所繪,本發明可形成一種場效電晶體,其可包含具有相同導電性的一第一鰭狀場效電晶體120以及一第二鰭狀場效電晶體130位於一基底110上。例如第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130皆為N型電晶體。或者例如,第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130皆為P型電晶體。第一鰭狀場效電晶體120包含一第一金屬層,其可包含至少一阻障層(例如一底阻障層172以及一頂阻障層178)、一第一功函數層174以及一低電阻率材料180;第二鰭狀場效電晶體130可包含一第二金屬層,其係包含至少一阻障層(例如一底阻障層172以及一頂阻障層178)、一第二功函數層176以及一低電阻率材料180。
在一實施態樣下,可例如進行一蝕刻製程於第一金屬層或第二金屬層之至少之一層以改變其厚度,俾使第一金屬層以及第二金屬層為相同的材質但不同的厚度。或者,在另一實施態樣下,可例如進行一改質製程於第一金屬層或第二金屬層之至少之一層,以改變其化學性質,俾使第一金屬層以及第二金屬層具有不同的材質。
另外,其他實施例中,本發明亦可應用於具有不同導電型之鰭狀場效電晶體。例如,第一鰭狀場效電晶體120可為P型電晶體,而第二鰭狀場效電晶體130為N型電晶體。如此,第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130可採用第一功函數層174為氮化鈦層而第二功函數層176為鋁鈦層,以匹配具有不同電性之第一鰭狀場效電晶體120以及第二鰭狀場效電晶體130,但本發明不以此為限。
綜上所述,本發明提供一種鰭狀場效電晶體及其製程,其進行一處理製程於二或二個以上之鰭狀場效電晶體中之至少之一者,以個別改變各鰭狀場效電晶體中之金屬層之物理特性和/或化學特性,進而改變鰭狀場效電晶體之整體電性參數。例如鰭狀場效電晶體之臨限電壓等電性,以達到元件之需求。具體而言,處理製程可包含一蝕刻製程、一摻雜製程、一氧化製程、一氮化製程或一氟化製程等。處理製程所能改變之金屬層之物理特性可例如為金屬層之厚度、硬度、密度或反射率,而金屬層之化學特性可例如為金屬層之鍵結、反應活性或蝕刻率等。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
110...基底
112...絕緣結構
120、120’...第一鰭狀場效電晶體
124...第一鰭狀結構
130、130’...第二鰭狀場效電晶體
134...第二鰭狀結構
142...介電層
144...電極層
146...蓋層
148...側壁子
149...源/汲極區
150...層間介電層
162...緩衝層
164...介電層
172...底阻障層
174...第一功函數層
176...第二功函數層
178...頂阻障層
180...低電阻率材料
C、D...區域
P...遮罩層
P1、P2、P3...處理製程
R...凹槽
第1-2圖繪示本發明一實施例之鰭狀場效電晶體製程之立體圖。
第3-10圖繪示沿著第2圖之AA’剖面線與BB’剖面線所視之鰭狀場效電晶體製程之剖面示意圖。
110...基底
124...第一鰭狀結構
134...第二鰭狀結構
148...側壁子
149...源/汲極區
150...層間介電層
162...緩衝層
164...介電層
172...底阻障層
174...第一功函數層
C、D...區域
P2...處理製程

Claims (19)

  1. 一種鰭狀場效電晶體(FinFET)製程,包含有:提供一基底;形成一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體於該基底上,其中該第一鰭狀場效電晶體包含一第一金屬層,而該第二鰭狀場效電晶體包含一第二金屬層,其中該第一金屬層以及該第二金屬層均包含一阻障層、一功函數金屬層、一低電阻率材料或三者之組合;以及進行一處理製程於該第一金屬層,俾改變該第一鰭狀場效電晶體的臨限電壓。
  2. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中該第一鰭狀場效電晶體以及該第二鰭狀場效電晶體具有相同導電型。
  3. 如申請專利範圍第2項所述之鰭狀場效電晶體製程,其中該第一鰭狀場效電晶體以及該第二鰭狀場效電晶體皆為N型電晶體或皆為P型電晶體。
  4. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中該處理製程包含一蝕刻製程、一摻雜製程、一氧化製程、一氮化製程或一氟化製程。
  5. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中進行該 處理製程於該第一金屬層包含改變該第一金屬層的物理性質。
  6. 如申請專利範圍第5項所述之鰭狀場效電晶體製程,其中該物理性質包含該第一金屬層的厚度、硬度、密度或反射率。
  7. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中進行該處理製程於該第一金屬層包含改變該第一金屬層的化學性質。
  8. 如申請專利範圍第7項所述之鰭狀場效電晶體製程,其中該化學性質包含該第一金屬層的鍵結、反應活性或蝕刻率。
  9. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中該第一金屬層以及該第二金屬層均包含一阻障層、一功函數金屬層、一低電阻率材料或三者之組合。
  10. 如申請專利範圍第1項所述之鰭狀場效電晶體製程,其中形成該第一鰭狀場效電晶體以及該第二鰭狀場效電晶體於該基底上的步驟,包含:形成一第一鰭狀結構以及一第二鰭狀結構於該基底上;分別形成一介電層於該第一鰭狀結構以及該第二鰭狀結構上;分別形成一底阻障層於各該介電層上;形成一第一功函數層於該第一鰭狀結構上的該底阻障層上;形成一第二功函數層於該第二鰭狀結構上的該底阻障層上; 分別形成一頂阻障層於該第一功函數層以及該第二功函數層上;以及分別形成一低電阻率材料於各該頂阻障層上,其中該第一金屬層包含位於該第一鰭狀結構上的該底阻障層、該第一功函數層、該頂阻障層以及該低電阻率材料,而該第二金屬層包含位於該第二鰭狀結構上的該底阻障層、該第二功函數層、該頂阻障層以及該低電阻率材料。
  11. 如申請專利範圍第10項所述之鰭狀場效電晶體製程,其中進行該處理製程包含在形成該底阻障層、該第一功函數層、該第二功函數層、該頂阻障層或該低電阻率材料之後進行該處理製程。
  12. 一種場效電晶體,包含:具有相同導電性的一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體位於一基底上,其中該第一鰭狀場效電晶體包含一第一金屬層,該第二鰭狀場效電晶體包含一第二金屬層,而該第一金屬層以及該第二金屬層為相同的材質但不同的厚度,其中該第一金屬層以及該第二金屬層均包含一阻障層、一功函數金屬層、一低電阻率材料或三者之組合。
  13. 如申請專利範圍第12項所述之場效電晶體,其中該第一金屬層以及該第二金屬層均包含一堆疊的金屬層。
  14. 如申請專利範圍第13項所述之場效電晶體,其中該第一金屬層之堆疊的各該金屬層以及該第二金屬層之堆疊的各該金屬層之至少一者具有不同的厚度。
  15. 如申請專利範圍第12項所述之場效電晶體,其中該第一鰭狀場效電晶體以及該第二鰭狀場效電晶體具有不同的臨限電壓。
  16. 一種場效電晶體,包含:具有相同導電性的一第一鰭狀場效電晶體以及一第二鰭狀場效電晶體位於一基底上,其中該第一鰭狀場效電晶體包含一第一金屬層,該第二鰭狀場效電晶體包含一第二金屬層,而該第一金屬層以及該第二金屬層為不同的材質,其中該第一金屬層以及該第二金屬層均包含一阻障層、一功函數金屬層、一低電阻率材料或三者之組合。
  17. 如申請專利範圍第16項所述之場效電晶體,其中該第一金屬層以及該第二金屬層均另包含一堆疊的金屬層。
  18. 如申請專利範圍第17項所述之場效電晶體,其中該第一金屬層之堆疊的各該金屬層以及該第二金屬層之堆疊的各該金屬層之至少一者具有不同的材質。
  19. 如申請專利範圍第16項所述之場效電晶體,其中該第一鰭狀 場效電晶體以及該第二鰭狀場效電晶體具有不同的臨限電壓。
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