Nothing Special   »   [go: up one dir, main page]

TWI521618B - 配線基板及其製造方法 - Google Patents

配線基板及其製造方法 Download PDF

Info

Publication number
TWI521618B
TWI521618B TW100123500A TW100123500A TWI521618B TW I521618 B TWI521618 B TW I521618B TW 100123500 A TW100123500 A TW 100123500A TW 100123500 A TW100123500 A TW 100123500A TW I521618 B TWI521618 B TW I521618B
Authority
TW
Taiwan
Prior art keywords
layer
contact pad
electrode contact
wiring substrate
insulating layer
Prior art date
Application number
TW100123500A
Other languages
English (en)
Other versions
TW201209945A (en
Inventor
金子健太郎
小谷幸太郎
小林和弘
中村順一
Original Assignee
新光電氣工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新光電氣工業股份有限公司 filed Critical 新光電氣工業股份有限公司
Publication of TW201209945A publication Critical patent/TW201209945A/zh
Application granted granted Critical
Publication of TWI521618B publication Critical patent/TWI521618B/zh

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

配線基板及其製造方法
本發明係與基板有關,特別是關於一種配線基板以及配線基板製造方法。
配線基板包含形成有絕緣層之一表面,且該絕緣層包含有一開口。電極接觸墊係形成於該開口中。舉例而言,日本專利第2007-13092號揭露一種配線基板,係包含有形成於開口中之電極接觸墊。該開口具有四方形之剖面且係自絕緣層之表面延伸而來。該開口具有一深度,且該電極接觸墊之厚度小於該開口之深度。於該配線基板中,該絕緣層之表面係位於該電極接觸墊之表面以外。因此,當大型積體電路(LSI)之耦接端被焊接及耦接至該電極接觸墊時,焊料將會被防止吹至鄰近的電極,以避免短路現象發生。
其配線基板之製造步驟如下所述。首先,形成一防焊層於支持體上。該防焊層係包含用以形成電極接觸墊之開口。接著,形成一調整層於開口中,以調整電極接觸墊之高度。該調整層具有四方形之剖面及一厚度。該調整層之厚度係小於防焊層中之開口的深度。用以覆蓋電極接觸墊的絕緣層係形成於支持體上。導通孔(via)係形成於絕緣層中對應於電極接觸墊之位置。具圖樣的配線係對應於導通孔形成於絕緣層上。然後,覆蓋具圖樣的配線之防焊層形成於該絕緣層之表面上。此外,防焊層內形成有一開口,以顯露出部分具圖樣的配線。執行濕蝕刻技術以移除支持體與調整層。這會使得電極接觸墊的表面顯露出來,並且得到一個配線基板,其絕緣層(防焊層)的表面係位於電極接觸墊的表面之外。
於日本專利第2007-13092號所揭露之電極接觸墊中,濕蝕刻係被用以移除支持體60及調整層61,如圖7A所示。這可能導致電極接觸墊62的邊緣部(亦即通往絕緣層63之界面)被蝕刻,如圖7B所示。於此例中,電極接觸墊62的邊緣部與絕緣層63之間將會形成有一溝槽。因此,電極接觸墊62與絕緣層63容易從該溝槽處脫層或裂開。
本發明之一範疇在於提供一種包含電極接觸墊之配線基板的製造方法。於一實施例中,該方法包含形成一防焊層於一支持體上之步驟。該防焊層於對應該配線基板之該電極接觸墊形成之一位置上包含一開口。該方法亦包含形成一調整層於該支持體上之該防焊層的該開口內之步驟。該調整層包含大致上與該支持體平行之一第一平面以及從該第一平面的一邊緣朝向該開口的一側壁延伸之一第一斜面。該方法亦包含形成該電極接觸墊於該調整層上之步驟。該電極接觸墊包含一邊緣部及一中央部,該邊緣部包含對應該調整層的該第一斜面之一第二斜面,該中央部包含對應該調整層的該第一平面之一第二平面,並且該中央部係自該邊緣部開始凹陷。該方法更包含形成一絕緣層於該支持體上之步驟以及形成一配線層於該絕緣層上之步驟。該配線層係電耦接至該電極接觸墊。此外,該方法更包含移除該支持體及該調整層之步驟。
本發明之另一範疇在於提供一種配線基板。於一實施例中,該配線基板包含絕緣層、電極接觸墊及配線層。電極接觸墊係顯露於該絕緣層外。該電極接觸墊包含一中央部及一邊緣部,該中央部包含一平面,並且該中央部係自該邊緣部開始凹陷。配線層係排列於該絕緣層上且電耦接至該電極接觸墊。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
根據本發明之一具體實施例請參照圖1至圖4F。
首先,如圖1所示,配線基板10包含有層狀堆疊的第一絕緣層20、第二絕緣層30及第三絕緣層40。第一配線21、第二配線31及第三配線41則係分別形成於第一絕緣層20、第二絕緣層30及第三絕緣層40中。其中,第一絕緣層20、第二絕緣層30及第三絕緣層40可由例如環氧樹脂之材料所構成;第一配線21、第二配線31及第三配線41則可由金屬(例如銅)所構成。
導通孔的洞20a係形成於第一絕緣層20中。每個第一配線21形成有一導通孔21a及一配線圖樣21b。導通孔21a係形成於每個導通孔的洞20a中,且配線圖樣21b係耦接至導通孔21a。同理,每個第二配線31形成有一導通孔31a及一配線圖樣31b。導通孔31a係形成於第二絕緣層30之每個導通孔的洞30a中,且配線圖樣31b係耦接至導通孔31a。同樣地,每個第三配線41形成有一導通孔41a及一配線圖樣41b。導通孔41a係形成於第三絕緣層40之每個導通孔的洞40a中,且配線圖樣41b係耦接至導通孔41a。
第一絕緣層20包含有對應於第一配線21之凹陷22。每個凹陷22是圓形的且具有例如50~500μm的直徑。圖1至圖4F的剖面圖係依延伸穿過凹陷22之中心的平面而得。
如圖2所示,電極接觸墊23係形成於第一絕緣層20的每一凹陷22中。電極接觸墊23包含接觸墊本體24以及形成於接觸墊本體24之表面的表面電鍍層25。接觸墊本體24係由銅構成。表面電鍍層25包含直接形成於接觸墊本體24上的鎳層25a以及形成於鎳層25a上的金層25b。接觸墊本體24具有例如5~25μm的厚度。鎳層25a具有例如0.005~0.5μm的厚度。表面電鍍層25並不限於上述鎳層25a與金層25b之雙層結構。舉例而言,如圖5A所示,表面電鍍層25可具有鈀層25c與金層25b之雙層結構:如圖5B所示,表面電鍍層25可具有鎳層25a、鈀層25c與金層25b之三層結構;如圖5C所示,表面電鍍層25可具有錫層25d之單層結構。
電極接觸墊23包含位於電極接觸墊23中央的平坦部26以及自平坦部26之邊緣投射的投射部27。平坦部26包含平面26a,且平面26a係大致平行於第一絕緣層20之凹陷22的底面。投射部27包含斜面27a,且斜面27a係朝向凹陷22的邊緣傾斜並從平面26a的邊緣朝向凹陷22的側壁延伸。從凹陷22之頂端至平面26a之間係具有例如10~15μm的距離L1。從凹陷22的側壁至平面26a的邊緣之間係具有例如10~15μm的距離L2。投射部27具有例如小於5μm的高度L3。
具有平坦部26及投射部27的電極接觸墊23係與第一絕緣層20中之凹陷22的側壁接觸。因此,比起僅具有平坦部的電極接觸墊,投射部27增加了電極接觸墊23與第一絕緣層20接觸之面積。這將會改善電極接觸墊23與第一絕緣層20之間的附著並抑制電極接觸墊23與第一絕緣層20之間的介面裂開。
如圖2所示,銲球28係耦接電極接觸墊23。電極接觸墊23係藉由銲球28耦接至半導體元件接觸墊(圖未示)。
如前述,電極接觸墊23的邊緣部定義了投射部27。因此,銲球28容易被中央部(平坦部26)所接收且中央部(平坦部26)係自邊緣部(投射部27)開始凹陷。再者,銲球28係為電極接觸墊23的平坦部26及投射部27所支撐。因此,相較於僅具有平坦部的電極接觸墊,銲球28與電極接觸墊23之間的接觸面積將會增加。此外,銲球28、電極接觸墊23與凹陷22的側壁之間的空隙將會減少。據此,當應力作用於銲球28時,此實施例中之電極接觸墊23可支撐銲球28相當大之面積(接觸點),使得銲球28能獲得穩定的支撐。
於此實施例中,電極接觸墊23之表面並非均勻的圓形或平坦,且包含平面26a及斜面27a。再者,於平面26a及斜面27a之間的介面中形成有一角落。當電極接觸墊23包含均勻的圓形或平面時,應力將會沿著電極接觸墊23的表面作用於銲球並沿著表面裂開。這將導致應力傳遞或沿著電極接觸墊表面裂開。然而,於此實施例中,電極接觸墊23的表面並非均勻的表面。因此,舉例而言,當應力沿著斜面27a作用於銲球28時,應力傳遞將會停止於平面26a及斜面27a之間的介面附近。
如圖1所示,防焊層42係形成於第三絕緣層40上。防焊層42包含對應於第三配線41之開口43。這將部分地顯露第三配線41的配線圖樣41b。第三配線41係電耦接至印刷基板的電極。這使得半導體元件與印刷基板之間係透過配線基板10電耦接。
接下來,請參照圖3A至圖3F及圖4A至圖4F,將就配線基板10之製造方法進行介紹。
為了製造配線基板10,首先,如圖3A所示,準備一支持體50。金屬板或金屬薄片可被用來作為支持體50。於此實施例中,銅箔被用來作為支持體50。接著,如圖3B所示,防焊層51係形成於支持體50上。例如,可採用一乾膜作為防焊層51。防焊層51於對應該些電極接觸墊23形成之該些位置上包含有複數個開口52。
如圖3C所示,用來調整該些電極接觸墊23之形狀的複數個調整層53係形成於防焊層51的該些開口52內。該些調整層53係將銅電鍍於支持體50上顯露於防焊層51的該些開口52的部分而形成的。因此,該些調整層53係由銅所構成。上述電鍍係使用無機的成分作為電鍍液,例如硫化銅、硫酸及氯;上述電鍍係使用有機的成分作為添加劑,例如平整劑(leveler)、聚合物(polymer)及拋光劑(brightener)。每一調整層53具有例如10~15μm的厚度,以對應於圖2所示之由凹陷22(第一絕緣層20)之頂端至平面26a(電極接觸墊23)的距離L1。每一調整層53的厚度係小於每一開口52的深度。
透過調整電鍍液的成分,在每一開口52的中央部分能夠形成平整的電鍍層。據此,於此實施例中,如圖3所示,每一調整層53係包含有平面53a(第一平面)及斜面53b(第一斜面),其中平面53a係大致平行於相對應之開口52的底面,而斜面53b係從平面53a的邊緣朝向支持體50延伸至開口52的側壁。於圖3D所示之實施例中,調整層53之剖面係為六角形的。然而,當電鍍係執行於一短時間內時,斜面53b係接近支持體50。因此,調整層53之剖面可為梯形。於此情況下,具有大致呈現V型剖面的凹槽54係形成於調整層53的斜面53b與開口52的側壁之間。
如圖3E所示,電極接觸墊23的接觸墊本體24係形成於每一調整層53的表面。於此實施例中,如圖3F所示,具有0.05~10μm厚度的鎳層55係形成於每一調整層53的表面上。然後,鍍上銅以形成具有5~25μm厚度的接觸墊本體24。如圖3F所示,鎳層55係沿著調整層53的表面形成與成形,並且接觸墊本體24係包含有平面24a(第二平面)及斜面24b(第二斜面)。
接著,如圖4A所示,防焊層51係被移除。此外,接觸墊本體24及支持體50將會受到表面粗糙化之處理而得到0.5~2μm的表面粗糙度。由於上述表面粗糙化之處理,使得第一絕緣層20於圖4B所示之下一程序中易於依附至支持體50及接觸墊本體24。實際上,非等向性蝕刻(例如濕式蝕刻)可用以作為粗糙化程序。
於圖4B所示的程序中,係執行一建造程序以形成第一絕緣層20於支持體50的表面上並且蓋住接觸墊本體24。更明確地,樹脂膜係層疊於支持體50上。於施壓樹脂膜時,亦進行加熱處理。然後,樹脂膜將會固化而形成第一絕緣層20。如圖4C所示,舉例而言,第一絕緣層20之對應於接觸墊本體24的部分係以雷射光束照射而形成複數個導通孔的洞20a且顯露接觸墊本體24。接著,如圖4D所示,舉例而言,第一配線21係藉由執行半添加劑(semi-additive)程序形成於每一導通孔的洞20a內。
如圖4E所示,第二絕緣層30及第二配線31亦以相同方式形成。然後,第三絕緣層40及第三配線41亦以相同方式形成。這將會形成一配線構件。第三絕緣層40的表面係被防焊層42所覆蓋,而複數個開口43係對應於該些第三配線41而形成。形成包含有第一絕緣層20、第二絕緣層30、第三絕緣層40及第一配線21、第二配線31、第三配線41的配線構件之方法係採用不同形式的配線形成程序,例如減除(sub-tractive)程序加上半添加劑(semi-addictive)程序。
如圖4F所示,舉例而言,濕蝕刻被執行用以移除支持體50及調整層53。接著,鎳層55被蝕刻以顯露出接觸墊本體24。當接觸墊本體僅包含平面時,第一絕緣層20中之每一凹陷22的側壁係以大致直角的角度與相對應之接觸墊本體的表面接觸。於此實施例中,接觸墊本體24的邊緣部分係被斜面24b所定義。因此,第一絕緣層20中之每一凹陷22的側壁係以一鈍角與相對應之接觸墊本體的表面接觸。因此,蝕刻液並不會殘留在接近每一接觸墊本體24的邊緣部分。此外,即使當接觸墊本體24被蝕刻,斜面24b的遠端將只會形成圓角。於此情況下,於接觸墊本體24與第一絕緣層20之間的介面處之蝕刻將會被抑制。
最後地,於接觸墊本體24係為顯露的狀態下,如圖2所示,執行無電鍍以進行接觸墊本體24的表面處理並依序形成鎳層25a及金層25b。上述表面處理並不限於形成包含有鎳層25a及金層25b的表面電鍍層25。舉例而言,如圖5B所示,執行無電鍍可於接觸墊本體24的表面形成包含有鎳、鈀及金三層結構的表面電鍍層。如圖5A所示,無電鍍亦可於接觸墊本體24的表面形成包含有鈀及金雙層結構的表面電鍍層。如圖5C所示,無電鍍亦可於接觸墊本體24的表面形成僅包含有錫的表面電鍍層。有機保焊劑製程(Orgaric Solderability Preservative,OSP)被執行以於接觸墊本體24的表面提供由有機成分構成之抗氧化膜。這形成了複數個電極接觸墊23。依上述方式即可製得配線基板10。
接下來,將就此實施例之優點進行說明。
(1)當製造配線基板10時,調整層53包含平面53a及斜面53b,其中平面53a係大致平行支持體50且斜面53b係自平面53a的邊緣朝向支持體50的表面延伸至防焊層51中之相對應的開口52的側壁。結果,形成於調整層53上的接觸墊本體24包含平面24a及斜面24b,且平面24a係排列於對應調整層53的表面之中央部分,而斜面24b係排列於邊緣部分且從中央部分向外投射。藉此,當蝕刻支持體50及調整層53時,即使部分的接觸墊本體24被蝕刻,包含斜面24b的投射邊緣部之遠端將只是形成圓角。這將會抑制第一絕緣層20與接觸墊本體24之間的介面處之蝕刻。此外,由於電極接觸墊23與第一絕緣層20之間的介面處不會被蝕刻,故可抑制介面處發生脫層現象。
(2)在配線基板10中,電極接觸墊23係設置於第一絕緣層20的表面上之每一凹陷22中。電極接觸墊23包含具有平面26a之平坦部26以及具有斜面27a之投射部27。由於包含有平坦部26與投射部27的電極接觸墊23與第一絕緣層20接觸,相較於僅具有平坦部的電極接觸墊,投射部27增加了電極接觸墊23與第一絕緣層20接觸的面積。這將會改善電極接觸墊23與第一絕緣層20之間的附著並抑制電極接觸墊23與第一絕緣層20之間的介面裂開。
(3)包含有平坦部26與投射部27的電極接觸墊23係與銲球28耦接。因此,銲球28容易被電極接觸墊23的中央部接收,並且相較於僅具有平坦部的電極接觸墊,銲球28與電極接觸墊23之間的接觸面積將會增加。這改善了銲球28的穩定性,並且電極接觸墊23支撐銲球28使其更為穩定。
很明顯地,對於習知技藝之人而言,本發明並不以上述實施例為限,仍可透過不違反本發明之特徵與精神的其他形式之具體實施例呈現,例如下列形式之實施例。
於上述實施例中,如圖3E所示之程序,接觸墊本體24係形成於提供鎳層55至調整層53的表面之後。此外,如圖4所示之支持體移除程序,在移除支持體50、調整層53及鎳層55之後,表面電鍍層25形成於接觸墊本體24上。再者,如圖3E所示之電極接觸墊23形成程序,接觸墊本體24係形成於提供表面電鍍層25至調整層53上對應於鎳層55的位置之後。此外,如圖4F所示之支持體移除程序,僅有支持體50與調整層53被移除。於此例中,表面電鍍層25已經形成了。因此,在圖4F所示程序之後,不需如同前述實施例在接觸墊本體24上形成表面電鍍層25。這能夠簡化製程。舉例而言,如圖6A所示,形成於調整層53上之表面電鍍層25可以是三層結構的表面電鍍層,包含金層25b(厚度0.005~0.5μm)、鈀層25c(厚度0.005~0.5μm)及鎳層25a(厚度0.5~10μm)。如圖6B所示,表面電鍍層25亦可以是雙層結構的表面電鍍層,包含金層25b(厚度0.005~0.5μm)及鎳層25a(厚度0.5~10μm)。如圖6C所示,表面電鍍層25亦可以是雙層結構的表面電鍍層,包含金層25b(厚度0.005~0.5μm)及鈀層25c(厚度0.005~0.5μm)。
於上述實施例中,電極接觸墊23包含平坦部26以及投射部27。此外,如圖2所示,投射部27的斜面27a係為平的。然而,投射部27的形狀並沒有限制。舉例而言,投射部27的表面可以是圓的而不是平的。於此例中,於投射部27的表面與平坦部26的平面之間的介面較佳地形成一角落。這將會獲得上述實施例的第(4)項優點。
於上述實施例所述之配線基板10中,電極接觸墊23係透過銲球28耦接至半導體元件之電極接觸墊。然而,電極接觸墊23亦可透過金屬配線耦接至半導體元件。
於上述實施例所述之配線基板10中,電極接觸墊23係透過銲球28耦接至半導體元件之電極接觸墊,並且印刷基板係耦接至配線基板10的第三絕緣層40。然而,印刷基板亦可耦接至電極接觸墊23,並且半導體元件亦可耦接至第三配線41,致使部分的防焊層42顯露於開口43。
於上述實施例所述之製造方法中,在形成接觸墊本體24之後,第一絕緣層20係於移除防焊層51之後形成。然而,第一絕緣層20亦可於不移除防焊層51之情況下形成。於此例中,電極接觸墊23係形成於防焊層51的表面所設置之相對應開口52中製得的配線基板上。
於上述實施例中,環氧樹脂(epoxy resin)係用以作為絕緣層之材料,銅係用以作為每一電極接觸墊的接觸墊本體之材料以及配線的材料。然而,其他的材料,例如聚醯亞胺樹脂(Polyimide Resin),亦可作為絕緣層之材料;接觸墊本體及配線的材料亦不侷限於銅,可作變化。此外,形成於絕緣層的凹陷尺寸、電極接觸墊的尺寸、每一層的厚度及配線圖樣均無限制。堆疊的絕緣層數目亦無限制。再者,製造支持體及調整層時所採用的材料亦不侷限於銅,可作變化。另外,調整層僅需包含一平面及一斜面即可。用以形成調整層的防焊層及電鍍液並無限制,而形成調整層的程序亦無限制。舉例而言,在形成整個平坦的調整層後,調整層的邊緣部分可被蝕刻以形成斜面。此外,電鍍之外的程序亦可用以形成調整層。在此例中,程序不限於上述內容。
藉由以上較佳具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
60、50...支持體
61、53...調整層
62、23...電極接觸墊
63...絕緣層
10...配線基板
20...第一絕緣層
30...第二絕緣層
40...第三絕緣層
21...第一配線
31...第二配線
41...第三配線
20a、30a、40a...導通孔的洞
21a、31a、41a...導通孔
21b、31b、41b...配線圖樣
22...凹陷
24...接觸墊本體
25...表面電鍍層
25a、55...鎳層
25b...金層
25c...鈀層
25d...錫層
26...平坦部
27...投射部
26a、53a、24a...平面
27a、53b、24b‧‧‧斜面
28‧‧‧銲球
L1‧‧‧從凹陷頂端至平面間的距離
L2‧‧‧從凹陷側壁至平面邊緣間的距離
L3‧‧‧投射部的高度
43、52‧‧‧開口
42、51‧‧‧防焊層
54‧‧‧凹槽
27b‧‧‧邊緣
圖1係繪示根據本發明之一具體實施例的配線基板之剖面視圖。
圖2係繪示圖1的配線基板中之電極接觸墊及其周邊的放大剖面視圖。
圖3A至圖3C及圖3E係繪示製造圖1的配線基板之製程的剖面視圖。圖3D及圖3F係分別為圖3C及圖3E的放大視圖。
圖4A至圖4F係繪示製造圖1的配線基板之製程的剖面視圖。
圖5A至圖5C係繪示於本發明其他實施例中之表面電鍍層的剖面視圖。
圖6A至圖6C係繪示於本發明其他實施例中之製造包含形成於一調整層上之表面電鍍層的配線基板之製程的剖面視圖。
圖7A及圖7B係繪示先前技術中之配線基板的剖面視圖。
50...支持體
51...防焊層
52...開口
53...調整層
54...凹槽
53a...平面
53b...斜面

Claims (9)

  1. 一種配線基板製造方法,用以製造包含一電極接觸墊之一配線基板,該配線基板製造方法包含下列步驟:形成一防焊層於一支持體上,其中該防焊層於對應該配線基板之該電極接觸墊形成之一位置上包含一開口;形成一調整層於該支持體上之該防焊層的該開口內,其中該調整層包含大致上與該支持體平行之一第一平面以及從該第一平面的一邊緣朝向該支持體延伸至該開口的一側壁之一第一斜面,該第一平面係位於該調整層之一中央部分且該第一斜面係位於該調整層之一邊緣部分,其中該調整層之角落形成於該第一平面與該第一斜面之間的介面;形成該電極接觸墊於該調整層上,其中該電極接觸墊包含一接觸墊本體及一表面處理層,該表面處理層完全地覆蓋該調整層之表面,該接觸墊本體完全地覆蓋該表面處理層之表面,該表面處理層與該接觸墊本體均包含一中央部與一邊緣部,該中央部包含對應於該調整層之該中央部分之該第一平面的一中央平面,該邊緣部包含對應於該調整層之該邊緣部分之該第一斜面的一邊緣斜面,該邊緣斜面從該中央平面的一邊緣朝向該支持體延伸至該開口的該側壁,該電極接觸墊之角落形成於該中央平面與該邊緣斜面之間的介面;移除該防焊層;形成覆蓋該電極接觸墊之一絕緣層於該支持體上;形成一配線層於該絕緣層上,其中該配線層係在相對於該表 面處理層之表面上電耦接至該電極接觸墊;以及移除該支持體及該調整層,使得該電極接觸墊之該中央平面、該角落與該邊緣部會從該絕緣層暴露出來,以接受一銲球。
  2. 如申請專利範圍第1項之配線基板製造方法,其中於移除該支持體及該調整層的步驟之後,該電極接觸墊之該表面處理層包含有形成於該電極接觸墊上之一表面電鍍層。
  3. 如申請專利範圍第1項之配線基板製造方法,其中該電極接觸墊之該表面處理層包含有一表面電鍍層,並且該形成該電極接觸墊之步驟係包含:形成該表面電鍍層於該調整層上;以及形成該接觸墊本體於該表面電鍍層上。
  4. 如申請專利範圍第1項之配線基板製造方法,其中於形成該絕緣層之步驟前,該方法進一步包含下列步驟:對該電極接觸墊相對於該表面處理層之表面執行一粗糙化程序。
  5. 如申請專利範圍第1項之配線基板製造方法,其中該調整層係為電鍍形成。
  6. 如申請專利範圍第1項之配線基板製造方法,其中該邊緣部包含大致平坦之一遠端。
  7. 一種配線基板,包含:一絕緣層,係包含一凹陷,其中該凹陷包含具有一開口之一底面; 一電極接觸墊,係形成於該絕緣層中之該凹陷的該底面上,以覆蓋該開口並接受一銲球,該電極接觸墊包含完全地覆蓋該電極接觸墊之表面的一接觸墊本體及一表面處理層,以形成該電極接觸墊之一外表面,其中該電極接觸墊之該接觸墊本體及該表面處理層均包含一中央部及一邊緣部,該中央部包含大致上與該絕緣層平行之一平面,該邊緣部包含投射自該中央部的一邊緣並朝向該開口的一側壁延伸之一斜面,並且一角落形成於該中央部與該斜面之間的介面,使得該中央部係自該邊緣部開始凹陷;該電極接觸墊包含一側表面,該側表面係直接連接該電極接觸墊之該外表面以及相對於該外表面之一內表面,其中該側表面係由該接觸墊本體之側表面與該表面處理層之側表面所形成,並且整個該側表面係直接連接該凹陷之一側壁;以及一配線層,係形成於該絕緣層上,其中該配線層係透過該底面之該開口電耦接至該電極接觸墊之該接觸墊本體。
  8. 如申請專利範圍第7項之配線基板,其中該電極接觸墊之該表面處理層包含形成於該接觸墊本體上之一表面電鍍層,並且該絕緣層所耦接之該電極接觸墊之該內表面係為一經粗糙化處理之表面。
  9. 如申請專利範圍第7項之配線基板,其中該邊緣部包含大致平坦之一遠端。
TW100123500A 2010-07-08 2011-07-04 配線基板及其製造方法 TWI521618B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010155785A JP5502624B2 (ja) 2010-07-08 2010-07-08 配線基板の製造方法及び配線基板

Publications (2)

Publication Number Publication Date
TW201209945A TW201209945A (en) 2012-03-01
TWI521618B true TWI521618B (zh) 2016-02-11

Family

ID=45429376

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100123500A TWI521618B (zh) 2010-07-08 2011-07-04 配線基板及其製造方法

Country Status (5)

Country Link
US (1) US20120006591A1 (zh)
JP (1) JP5502624B2 (zh)
KR (1) KR20120005383A (zh)
CN (1) CN102316680A (zh)
TW (1) TWI521618B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142967B2 (ja) * 2008-12-10 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6166879B2 (ja) * 2011-09-06 2017-07-19 株式会社 大昌電子 片面プリント配線板およびその製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
JP6110084B2 (ja) * 2012-07-06 2017-04-05 株式会社 大昌電子 プリント配線板およびその製造方法
US9548282B2 (en) * 2012-11-08 2017-01-17 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
KR101411813B1 (ko) 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101516083B1 (ko) * 2013-10-14 2015-04-29 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9412686B2 (en) * 2014-08-26 2016-08-09 United Microelectronics Corp. Interposer structure and manufacturing method thereof
JP2016076534A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 金属ポスト付きプリント配線板およびその製造方法
KR101896226B1 (ko) * 2015-05-15 2018-10-18 스템코 주식회사 연성 회로 기판 및 그 제조 방법
KR102040605B1 (ko) 2015-07-15 2019-12-05 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR102326505B1 (ko) * 2015-08-19 2021-11-16 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR101742433B1 (ko) * 2016-04-21 2017-05-31 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
TWI576033B (zh) * 2016-05-06 2017-03-21 旭德科技股份有限公司 線路基板及其製作方法
JP6615701B2 (ja) * 2016-06-24 2019-12-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102119807B1 (ko) * 2018-02-13 2020-06-05 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
WO2020158808A1 (ja) * 2019-01-30 2020-08-06 京セラ株式会社 電子部品実装用基体および電子装置
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
KR20220033177A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP2023064346A (ja) * 2021-10-26 2023-05-11 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000165024A (ja) * 1998-11-25 2000-06-16 Kyocera Corp 配線基板および電子部品ならびにそれらの接続方法
US6586843B2 (en) * 2001-11-08 2003-07-01 Intel Corporation Integrated circuit device with covalently bonded connection structure
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
TWI331494B (en) * 2007-03-07 2010-10-01 Unimicron Technology Corp Circuit board structure
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP4213191B1 (ja) * 2007-09-06 2009-01-21 新光電気工業株式会社 配線基板の製造方法
JP4783812B2 (ja) * 2008-05-12 2011-09-28 新光電気工業株式会社 配線基板の製造方法
JP5142967B2 (ja) * 2008-12-10 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈

Also Published As

Publication number Publication date
JP2012019080A (ja) 2012-01-26
KR20120005383A (ko) 2012-01-16
US20120006591A1 (en) 2012-01-12
TW201209945A (en) 2012-03-01
CN102316680A (zh) 2012-01-11
JP5502624B2 (ja) 2014-05-28

Similar Documents

Publication Publication Date Title
TWI521618B (zh) 配線基板及其製造方法
US9693458B2 (en) Printed wiring board, method for manufacturing printed wiring board and package-on-package
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US9111818B2 (en) Packaging substrate
JP5122594B2 (ja) 凹凸パターン付きビアパッドを含む印刷回路基板
TWI525769B (zh) 封裝基板及其製法
TWI558288B (zh) 中介基板及其製法
TWI711357B (zh) 電子模塊與電路板
KR20100038148A (ko) 배선 기판 및 그 제조 방법
TWI397358B (zh) 打線基板及其製作方法
TWI487438B (zh) 印刷電路板及其製造方法
US10129980B2 (en) Circuit board and electronic component device
TW201605299A (zh) 中介基板及其製法
JP2015149325A5 (zh)
JP2009259315A (ja) 回路付サスペンション基板およびその製造方法
JP2014160798A5 (zh)
TWI536879B (zh) 軟性電路板及其製造方法
JP2020188209A (ja) プリント配線板とプリント配線板の製造方法
TWI405314B (zh) 具有無墊式導電跡線之封裝用基板
TWI468093B (zh) 多層基板之導孔結構及其製造方法
TWI607681B (zh) 線路基板的製作方法
JP5561591B2 (ja) 配線回路基板および配線回路基板の製造方法
CN110660896B (zh) 一种led封装结构及其封装方法
TWI608775B (zh) 焊墊及焊墊製作方法
TWI477212B (zh) 軟硬複合線路板及其製造方法