TWI515830B

TWI515830B - 一種製作半導體元件的方法

Info

Publication number: TWI515830B
Application number: TW100122256A
Authority: TW
Inventors: 簡金城; 李宗穎; 呂佐文; 詹書儼; 陳哲明; 林鈺閔; 徐俊偉
Original assignee: 聯華電子股份有限公司
Priority date: 2011-06-24
Filing date: 2011-06-24
Publication date: 2016-01-01
Also published as: TW201301444A

Description

一種製作半導體元件的方法

本發明是關於一種半導體元件及其製作方法，尤指一種金屬閘極(metal-gate)互補式金氧半導體(CMOS)電晶體元件及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為high-K)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配High-K閘極介電層的控制電極。

然而，即使利用high-K閘極介電層取代傳統二氧化矽或氮氧化矽閘極介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能及確保其可靠度仍為半導體業者所欲解決的問題。

因此本發明是揭露一種雙功函數金屬閘極CMOS元件的製作方法，以提升現有元件的整體效能。

本發明之較佳實施例是提供一種製作半導體元件的方法。首先提供一基底，該基底上具有一第一區域及一第二區域，然後依序形成一高介電常數介電層、一阻障層以及一第一金屬層於該基底表面。接著去除第二區域之第一金屬層、形成一多晶矽層並覆蓋第一區域之第一金屬層及第二區域之阻障層上以及圖案化該多晶矽層、該第一金屬層、該阻障層及該高介電常數介電層以於第一區域及第二區域分別形成一第一閘極結構與一第二閘極結構。最後分別形成一源極/汲極於第一閘極結構及第二閘極結構兩側之基底中。

本發明另一實施例是提供一種製作半導體元件的方法。首先提供一基底，該基底上具有一第一區域及一第二區域，然後分別形成一第一閘極結構與一第二閘極結構於第一區域及該第二區域、形成一介電層並覆蓋第一閘極結構及第二閘極結構、進行一第一平坦化製程去除部分介電層使第一閘極結構與第二閘極結構表面與介電層表面齊平、分別形成一凹槽於第一閘極結構及第二閘極結構中。接著依序形成一高介電常數介電層以及一第一金屬層於第一區域及第二區域之介電層及凹槽表面、去除第二區域之第一金屬層以及形成一第二金屬層於該第一區域之該第一金屬層及該第二區域之該介電層表面。

本發明又一實施例是揭露一種製作半導體元件的方法。首先提供一基底，該基底上具有一第一區域及一第二區域，然後分別形成一第一閘極結構與一第二閘極結構於第一區域及第二區域。接著形成一介電層並覆蓋第一閘極結構及第二閘極結構、進行一第一平坦化製程去除部分介電層使第一閘極結構與第二閘極結構表面與介電層表面齊平、分別形成一凹槽於第一閘極結構及第二閘極結構中、依序形成一高介電常數介電層以及一金屬層於第一區域及第二區域之該介電層及該凹槽表面。最後去除第二區域之第一金屬層。

本發明又一實施例是揭露一種半導體元件，其包含一基底，該基底上具有一第一區域及一第二區域；一第一閘極結構設於該第一區域，該第一閘極結構具有一第一高介電常數介電層、一第一功函數層以及一第一金屬層設於該第一高介電常數介電層及該第一功函數層之間；一第二閘極結構設於該第二區域，該第二閘極結構具有一第二高介電常數介電層、一第二功函數層以及一第二金屬層設於該第二高介電常數介電層及該第二功函數層之間，且該第二金屬層之厚度低於該第一金屬層之厚度；一第一源極/汲極設於該第一閘極結構兩側之該基底中；以及一第二源極/汲極設於該第二閘極結構兩側之該基底中。

請參照第1圖至第9圖，第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一CMOS電晶體，且本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底100上定義有一第一區域與一第二區域，例如一PMOS區域104與一NMOS區域102，且基底100內形成有複數個用來提供電性絕緣兩個電晶體區的淺溝隔離(shallow trench isolation,STI) 106。

接著形成一由氧化物、氮化物等之介電材料所構成的介質層(interfacial layer)108在基底100表面，並再依序形成一高介電常數介電層110、一阻障層112以及一金屬層114所構成的堆疊薄膜在介質層108上。

其中，高介電常數介電層110可以是一層或多層的結構，其介電常數大致大於20，而本實施例之高介電常數介電層110可包含一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)等所構成的群組。

阻障層112較佳由氮化鈦(TiN)所構成，金屬層114則較佳由氮化鉭(TaN)所構成。在本實施例中，金屬層114較佳以原子層沈積(atomic layer deposition,ALD)的方式形成於阻障層112上，且金屬層114的厚度介於數埃至數十埃較佳為20埃(Angstrom)。

接著如第2圖所示，先形成一圖案化光阻層(圖未示)在金屬層114上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，去除部分PMOS區域104的金屬層114，並剝除圖案化光阻層，以於NMOS區域102上形成一圖案化之金屬層114。

然後如第3圖所示，先依序形成一多晶矽層116以及一硬遮罩118在金屬層114及阻障層112表面，然後利用一圖案化光阻層(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩118、多晶矽層116、金屬層114、阻障層112、高介電常數介電層110及介質層108，並剝除圖案化光阻層，以於PMOS區域104及NMOS區域102上分別形成一第一閘極結構120與一第二閘極結構122，當做虛置閘極結構。

其中，多晶矽層116是用來做為一犧牲層，其亦可由不具有任何摻質(undoped)的多晶矽材料、具有N+摻質的多晶矽材料所構成或非晶矽材料所構成。硬遮罩118則由二氧化矽(SiO₂)、氮化矽(SiN)、碳化矽(SiC)或氮氧化矽(SiON)所構成。

然後如第4圖所示，分別在第一閘極結構120與第二閘極結構122側壁形成一第一側壁子124與第二側壁子126，以及在第一側壁子124與第二側壁子126兩側的基底100中分別形成一具相對應導電型之輕摻雜汲極128與源極/汲極130。

接著可對PMOS及/或NMOS進行一選擇性磊晶成長製程，例如於PMOS區域104中第二側壁子126兩側的基底100中形成一磊晶層132。在本實施例中，磊晶層132較佳包含鍺化矽，且可以單層或多層的方式形成；成長磊晶層時可現場(in-situly)摻雜，摻雜可以漸變方式進行(例如，最底層無摻質、第一層淡摻質、第二層較濃摻質、第三層濃摻質、...最頂層無摻質或淡摻質)；異質原子(在此例中為鍺原子)的濃度亦可以漸變方式改變，其濃度會視晶格常數及表面特質的考量而作改變，但表面會期望鍺原子濃度較淡或無鍺原子以利後續的矽化物形成。另外，本實施例形成源極/汲極130的離子佈植雖在磊晶層132之前進行，但又可依製程需求於磊晶層132形成後才進行。

隨後可進行一金屬矽化物製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬或其組合等所構成的金屬層(圖未示)於基底100上並覆蓋源極/汲極130與磊晶層132，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極130及磊晶層132反應，以於NMOS區域102及PMOS區域104的基底100及磊晶層132表面分別形成一矽化金屬層134。最後再去除未反應的金屬。

然後形成一遮蓋層136於基底100表面並覆蓋第一閘極結構120與第二閘極結構122，隨後再形成一層間介電層138於基底100表面並覆蓋PMOS區域104及NMOS區域102。在本實施例中，遮蓋層136較佳由氮化矽所構成，且其可於PMOS區域104與NMOS區域102具有不同的應力，而層間介電層138較佳由氧化矽所構成，且其厚度可介於1500至5000埃之間較佳約3000埃。

接著進行一平坦化製程，例如利用一化學機械研磨製程去除部分層間介電層138、部分遮蓋層136及部分硬遮罩118並停在多晶矽層116上。然後進行一蝕刻製程並掏空PMOS區域104及NMOS區域102的多晶矽層116，以於各區域分別形成一凹槽140。需注意的是，本實施例雖以同時掏空兩個區域的多晶矽層為例，但又可選擇先掏空其中一個區域的多晶矽層形成凹槽並填入金屬後，再去除另一區域的多晶矽層並填入金屬。

隨後如第5圖所示，依序全面性沈積一金屬層142以及一P型功函數金屬層144於層間介電層138上並覆蓋各凹槽140的底部及側壁。然後選擇性地去除PMOS區域104之凹槽140開口處的金屬層142及P型功函數金屬層144，例如先全面性形成一抗反射層(Anti-Reflection Coating,ARC)146於P型功函數金屬層144表面並填滿各凹槽140，並接著形成一圖案化光阻層148在NMOS區域102的抗反射層146上。

接著以圖案化光阻層148為遮罩進行一蝕刻製程，去除部分PMOS區域104的抗反射層146，使部分殘留於凹槽140中的抗反射層146當做保護層，用以保護凹槽140的底部及下半側壁的P型功函數金屬層144及金屬層142。然後再進行一蝕刻製程，去除PMOS區域104中被曝露的金屬層142及P型功函數金屬層144。最後去除抗反射層146，如第6圖所示。

然後再以類似上述的方式選擇性地去除NMOS區域102之凹槽140開口處的金屬層142及P型功函數金屬層144。例如先全面性形成一抗反射層147並填滿各凹槽140，接著形成一圖案化光阻層149在PMOS區域104的抗反射層147上，然後以圖案化光阻層149為遮罩蝕刻去除NMOS區域102的抗反射層147，使部分殘留於凹槽140中的抗反射層147當做保護層，用以保護凹槽140的底部及下半側壁的P型功函數金屬層144及金屬層142。然後再進行一蝕刻製程，去除NMOS區域102中被曝露的金屬層142及P型功函數金屬層144。之後如第7圖所示，藉由PMOS區域104之圖案化光阻層149的保護，依序去除殘留於NMOS區域102之凹槽140內的抗反射層147以及剩餘的P型功函數金屬層144。最後再去除所有的圖案化光阻層149與抗反射層147。至此，PMOS區域104之凹槽140的底部及下半側壁具有金屬層142及P型功函數金屬層144，而NMOS區域102之凹槽140的底部及下半側壁則僅具有金屬層142，且該等金屬層的高度都小於各凹槽140的深度。

之後可重複上述步驟，於NMOS區域102之凹槽140內形成一N型功函數金屬層150於P型功函數金屬層144表面，最後第8圖，再形成一低阻抗導電層152填滿凹槽140，並進行一或多道平坦化製程一起或分別對NMOS與PMOS進行平坦化，例如利用化學機械研磨製程移除及部分低阻抗導電層152、部分N型與P型功函數金屬層150/144、部分金屬層142及部分層間介電層138，以於PMOS區域104及NMOS區域102分別形成一第一金屬閘極154與第二金屬閘極156。

在本實施例中，金屬層142較佳由TaN所構成，且其厚度介於數埃至十幾埃較佳約10埃。P型功函數金屬層144為一滿足P型電晶體所需功函數要求的金屬，例如是氮化鈦(titanium nitride，TiN)或碳化鉭(tantalum carbide，TaC)等，但不以上述為限。N型功函數金屬層150為一滿足N型電晶體所需功函數要求的金屬，例如是鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)，但不以上述為限。另外，低阻抗導電層152包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等複合金屬層料，但不以此為限。

需注意的是，上述實施例雖以前高介電常數介電層(high-K first)製程來完成半導體元件的製作，本發明的精神又可應用至後高介電常數介電層(high-k last)製程，此作法也屬本發明所涵蓋的範圍。

舉例來說，如第9圖所示，可先在基底100上形成如第3圖所示之虛置閘極結構，其中虛置閘極僅包含一介質層、一多晶矽層以及一硬遮罩而不具有高介電常數介電層及阻障層。然後依序進行第4圖的製程，包括在虛置閘極周圍形成第一側壁子124及第二側壁子126、於第一側壁子124及第二側壁子126兩側的基底100中形成具相對應導電型之輕摻雜汲極128與源極/汲極區域130、形成一接觸洞蝕刻停止層136與層間介電層138於虛置閘極及基底100表面、以平坦化製程去除部分接觸洞蝕刻停止層136與層間介電層138並掏空虛置閘極中的多晶矽層等。隨後如第9圖所示，先依序形成一高介電常數介電層110、一阻障層112、一第一金屬層114於PMOS區域104及NMOS區域102之凹槽內，然後去除PMOS區域104的第一金屬層114，再形成一第二金屬層142於NMOS區域102及PMOS區域104的層間介電層138上。

其中，第一金屬層114與第二金屬層142較佳由TaN所構成，第一金屬層114的厚度介於數埃至數十埃較佳為20埃而第二金屬層142的厚度介於數埃至十幾埃較佳為10埃。由於PMOS區域104的第一金屬層114已先被去除，因此NMOS區域102的TaN的總厚度例如約為30埃而PMOS區域104的TaN厚度例如僅約為10埃。

需注意的是，依據本發明另一實施例，若一開始即沈積的第一金屬層厚度為30埃，則僅需進行一次蝕刻製程去除PMOS區域104的第一金屬層即可，而不需再形成一第二金屬層。若依此製程，NMOS區域102便具有30埃的TaN金屬層而PMOS區域104則不具有任何TaN金屬層。

之後可依據上述第一實施例分別形成一第一功函數金屬層，例如N型功函數金屬層150與一第二功函數金屬層，例如P型功函數金屬層144於NMOS區域102及PMOS區域104、形成一低阻抗導電層152於P型功函數金屬層144及N型功函數金屬層上並填滿凹槽以及進行另一平坦化製程以於NMOS區域102及PMOS區域104分別形成一金屬閘極154、156。

綜上所述，由於一般金屬閘極電晶體製程中所沈積的TaN金屬層容易影響PMOS電晶體的功函數金屬層，因此本發明較佳在形成多晶矽所構成的虛置閘極之前或之後先以蝕刻方式去除PMOS區域的至少部分TaN金屬層，使PMOS區域的TaN金屬層厚度盡量減低，如此便不至影響到PMOS電晶體的元件表現。依據本發明之實施例，沈積TaN金屬層及去除TaN金屬層的時間點可選擇在形成虛置閘極之前或之後，且又可選擇沈積兩次TaN金屬層再去除部分PMOS區域的TaN金屬層、或僅沈積一次TaN金屬層然後完全去除PMOS區域的TaN金屬層方式來完成半導體元件的製作。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧基底

102‧‧‧NMOS區域

104‧‧‧PMOS區域

106‧‧‧淺溝隔離

108‧‧‧介質層

110‧‧‧高介電常數介電層

112‧‧‧阻障層

114‧‧‧金屬層

116‧‧‧多晶矽層

118‧‧‧硬遮罩

120‧‧‧第一閘極結構

122‧‧‧第二閘極結構

124‧‧‧第一側壁子

126‧‧‧第二側壁子

128‧‧‧輕摻雜汲極

130‧‧‧源極/汲極

132‧‧‧磊晶層

134‧‧‧矽化金屬層

136‧‧‧遮蓋層

138‧‧‧層間介電層

140‧‧‧凹槽

142‧‧‧金屬層

144‧‧‧P型功函數金屬層

146‧‧‧抗反射層

147‧‧‧抗反射層

148‧‧‧圖案化光阻層

149‧‧‧圖案化光阻層

150‧‧‧N型功函數金屬層

152‧‧‧低阻抗導電層

154‧‧‧第一金屬閘極

156‧‧‧第二金屬閘極

第1圖至第9圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。

100．．．基底

102．．．NMOS區域

104．．．PMOS區域

106．．．淺溝隔離

108．．．介質層

110．．．高介電常數介電層

112．．．阻障層

114．．．金屬層

124．．．第一側壁子

126．．．第二側壁子

128．．．輕摻雜汲極

130．．．源極/汲極

132．．．磊晶層

134．．．矽化金屬層

136．．．遮蓋層

138．．．層間介電層

142．．．金屬層

144．．．P型功函數金屬層

150．．．N型功函數金屬層

152．．．低阻抗導電層

154．．．第一金屬閘極

156．．．第二金屬閘極

Claims

一種製作半導體元件的方法，包含：提供一基底，該基底上具有一第一區域及一第二區域；依序形成一高介電常數介電層、一阻障層以及一第一金屬層於該基底表面；去除該第二區域之該第一金屬層；形成一多晶矽層並覆蓋該第一區域之該第一金屬層及第二區域之該阻障層上；圖案化該多晶矽層、該第一金屬層、該阻障層及該高介電常數介電層以於該第一區域及該第二區域分別形成一第一閘極結構與一第二閘極結構；以及分別形成一源極/汲極於該第一閘極結構及該第二閘極結構兩側之該基底中。
如申請專利範圍第1項所述之方法，其中該第一區域包含一NMOS區域且該第二區域包含一PMOS區域。
如申請專利範圍第1項所述之方法，其中該阻障層包含TiN。
如申請專利範圍第1項所述之方法，其中該第一金屬層包含TaN。
如申請專利範圍第1項所述之方法，其中形成該第一閘極結構及該第二閘極結構後包含：分別形成一側壁子於該第一閘極結構及該第二閘極結構之側壁；形成該源極/汲極於該側壁子兩側之該基底；形成一層間介電層並覆蓋該第一閘極結構與該第二閘極結構；利用一第一平坦化製程去除部分該層間介電層，使該第一閘極結構與該第二閘極結構表面與該層間介電層表面齊平；分別形成一凹槽於該第一閘極結構與該第二閘極結構中；形成一第二金屬層於該第一區域及該第二區域；分別形成一第一功函數金屬層與一第二功函數金屬層於該第二金屬層上；形成一低阻抗導電層於該第一功函數金屬層及該第二功函數金屬層上並填滿該等凹槽；以及進行一第二平坦化製程以於該第一區域及該第二區域分別形成一金屬閘極。
如申請專利範圍第5項所述之方法，其中該第二金屬層包含TaN。
一種製作半導體元件的方法，包含：提供一基底，該基底上具有一第一區域及一第二區域；分別形成一第一閘極結構與一第二閘極結構於該第一區域及該第二區域；形成一層間介電層並覆蓋該第一閘極結構及該第二閘極結構；進行一第一平坦化製程去除部分該層間介電層，使該第一閘極結構與該第二閘極結構表面與該層間介電層表面齊平；分別形成一凹槽於該第一閘極結構及該第二閘極結構中；依序形成一高介電常數介電層以及一第一金屬層於該第一區域及該第二區域之該層間介電層及該凹槽表面；去除該第二區域之該第一金屬層；以及形成一第二金屬層於該第一區域之該第一金屬層及該第二區域之該層間介電層表面。
如申請專利範圍第7項所述之方法，其中該第一區域包含一NMOS區域且該第二區域包含一PMOS區域。
如申請專利範圍第7項所述之方法，另包含形成一阻障層於該高介電常數介電層及該第一金屬層之間。
如申請專利範圍第9項所述之方法，其中該阻障層包含TiN。
如申請專利範圍第7項所述之方法，其中該第一金屬層及該第二金屬層包含TaN。
如申請專利範圍第7項所述之方法，其中該第一閘極結構及該第二閘極結構各包含一多晶矽閘極。
如申請專利範圍第7項所述之方法，其中形成該第二金屬層後另包含：分別形成一第一功函數金屬層與一第二功函數金屬層於該第二金屬層上；形成一低阻抗導電層於該第一功函數金屬層及該第二功函數金屬層上並填滿該等凹槽；以及進行一第二平坦化製程以於該第一區域及該第二區域分別形成一金屬閘極。
一種製作半導體元件的方法，包含：提供一基底，該基底上具有一第一區域及一第二區域；分別形成一第一閘極結構與一第二閘極結構於該第一區域及該第二區域；形成一層間介電層並覆蓋該第一閘極結構及該第二閘極結構；進行一第一平坦化製程去除部分該層間介電層，使該第一閘極結構與該第二閘極結構表面與該層間介電層表面齊平；分別形成一凹槽於該第一閘極結構及該第二閘極結構中；依序形成一高介電常數介電層以及一金屬層於該第一區域及該第二區域之該層間介電層及該凹槽表面；以及去除該第二區域之該第一金屬層。
如申請專利範圍第14項所述之方法，其中該第一區域包含一NMOS區域且該第二區域包含一PMOS區域。
如申請專利範圍第14項所述之方法，另包含形成一阻障層於該高介電常數介電層及該第一金屬層之間。
如申請專利範圍第16項所述之方法，其中該阻障層包含TiN。
如申請專利範圍第14項所述之方法，其中該第一金屬層及該第二金屬層包含TaN。
如申請專利範圍第14項所述之方法，其中該第一閘極結構及該第二閘極結構各包含一多晶矽閘極。
如申請專利範圍第14項所述之方法，其中形成該第二金屬層後另包含：分別形成一第一功函數金屬層與一第二功函數金屬層於該第二金屬層上；形成一低阻抗導電層於該第一功函數金屬層及該第二功函數金屬層上並填滿該等凹槽；以及進行一第二平坦化製程以於該第一區域及該第二區域分別形成一金屬閘極。
一種半導體元件，包含：一基底，該基底上具有一第一區域及一第二區域；一第一閘極結構設於該第一區域，該第一閘極結構具有一第一高介電常數介電層、一第一功函數金屬層以及一第一金屬層設於該第一高介電常數介電層及該第一功函數金屬層之間；一第二閘極結構設於該第二區域，該第二閘極結構具有一第二高介電常數介電層、一第二功函數金屬層以及一第二金屬層設於該第二高介電常數介電層及該第二功函數金屬層之間，且該第二金屬層之厚度低於該第一金屬層之厚度；一第一源極/汲極設於該第一閘極結構兩側之該基底中；以及一第二源極/汲極設於該第二閘極結構兩側之該基底中。
如申請專利範圍第21項所述之半導體元件，其中該第一區域包含一NMOS區域且該第二區域包含一PMOS區域。
如申請專利範圍第21項所述之半導體元件，另包含一阻障層分別設於該第一高介電常數介電層與該第一金屬層之間以及該第二高介電常數介電層與該第二金屬層之間。
如申請專利範圍第23項所述之半導體元件，其中該阻障層包含TiN。
如申請專利範圍第21項所述之半導體元件，其中該第一金屬層及該第二金屬層包含TaN。