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TWI596620B - 時脈產生電路與包含時脈產生電路的半導體裝置 - Google Patents

時脈產生電路與包含時脈產生電路的半導體裝置 Download PDF

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TWI596620B
TWI596620B TW102102070A TW102102070A TWI596620B TW I596620 B TWI596620 B TW I596620B TW 102102070 A TW102102070 A TW 102102070A TW 102102070 A TW102102070 A TW 102102070A TW I596620 B TWI596620 B TW I596620B
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clock
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TW102102070A
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張在旻
金龍珠
權大韓
崔海郎
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愛思開海力士有限公司
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Description

時脈產生電路與包含時脈產生電路的半導體裝置
本發明大致係關於一種半導體裝置，尤指一種半導體裝置的一時脈產生電路。
一般而言，包含記憶體的半導體裝置執行與一時脈同步的一操作。因此，在同步類型半導體裝置中，輸入資料與輸出資料應精確地與一外部時脈同步。該半導體裝置接收該外部時脈，且將該外部時脈轉換成一內部時脈，並使用該已轉換內部時脈。然而，當該內部時脈被傳輸通過一時脈緩衝器與一傳輸線時，會產生該內部時脈與該外部時脈之間的一相位差。因此，為了補償該相位差，該半導體裝置通常包含一相位鎖定迴路(phase-locked loop)或一延遲鎖定迴路(delay-locked loop)。
該延遲鎖定迴路可藉由補償產生於該內部時脈與該外部時脈之間的相位差，而增加一有效資料輸出週期。該延遲鎖定迴路造成該內部時脈之相位領先該外部時脈之相位一預先確定時間，使得輸出資料可與該外部時脈被同步地輸出。
第1圖為顯示一傳統延遲鎖定迴路10之配置的一方塊圖之示意圖。在第1圖中，該延遲鎖定迴路10包含一延遲線11、一延遲模型化區塊12、一相位檢測區塊13、一更新訊號產生區塊14、一延遲線控制區塊15與一時脈 驅動器16。該延遲線11接收一輸入時脈CLKI，並產生一延遲時脈CLKD。該延遲線11延遲該輸入時脈CLKI由該延遲線控制區塊15設定的值。該延遲模型化區塊12延遲該延遲時脈CLKD一模型化延遲量，並產生一回饋時脈CLKF。該相位檢測區塊13比較該輸入時脈CLKI之相位與該回饋時脈CLKF之相位，並產生一檢測訊號DET。該更新訊號產生區塊14接收該檢測訊號DEF，並產生一更新訊號VALID。該延遲線控制區塊15接收該更新訊號VALID，且可更新該延遲線11之延遲值。該時脈驅動器16接收該延遲時脈CLKD，並產生一第一輸出時脈RCLK_DLL與一第二輸出時脈FCLK_DLL。
在此例中，該輸入時脈CLKI與該回饋時脈CLKF的相位差很大，該延遲鎖定迴路10應藉由操作多次來更新該延遲線11之延遲值，且因此，用於產生該第一輸出時脈RCLK_DLL與該第二輸出時脈FCLK_DLL的一延遲鎖定操作時間係被延長。
一時脈產生電路，其能夠連續地執行多次更新操作以用於設定一延遲線的延遲量，以及包含上文所述之時脈產生電路的半導體裝置。
在一具體實施例中，一時脈產生電路包含：一延遲線，係配置成延遲一輸入時脈，並產生一延遲時脈；一延遲模型化區塊，係配置成延遲該延遲時脈一模型化延遲量，並產生一回饋時脈；一相位檢測區塊，係配置成比較該輸入時脈之相位與該回饋時脈之相位，而產生相位資訊，並量化該輸入時脈與該回饋時脈之間的一相位差，而產生相位碼；一多重更新訊號產生區塊，係配置成產生一多重更新訊號以回應該等相位碼；以及一延遲線控制區塊，係配置成改變該 延遲線的一延遲量以回應該多重更新訊號與該相位資訊。
在一具體實施例中，一半導體裝置包含：一時脈緩衝器，係配置成緩衝一外部時脈，並產生一輸入時脈；一延遲線，係配置成延遲該輸入時脈，並產生一延遲時脈；一延遲模型化區塊，係配置成延遲該延遲時脈一模型化延遲量，並產生一回饋時脈；一相位檢測區塊，係配置成比較該輸入時脈之相位與該回饋時脈之相位，而產生相位資訊，並量化該輸入時脈與該回饋時脈之間的一相位差，而產生相位碼；一多重更新訊號產生區塊，係配置成產生一多重更新訊號以回應該等相位碼；一延遲線控制區塊，係配置成改變該延遲線的一延遲量以回應該多重更新訊號與該相位資訊；以及一時脈驅動器，係配置成緩衝該延遲時脈，而提供一輸出時脈至一時脈同步電路。
1‧‧‧時脈產生電路
10‧‧‧延遲鎖定迴路
11‧‧‧延遲線
12‧‧‧延遲模型化區塊
13‧‧‧相位檢測區塊
14‧‧‧更新訊號產生區塊
15‧‧‧延遲線控制區塊
16‧‧‧時脈驅動器
100‧‧‧延遲線
110‧‧‧粗調延遲線
120‧‧‧微調延遲線
2‧‧‧半導體裝置
200‧‧‧相位檢測區塊
210‧‧‧第一相位檢測訊號產生部分
211‧‧‧第一延遲部
212‧‧‧第一相位混合部
212-1‧‧‧第一相位混合器
212-2‧‧‧第二相位混合器
212-3‧‧‧第三相位混合器
213‧‧‧第一相位比較部
213-1‧‧‧第一相位比較器
213-2‧‧‧第二相位比較器
213-3‧‧‧第三相位比較器
220‧‧‧第二相位檢測訊號產生部分
221‧‧‧第二延遲部
222‧‧‧第二相位混合部
222-1‧‧‧第四相位混合器
222-2‧‧‧第五相位混合器
222-3‧‧‧第六相位混合器
223‧‧‧第二相位比較部
223-1‧‧‧第四相位比較器
223-2‧‧‧第五相位比較器
223-3‧‧‧第六相位比較器
230‧‧‧訊號結合部分
300‧‧‧多重更新訊號產生區塊
310‧‧‧計數部分
320‧‧‧脈衝產生部分
400‧‧‧延遲線控制區塊
410‧‧‧開關部分
420‧‧‧粗調延遲線控制部分
430‧‧‧微調延遲線控制部分
500‧‧‧時脈墊片
600‧‧‧時脈緩衝電路
700‧‧‧時脈同步電路
CDLC<0：3>‧‧‧粗調延遲訊號
CLKD‧‧‧延遲時脈
CLKEX‧‧‧外部時脈
CLKF‧‧‧回饋時脈
CLKFD‧‧‧延遲回饋時脈
CLKFD<3>‧‧‧第一回饋取樣時脈
CLKFD<4>‧‧‧第二回饋取樣時脈
CLKFD<5>‧‧‧第三回饋取樣時脈
CLKI‧‧‧輸入時脈
CLKID‧‧‧延遲輸入時脈
CLKID<3,4,5>‧‧‧輸入取樣時脈
DELAY_OUT‧‧‧相位資訊
DET‧‧‧檢測訊號
EN‧‧‧致能訊號
FCLK_DLL‧‧‧第二輸出時脈
FDLC<0：3>‧‧‧微調延遲訊號
LOCK‧‧‧鎖定訊號
N<0：n>‧‧‧相位碼
PDI<1：3>‧‧‧第一相位檢測訊號
PDI<1>‧‧‧第一位元
PDI<2>‧‧‧第二位元
PDI<3>‧‧‧第三位元
PDF<1：3>‧‧‧第二相位檢測訊號
PDF<1>‧‧‧第一位元
PDF<2>‧‧‧第二位元
PDF<3>‧‧‧第三位元
RCLK_DLL‧‧‧第一輸出時脈
VALID‧‧‧多重更新訊號
特徵、態樣及具體實施例將參照所附圖式而說明，其中：第1圖顯示一傳統延遲鎖定迴路之配置的方塊圖。
第2圖顯示依照一具體實施例的一時脈產生電路之配置的方塊圖。
第3圖顯示第2圖的相位檢測區塊之具體實施例配置的方塊圖。
第4圖顯示第3圖之第一相位混合部與第二相位混合部及第一相位比較部與第二相位比較部的配置之方塊圖。
第5圖顯示第2圖之多重更新訊號產生區塊的配置之方塊圖。
第6圖顯示第2圖之延遲線控制區塊的具體實施例之配置的方塊圖。
第7圖顯示依照一具體實施例的一半導體裝置之配置的方塊圖。
在此，根據各種具體實施例的一時脈產生電路與包含該時脈產生電路之一半導體裝置，將會參考藉由該等具體實施例之所附圖式說明於下：第2圖顯示依照一具體實施例的一時脈產生電路1之配置的方塊圖。在第2圖中，該時脈產生電路1可包含一延遲線100、一延遲模型化區塊12、一相位檢測區塊200、一多重更新訊號產生區塊300及一延遲線控制區塊400。該延遲線100接收一輸入時脈CLKI。該延遲線100可被配置成延遲該輸入時脈CLKI，並產生一延遲時脈CLKD。該延遲線100延遲該輸入時脈CLKI一預設延遲量。該延遲線100的延遲量可藉由該延遲線控制區塊400而被改變。
該延遲線100可包含一粗調延遲線110與一微調延遲線120。該粗調延遲線110的延遲量被設定以回應粗調延遲訊號CDLC<0：3>，以及該微調延遲線120的延遲量被設定以回應微調延遲訊號FDLC<0：3>。
該延遲模型化區塊12接收該延遲時脈CLKD。該延遲模型化區塊12可被配置成延遲該延遲時脈CLKD一模型化延遲量，並產生一回饋時脈CLKF。該模型化延遲量可視需要被設定，舉例來說，該模型化延遲量可為藉由複製一時間而獲得的一值，該時間係從一外部所輸入之一時脈藉由一內部電路所延遲的時間。
該相位檢測區塊200可被配置成接收該輸入時脈CLKI與該回饋時脈CLKF，並產生相位資訊DELAY_OUT與相位碼N<0：n>。該相位檢測區塊200可藉由比較該輸入時脈CLKI之相位與該回饋時脈CLKF之相位而產生相位資訊DELAY_OUT。舉例來說，該相位檢測區塊200視該輸入時脈CLKI之相位是否領先或落後該回饋時脈CLKF之相位，而可產生具有高位準與低位準 (即電壓邏輯位準)的相位資訊DELAY_OUT。
再者，該相位檢測區塊200可藉由量化該輸入時脈CLKI與該回饋時脈CLKF之間的相位差而產生該等相位碼N<0：n>。也就是說，該相位檢測區塊200可將該輸入時脈CLKI與該回饋時脈CLKF之間的相位差表現成一碼值。舉例來說，當該輸入時脈CLKI與該回饋時脈CLKF之間的相位差增加時，該相位檢測區塊200可增加該等相位碼N<0：n>之值，而該輸入時脈CLKI與該回饋時脈CLKF之間的相位差減少時，該相位檢測區塊200可減少該相位碼等N<0：n>之值。
該多重更新訊號產生區塊300可被配置成接收該等相位碼N<0：n>，並產生一多重更新訊號VALID。該多重更新訊號產生區塊300可產生對應該等相位碼而言許多次數的多重更新訊號之脈衝。舉例來說，當該等相位碼N<0：n>之值很大時，該多重更新訊號VALID的脈衝數會增加，而當該等相位碼N<0：n>之值很小時，該多重更新訊號VALID的脈衝數會減少。由於實際上該多重更新訊號產生區塊300可產生具有對應該等相位碼N<0：n>的複數脈衝之多重更新訊號VALID，因此用於改變該延遲線100之延遲量的一更新操作可連續地執行許多次。
該延遲線控制區塊400可被配置成接收該多重更新訊號VALID與該相位資訊DELAY_OUT，並產生該等粗調延遲訊號CDLC<0：3>與該等微調延遲訊號FDLC<0：3>。該延遲線控制區塊400在每次該多重更新訊號VALID的脈衝被致能時根據該相位資訊DELAY_OUT，而改變該延遲線100的延遲量。該延遲線控制區塊400可產生該等粗調延遲訊號CDLC<0：3>與該等微調延遲訊 號FDLC<0：3>之一者。換句話說，該延遲線控制區塊400可改變該粗調延遲線110與該微調延遲線120之一者的延遲量。在此具體實施例中，該粗調延遲訊號CDLC<0：3>與該等微調延遲訊號FDLC<0：3>係以4位元訊號作為例子，但注意的是本發明並不限於此。位元數係依據該粗調延遲線110與該微調延遲線120之配置而被改變。
該延遲線控制區塊400可產生該等粗調延遲訊號CDLC<0：3>與該等微調延遲訊號FDLC<0：3>之一者，以回應一鎖定訊號LOCK。依照一具體實施例的時脈產生電路1可在完成一粗調延遲操作後執行一微調一延遲操作。當執行該粗調延遲操作時，該延遲線控制區塊400可在每次該多重更新訊號VALID的脈衝被致能時根據該相位資訊DELAY_OUT，而產生該等粗部延遲訊號CDLC<0：3>，且因此該延遲線控制區塊400增加或減少該粗調延遲線110的延遲量。當完成該粗調延遲操作時，產生該鎖定訊號LOCK。當產生該鎖定訊號LOCK時，該延遲線控制區塊400可在每次多重更新訊號VALID被致能時根據該相位資訊DELAY_OUT，而產生該等微調延遲訊號FDLC<0：3>，且因此該延遲線控制區塊400增加或減少該微調延遲線120的延遲量。
在第2圖中，該時脈產生電路1更可包含一時脈驅動器16。該時脈驅動器16可被配置成接收該延遲時脈CLKD，並產生一第一輸出時脈RCLK_DLL與一第二輸出時脈FCLK_DLL。該第一輸出時脈RCLK_DLL與該第二輸出時脈FCLK_DLL係被提供至一半導體裝置之內部電路中的電路，且該半導體裝置係與一時脈同步地操作。
第3圖顯示第2圖的相位檢測區塊之具體實施例配置的方塊圖。 在第3圖中，該相位檢測區塊200可包含一第一相位檢測訊號產生部分210、一第二相位檢測訊號產生部分220與一訊號結合部分230。該第一相位檢測訊號產生部分210可由該輸入時脈CLKI而產生具有不同相位的複數輸入取樣時脈。該第一相位檢測訊號產生部分210可被配置成比較該等複數輸入取樣時脈之相位與該回饋時脈CLKF之相位，並產生第一相位檢測訊號PDI<1：3>。
該第二相位檢測訊號產生部分220可由該回饋時脈CLKF而產生具有不同相位的複數回饋取樣時脈。該第二相位檢測訊號產生部分220可被配置成比較該等複數回饋取樣時脈之相位與該輸入時脈CLKI之相位，並產生第二相位檢測訊號PDF<1：3>。
該訊號結合部分230可被配置成接收該第一相位檢測訊號PDI<1：3>與該第二相位減側訊號PDF<1：3>，並產生該相位資訊DELAY_OUT與該等相位碼N<0：n>。如上所述，該相位資訊DELAY_OUT具有關於是否該回饋時脈CLKF的相位領先或落後該輸入時脈CLKI的相位之資訊，且該等相位碼N<0：n>具有關於藉由量化該回饋時脈CLKF與該輸入時脈CLKI之間的相位差而所獲得的值。
在第3圖中，該第一相位檢測訊號產生部分210可包含一第一延遲部211、一第一相位混合部212與一第一相位比較部213。該第一延遲部211可被配置成延遲該輸入時脈CLKI一單位時間，並產生一延遲輸入時脈CLKID。該單為時間可視需要地設定，且可少於該輸入時脈CLKI的半個週期。並且，該單位時間可為該粗調延遲線110的一延遲量設定單元。
該第一相位混合部212可被配置成混合該輸入時脈CLKI之相 位與該延遲輸入時脈CLKID之相位，並產生具有不同相位的複數輸入取樣時脈CLKID<3,4,5>。該第一相位比較部213可被配置成比較個別的輸入取樣時脈CLKID<3,4,5>與該回饋時脈CLKF(即CLKFD<0>)，並產生該第一相位檢測訊號PDI<1：3>。該等第一相位檢測訊號PDI<1：3>可包含複數位元。該等複數輸入取樣時脈CLKID<3,4,5>之相位與該回饋時脈CLKF之相位的比較之個別結果可以被提供，以作為該等第一相位檢測訊號PDI<1：3>的個別位元。
該第一相位混合部212在該單位時間的延遲範圍內可產生具有不同相位的複數輸入取樣時脈CLKID<3,4,5>。該第一相位比較部213比較個別的輸入取樣時脈CLKID<3,4,5>與該回饋時脈CLKF，以及可量化該輸入時脈CLKI與該回饋時脈CLKF之間的相位差。
該第二相位檢測訊號產生部分220可包含一第二延遲部221、一第二相位混合部222與一第二相位比較部223。該第二延遲部221可被配置成延遲該回饋時脈該單位時間，並產生一延遲回饋時脈CLKFD。
該第二相位混合部222可被配置成混合該回饋時脈CLKF之相位與該延遲回饋時脈CLKFD之相位，並產生具有不同相位的複數回饋取樣時脈CLKFD<3,4,5>。該第二相位比較部223可被配置成比較個別的複數取樣時脈CLKFD<3,4,5>之相位與該輸入時脈CLKI(即CLKID<0>)之相位，並產生該等第二相位檢測訊號PDF<1：3>。該等第二相位檢測訊號PDF<1：3>包含複數位元。該等複數取樣時脈CLKFD<3,4,5>之相位與該輸入時脈CLKI之相位的比較之個別結果可以被提供，以作為該等第二相位檢測訊號PDF<1：3>的個別位元。
該第二相位混合部222在該單位時間的延遲範圍內可產生具有 不同相位的複數回饋取樣時脈CLKFD<3,4,5>。該第二相位比較部223比較個別的回饋取樣時脈CLKFD<3,4,5>與該輸入時脈CLKI，以及可量化該輸入時脈CLKI與該回饋時脈CLKF之間的相位差。
第4圖顯示第3圖之第一相位混合部與第二相位混合部及第一相位比較部與第二相位比較部的配置之方塊圖。
第4圖顯示第3圖之第一相位混合部212與第二相位混合部222及第一相位比較部213與第二相位比較部223的配置之方塊圖。在第4圖中，該第一相位混合部212可包含一第一相位混合器212-1、一第二相位混合器212-2與一第三相位混合器212-3，並且該第一相位比較部213可包含一第一相位比較器213-1、一第二相位比較器213-2與一第三相位比較器213-3。該第一相位混合器可被配置成混合該輸入時脈CLKI與該延遲輸入時脈CLKID，並產生具有一第一相位的第一輸入取樣時脈CLKID<3>。舉例來說，該第一相位混合器212-1可產生藉由延遲該輸入時脈CLKI達3/7的單位時間而獲得的時脈，以作為具有該第一相位的第一輸入取樣時脈CLKID<3>。
該第二相位混合器212-2可被配置成混合該輸入時脈CLKI與該延遲輸入時脈CLKID，並產生具有一第二相位的第二輸入取樣時脈CLKID<4>。舉例來說，該第二相位混合器212-2可產生藉由延遲該輸入時脈CLKI達4/7的單位時間而獲得的時脈，以作為具有一第二相位的第二輸入取樣時脈CLKID<4>。
該第三相位混合器212-3可被配製成混合該輸入時脈CLKI與該延遲輸入時脈CLKID，並產生具有一第三相位的第三輸入取樣時脈CLKID<5>。舉例來說，該第三相位混合器212-3可產生藉由延遲該輸入時脈CLKI達5/7的 單位時間而獲得的時脈，以作為具有該第三相位的第三輸入取樣時脈CLKID<5>。雖然在具體實施例中，藉由延遲該輸入時脈CLKI達3/7、4/7與5/7的單位時間而獲得之時脈係被提供以作為與該回饋時脈CLKF比較的時脈來作為例子，但是要注意的是並不限於該等具體實施例，且該等輸入取樣時脈CLKID<3,4,5>可藉由採用多種方式所設定的延遲量而被產生。
該第一相位比較器213-1可被配製成比較該第一輸入取樣時脈CLKID<3>之相位與該回饋時脈CLKF之相位，並產生該等第一相位檢測訊號PDI<1：3>的一第一位元PDI<1>。該第二相位比較器213-2可被配置成比較該第二輸入取樣時脈CLKID<4>之相位與該回饋時脈CLKF之相位，並產生該等第一相位檢測訊號PDI<1：3>的第二位元PDI<2>。該第三相位比較器213-3可被配置成比較該第三輸入取樣時脈CLKID<5>之相位與該回饋時脈CLKF之相位，並產生該等第一相位檢測訊號PDI<1：3>的第三位元PDI<3>。
在第4圖中，該第二相位混合部222可包含第四相位混合器222-1、第五相位混合器222-2與第六相位混合器222-3，以及該第二相位比較部223可包含第四相位比較器223-1、第五相位比較器223-2與第六相位比較器223-3。該第四相位混合器222-1可被配置成混合該回饋時脈CLKF與該延遲回饋時脈CLKFD，並產生具有一第四相位的第一回饋取樣時脈CLKFD<3>。舉例來說，該第四相位混合器222-1可產生藉由延遲該回饋時脈CLKF達3/7的單位時間而獲得的時脈，以作為具有該第四相位的第一回饋取樣時脈CLKFD<3>。
該第五相位混合器222-2可被配置成混合該回饋時脈CLKF與該延遲回饋時脈CLKFD，並產生具有一第五相位的第二回饋取樣時脈 CLKFD<4>。舉例來說，該第五相位混合器222-2可產生藉由延遲回饋時脈CLKF達4/7的單位時間而獲得的時脈，以作為具有該第五相位的第二回饋取樣時脈CLKFD<4>。
該第六相位混合器222-3可被配置成混合該回饋時脈CLKF與該延遲回饋時脈CLKFD，並產生具有一第六相位的第三回饋取樣時脈CLKFD<5>。舉例來說，該第六相位混合器222-3可產生藉由延遲該回饋時脈CLKF達5/7的單位時間而獲得的時脈，以作為具有該第六相位的第三回饋取樣時脈CLKFD<5>。雖然在具體實施例中，藉由延遲該回饋時脈CLKF達3/7、4/7與5/7的單位時間而被獲得之時脈係被提供以作為與該輸入時脈CLKI比較的時脈來作為例子，但是要注意的是並不限於該等具體實施例，且該輸入取樣時脈CLKID<3,4,5>可藉由採用多種方式所設定的延遲量而被產生。
該第四相位比較器223-1可被配置成比較該第一回饋取樣時脈CLKFD<3>之相位與該輸入時脈CLKI之相位，並產生該等第二相位檢測訊號PDF<1：3>的第一位元PDF<1>。該第五相位比較器223-2可被配置成比較該第二回饋取樣時脈CLKFD<4>之相位與該輸入時脈CLKI之相位，並產生該第二相位檢測訊號PDF<1：3>的第二位元PDF<2>。該第六相位比較器223-3可被配置成比較該第三回饋取樣時脈CLKFD<5>之相位與該輸入時脈CLKI之相位，並產生該等第二相位檢測訊號PDF<1：3>的第三位元PDF<3>。
第5圖顯示第2圖之多重更新訊號產生區塊300的配置之方塊圖。在第5圖中，該多重更新訊號產生區塊300可包含一計數部分310與一脈衝產生部分320。該計數部分310接收該等相位碼N<0：n>與該多重更新訊號 VALID。該計數部分310可被配置成比較對應於該等相位碼N<0：n>的值與該多重更新訊號VALID的脈衝產生次數，並產生一致能訊號EN。當輸入該等相位碼N<0：n>時，該計數部分310可致能該致能訊號EN，而當對應於該等相位碼N<0：n>的值與該多重更新訊號VALID的脈衝產生次數彼此相同時，該計數部分去能該致能訊號EN。
在該致能訊號EN被致能的期間，該脈衝產生部分320可被配置成產生該多重更新訊號VALID的脈衝。舉例來說，該脈衝產生部分320可產生該多重更新訊號VALID的脈衝，該多重更新訊號VALID的脈衝係與該輸入時脈CLKI同步。
該計數部分310可維持該致能訊號EN的致能狀態，使得該多重更新訊號VALID的脈衝可藉由對應於該等相位碼N<0：n>之值的數量而被產生。在該致能訊號EN被致能的期間，該脈衝產生部分320可連續地產生該多重更新訊號VALID的脈衝。
第6圖顯示第2圖之延遲線控制區塊400的具體實施例之方塊圖。在第6圖中，該延遲線控制區塊400可包含一開關部分410、一粗調延遲線控制部分420與一微調延遲線控制部分430。該開關部分410可被配置成提供該多重更新訊號VALID至該粗調延遲線控制部分420與該微調延遲線控制部分430之一者，以回應該鎖定訊號LOCK。
該粗調延遲線控制部分420可被配置成產生該等粗調延遲訊號CDLC<0：3>，以回應該多重更新訊號VALID與該相位資訊DELAY_OUT。當該多重更新訊號VALID的脈衝被致能時，該粗調延遲線控制部分420可根據該相 位資訊DELAY_OUT的位準而產生該等粗調延遲訊號CDLC<0：3>。舉例來說，當該多重更新訊號VALID的脈衝被致能且該相位資訊DELAY_OUT的位準為高位準時，該粗調延遲線控制部分420可產生該等粗調延遲訊號CDLC<0：3>，以用於增加該粗調延遲線110的延遲量。另外，當該多重更新訊號VALID的脈衝被致能且該相位資訊DELAY_OUT的位準為低位準時，該粗調延遲線控制部分420可產生該粗調延遲訊號CDLC<0：3>，以用於減少該粗調延遲線110的延遲量。
該微調延遲線控制部分430可被配置成產生該等微調延遲訊號FDLC<0：3>，以回應該多重更新訊號VALID與該相位資訊DELAY_OUT。當該多重更新訊號VALID的脈衝被致能時，該微調延遲線控制部分430可根據該相位資訊DELAY_OUT之位準而產生該等微調延遲訊號FDLC<0：3>。舉例來說，與該粗調延遲線控制部分420相似，當該多重更新訊號VALID被致能且該相位資訊DELAY_OUT的位準為高位準時，該微調延遲線控制部分430可產生該等微調延遲訊號FDLC<0：3>，以用於增加該微調延遲線120的延遲量。再者，當該多重更新訊號VALID的脈衝被致能且該相位資訊DELAY_OUT的位準為低位準時，該微調延遲線控制部分430可產生該等微調延遲訊號FDLC<0：3>，以用於減少該微調延遲線120的延遲量。
依照一具體實施例的時脈產生電路1，其比較該輸入時脈CLKI之相位與該回饋時脈CLKF之相位，並可產生該相位資訊DELAY_OUT與該等相位碼N<0：n>。該時脈產生電路1提供關於該輸入時脈CLKI之相位與該回饋時脈CLKF之相位的何者領先之資訊，以作為該相位資訊DELAY_OUT，使得 該延遲線控制區塊400可增加或減少該延遲線100的延遲量。此外，該時脈產生電路1藉由量化該輸入時脈CLKI與該回饋時脈CLKF之間的相位差而提供該等相位碼N<0：n>，並可產生具有致能許多次的脈衝之多重更新訊號VALID。也就是說，該時脈產生電路1可藉由一次比較該輸入時脈CLKI之相位與該回饋時脈CLKF之相位，而執行許多次該延遲線100的延遲量之更新。因此，一具體實施例允許一時脈產生電路的一快速延遲鎖定操作，且可增進一半導體裝置的操作速度。
第7圖顯示依照一具體實施例的一半導體裝置2之配置的方塊圖。在第7圖中，該半導體裝置2可包含一時脈墊片500、一時脈緩衝電路600、一時脈產生電路1與一時脈同步電路700。一外部時脈CLKEX可經由該時脈墊片500而被輸入至該半導體裝置2。
該時脈緩衝區塊600可被配置成緩衝該外部時脈CLKEX，並產生一輸入時脈CLKI。該時脈產生電路1可被配置成控制該輸入時脈CLKI之相位，並產生一第一輸出時脈RCLK_DLL與一第二輸出時脈FCLK_DLL。
該時脈同步電路700執行與該第一輸出時脈RCLK_DLL及該第二輸出時脈FCLK_DLL同步的一操作。舉例來說，該時脈同步電路700可包含一電路，例如一資料輸出電路與一輸出致能訊號產生電路。
雖然特定具體實施例係已說明如上，但該領域技術人員需理解所說明之具體實施例僅為舉例。因此，本文所述之時脈產生電路與包含該時脈產生電路的半導體裝置不應受限於所述之具體實施例。
1‧‧‧時脈產生電路
12‧‧‧延遲模型化區塊
16‧‧‧時脈驅動器
100‧‧‧延遲線
110‧‧‧粗調延遲線
120‧‧‧微調延遲線
200‧‧‧相位檢測區塊
300‧‧‧多重更新訊號產生區塊
400‧‧‧延遲線控制區塊
CDLC<0：3>‧‧‧粗調延遲訊號
CLKI‧‧‧輸入時脈
CLKD‧‧‧延遲時脈
CLKF‧‧‧回饋時脈
DELAY_OUT‧‧‧相位資訊
FCLK_DLL‧‧‧第二輸出時脈
FDLC<0：3>‧‧‧微調延遲訊號
LOCK‧‧‧鎖定訊號
N<0：n>‧‧‧相位碼
RCLK_DLL‧‧‧第一輸出時脈
VALID‧‧‧多重更新訊號

Claims (18)

  1. 一種時脈產生電路，其包含：一延遲線，係配置成延遲一輸入時脈，並產生一延遲時脈；一延遲模型化區塊，係配置成延遲該延遲時脈一模型化延遲量，並產生一回饋時脈；一相位檢測區塊，係配置成比較該輸入時脈之相位與該回饋時脈之相位，而產生相位資訊，並量化該輸入時脈與該回饋時脈之間的一相位差，而產生相位碼；一多重更新訊號產生區塊，係配置成產生一多重更新訊號以回應該等相位碼，其中該多重更新訊號產生區塊產生具有複數脈衝之該多重更新訊號，其中該等脈衝的次數對應於該等相位碼；以及一延遲線控制區塊，係配置成改變該延遲線的一延遲量以回應該多重更新訊號與該相位資訊。
  2. 如申請專利範圍第1項所述之時脈產生電路，其中該相位檢測區塊包含：一第一相位檢測訊號產生部分，係配置成由該輸入時脈而產生具有不同相位的複數輸入取樣時脈，並比較該等複數輸入取樣區塊之相位與該回饋時脈之相位，而產生第一相位檢測訊號；一第二相位檢測訊號產生部分，係配置成由該回饋時脈而產生具有不同相位的複數回饋取樣時脈，並比較該等複數回饋取樣時脈之相位與該輸入時脈之相位，而產生第二相位檢測訊號；以及一訊號結合部分，係配置成結合該第一相位檢測訊號與該第二相位檢測訊號，並產生該相位資訊與該等相位碼。
  3. 如申請專利範圍第2項所述之時脈產生電路，其中該第一相位檢測訊號產生部分包含：一第一延遲部，係配置成延遲該輸入時脈一單位時間，並產生一延遲輸入時脈；一第一相位混合部，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並產生該等複數輸入取樣時脈；以及一第一相位比較部，係配置成比較該等複數輸入取樣時脈之相位與該回饋時脈之相位，並產生該等第一相位檢測訊號。
  4. 如申請專利範圍第3項所述之時脈產生電路，其中該第一相位混合部包含：一第一相位混合器，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並在該單位時間內產生具有一第一相位的一第一輸入取樣時脈；以及一第二相位混合器，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並在該單位時間內產生具有一第二相位的一第二輸入取樣時脈。
  5. 如申請專利範圍第4項所述之時脈產生電路，其中該第一相位比較部包含：一第一相位比較器，係配置成比較該第一輸入取樣時脈與該回饋時脈，並產生該第一相位檢測訊號的一第一位元；以及一第二相位比較器，係配置成比較該第二輸入取樣時脈與該回饋時脈，並產生該第一相位檢測訊號的一第二位元。
  6. 如申請專利範圍第2項所述之時脈產生電路，其中該第二相位檢測訊號產生部分包含： 一第二延遲部，係配置成延遲該回饋時脈一單位時間，並產生一延遲回饋時脈；一第二相位混合部，係配置成混合該回饋時脈之相位與該延遲回饋時脈之相位，並產生該等複數回饋取樣時脈；以及一第二相位比較部，係配置成比較該等複數回饋取樣時脈之相位與該輸入時脈之相位，並產生該等第二相位檢測訊號。
  7. 如申請專利範圍第6項所述之時脈產生電路，其中該第二相位混合部包含：一第三相位混合器，係配置成混合該回饋時脈之相位與該延遲回饋時脈之相位，並在該單位時間內產生具有一第三相位的一第一回饋取樣時脈；以及一第四相位混合器，係配置成混合該回饋時脈之相位與該延遲回饋時脈之相位，並在該單位時間內產生具有一第四相位的一第二回饋取樣時脈。
  8. 如申請專利範圍第6項所述之時脈產生電路，其中該第二相位比較部包含：一第三相位比較器，係配置成比較該第一回饋取樣時脈與該輸入時脈，並產生該第二相位檢測訊號的一第一位元；以及一第四相位比較器，係配置成比較該第二回饋取樣時脈與該輸入時脈，並產生該第二相位檢測訊號的一第二位元。
  9. 如申請專利範圍第1項所述之時脈產生電路，其中該延遲線包含一粗調延遲線與一微調延遲線，以及其中該延遲線控制區塊在每次該多重更新訊號被致能時根據該相位資訊，而改變該粗調延遲線與該微調延遲線之一者的一延遲量。
  10. 一種半導體裝置，其包含：一時脈緩衝器，係配置成緩衝一外部時脈，並產生一輸入時脈；一延遲線，係配置成延遲該輸入時脈，並產生一延遲時脈；一延遲模型化區塊，係配置成延遲該延遲區塊一模型化延遲量，並產生一回饋時脈；一相位檢測區塊，係配置成比較該輸入時脈之相位與該回饋時脈之相位，而產生相位資訊，並量化介於該輸入時脈與該回饋時脈之間的一相位差，而產生相位碼；一多重更新訊號產生區塊，係配置成產生一多重更新訊號以回應該等相位碼，其中該多重更新訊號產生區塊產生具有複數脈衝之該多重更新訊號，其中該等脈衝的次數對應於該等相位碼；一延遲線控制區塊，係配置成改變該延遲線的一延遲量以回應該多重更新訊號與該相位資訊；以及一時脈驅動器，係配置成緩衝該延遲時脈，而提供一輸出時脈至一時脈同步電路。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該相位檢測區塊包含：一第一相位檢測訊號產生部分，係配置成由該輸入時脈而產生複數具有不同相位的輸入取樣時脈，並比較該等複數輸入取樣時脈之相位與該回饋時脈之相位，而產生第一相位檢測訊號；一第二相位檢測訊號產生部分，係配置成由該回饋時脈而產生複數具有不同相位的回饋取樣時脈，並比較該等複數回饋取樣時脈之相位與該輸入時 脈之相位，並產生第二相位檢測訊號；以及一訊號結合部分，係配置成結合該第一相位檢測訊號與該第二相位檢測訊號，並產生該相位資訊與該等相位碼。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該第一相位檢測訊號產生部分包含：一第一延遲部，係配置成延遲該輸入時脈一單位時間，並產生一延遲輸入時脈；一第一相位混合部，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並產生該等複數輸入取樣時脈；以及一第一相位比較部，係配置成比較該等複數輸入取樣時脈之相位與該回饋時脈之相位，並產生一第一相位檢測訊號。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該第一相位混合部包含：一第一相位混合器，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並在該單位時間內產生具有一第一相位的一第一輸入取樣時脈；以及一第二相位混合器，係配置成混合該輸入時脈之相位與該延遲輸入時脈之相位，並在該單位時間內產生具有一第二相位的一第二輸入取樣時脈。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該第一相位比較部包含：一第一相位比較器，係配置成比較該第一輸入取樣時脈與該回饋時脈，並產生該第一相位檢測訊號的一第一位元；以及一第二相位比較器，係配置成比較該第二輸入取樣時脈與該回饋時脈， 並產生該第一相位檢測訊號的一第二位元。
  15. 如申請專利範圍第11項所述之半導體裝置，其中該第二相位檢測訊號產生部分包含：一第二延遲部，係配置成延遲該回饋時脈一單位時間，並產生一延遲回饋時脈；一第二相位混合部，係配置成混合該回饋時脈之相位與該延遲回饋時脈之相位，並產生該等複數回饋取樣時脈；以及一第二相位比較部，係配置成比較該等複數回饋取樣時脈之相位與該輸入時脈之相位，並產生該第二相位檢測訊號。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該第二相位混合部包含：一第三相位混合器，係配置成混合該回饋訊號之相位與該延遲回饋時脈之相位，並在該單位時間內產生具有一第三相位的一第一回饋取樣時脈；以及一第四相位混合器，係配置成混合該回饋時脈之相位與該延遲回饋時脈之相位，並在該單位時間內產生具有一第四相位的一第二回饋取樣時脈。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第二相位比較部包含：一第三相位比較器，係配置成比較該第一回饋取樣時脈與該輸入時脈，並產生該第二相位檢測訊號的一第一位元；以及一第四相位比較器，係配置成比較該第二回饋取樣時脈與該輸入時脈，並產生該第二相位檢測訊號的一第二位元。
  18. 如申請專利範圍第10項所述之半導體裝置， 其中該延遲線包含一粗調延遲線與一微調延遲線，其中該延遲線控制區塊在每次該多重更新訊號被致能時根據該相位資訊，而改變該粗調延遲線與該微調延遲線之一者的一延遲量。
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