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TWI591828B - Semiconductor device and method of manufacturing the same - Google Patents

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TWI591828B
TWI591828B TW104107081A TW104107081A TWI591828B TW I591828 B TWI591828 B TW I591828B TW 104107081 A TW104107081 A TW 104107081A TW 104107081 A TW104107081 A TW 104107081A TW I591828 B TWI591828 B TW I591828B
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semiconductor device
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Hiroshi Kono
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Toshiba Kk
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Description

半導體裝置及其製造方法 [相關申請案]
本申請案享受以日本專利申請案2014-186141號(申請日：2014年9月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含該基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置及其製造方法。
於MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體)等半導體裝置中，有提高通道密度以獲得大電流之構造。例如，溝槽閘極構造即為其一。此處，使用碳化矽(SiC)、矽(Si)作為半導體裝置之材料。
碳化矽之擊穿電場強度為矽之擊穿電場強度之約10倍。因此，於使用碳化矽作為半導體裝置之材料之情形時，有對該半導體裝置施加矽器件之約10倍之電場之情形。
然而，於此情形時，對溝槽閘極施加較相同構造之矽器件大之電場，有溝槽閘極之閘極絕緣膜或閘極電極被擊穿之問題。
本發明所欲解決之問題在於提供一種使溝槽閘極之耐壓提高之半導體裝置及其製造方法。
實施形態之半導體裝置包含：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間； 第2導電型之複數個第2半導體區域，其等選擇性地設置於上述第1半導體區域與上述第2電極之間；第1導電型之第3半導體區域，其設置於上述複數個第2半導體區域之各者與上述第2電極之間；及第3電極，其位於由上述複數個第2半導體區域中相鄰之上述第2半導體區域夾著之上述第1半導體區域上，介隔絕緣膜而設置於上述第1半導體區域、上述第2半導體區域、及上述第3半導體區域，且上述第1電極側之角部介隔上述絕緣膜而被上述第2半導體區域所覆蓋。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
10‧‧‧第1電極
11‧‧‧第2電極
20‧‧‧第1半導體區域
20a‧‧‧部分
21‧‧‧漂移區域
22‧‧‧汲極區域
30‧‧‧第2半導體區域
30a‧‧‧一部分
35‧‧‧半導體區域
40‧‧‧第3半導體區域
40a‧‧‧一部分
50‧‧‧第3電極
50c‧‧‧角部
51‧‧‧絕緣膜
52‧‧‧層間絕緣膜
53‧‧‧絕緣膜
55‧‧‧第3電極
90‧‧‧掩膜層
91‧‧‧掩膜層
92‧‧‧掩膜層
93‧‧‧掩膜層
94‧‧‧掩膜層
95‧‧‧溝槽
100‧‧‧半導體裝置
500‧‧‧閘極電極
510‧‧‧閘極絕緣膜
d‧‧‧重疊區域
e‧‧‧電子電流
圖1(a)係表示第1實施形態之半導體裝置之主要部分且表示沿圖1(b)之A-A'線之位置上之剖面的模式性剖面圖，圖1(b)係表示第1實施形態之半導體裝置之模式性俯視圖。
圖2(a)係將第1實施形態之半導體裝置之基極區域附近放大所得之模式性剖面圖，圖2(b)及圖2(c)係表示第1實施形態之半導體裝置之基極區域中之雜質濃度分佈的圖。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之作用之模式性剖面圖。
圖4(a)~圖4(b)係表示第1實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
圖5(a)~圖5(b)係表示第1實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
圖6(a)~圖6(b)係表示第1實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
圖7(a)~圖7(b)係表示第1實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
圖8係表示參考例之半導體裝置之主要部分之模式性剖面圖。
圖9係表示第2實施形態之半導體裝置之主要部分之模式性剖 面圖。
圖10(a)~圖10(b)係表示第2實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
以下，一面參照圖式一面對實施形態進行說明。於以下之說明中，對相同構件標註相同符號，並對說明過一次之構件適當省略其說明。又，於實施形態之圖中導入XYZ座標。
(第1實施形態)
圖1(a)係表示第1實施形態之半導體裝置之主要部分且表示沿圖1(b)之A-A'線之位置上之剖面的模式性剖面圖，圖1(b)係表示第1實施形態之半導體裝置之模式性俯視圖。
第1實施形態之半導體裝置1係上下電極構造之MOSFET。例如，半導體裝置1包含作為下側電極之第1電極10(以下，例如稱為汲極電極10)、及作為上側電極之第2電極11(以下，例如稱為源極電極11)。
於半導體裝置1中，於汲極電極10與源極電極11之間設置有n型或n+型之第1半導體區域20(以下，例如稱為半導體區域20)。半導體區域20具有n型之漂移區域21、及n+型之汲極區域22。汲極區域22設置於漂移區域21與汲極電極10之間。汲極區域22與汲極電極10相接。
於半導體區域20與源極電極11之間，選擇性地設置有p型之複數個第2半導體區域30(以下，例如稱為基極區域30)。複數個基極區域30係沿X方向延伸。複數個基極區域30之各者隔開特定間隔地沿Y方向排列。複數個基極區域30與半導體區域20相接。
於複數個基極區域30之各者與源極電極11之間，設置有n+型之第3半導體區域40(以下，例如稱為源極區域40)。源極區域40與 基極區域30相接。於複數個基極區域30之各者與源極電極11之間，設置有p+型之半導體區域35。源極電極11與源極區域40及半導體區域35相接。亦可於源極電極11與源極區域40及半導體區域35之間設置矽化物層。
於源極電極11與由在Y方向上相鄰之基極區域30夾著之半導體區域20之部分20a之間，設置有第3電極50(以下，例如稱為閘極電極50)。閘極電極50係設置於由複數個基極區域30中之相鄰之基極區域30夾著之半導體區域20上。閘極電極50介隔絕緣膜(以下，例如稱為閘極絕緣膜51)而與半導體區域20、基極區域30、及源極區域40相接。閘極電極50之汲極電極10側之角部介隔閘極絕緣膜51而被基極區域30所覆蓋。例如，閘極電極50除設置於源極電極11與由相鄰之基極區域30夾著之半導體區域20之部分20a之間，亦設置於源極電極11與夾著半導體區域20之部分20a之相鄰半導體區域20之各者之一部分之間。閘極電極50係沿相對於自汲極電極10朝向源極電極11之Z方向垂直之X方向延伸。
於閘極電極50與半導體區域20、基極區域30、及源極區域40之間，設置有閘極絕緣膜51。於閘極電極50與源極電極11之間，設置有層間絕緣膜52。
作為相對於X方向垂直地切斷閘極電極50之情形時之閘極電極50之剖面，於圖1(a)中，例示有矩形狀之剖面作為一例。汲極電極10側之閘極電極50之角部50c係介隔閘極絕緣膜51而被基極區域30所被覆。
各個半導體區域之主成分例如為碳化矽(SiC)。各個半導體區域之主成分亦可為矽(Si)、氮化鎵(GaN)等。絕緣膜、層間絕緣膜之材料例如包含矽氧化物(SiOx)、矽氮化物(SiNx)等。
電極10、11之材料例如為包含選自鋁(Al)、鈦(Ti)、鎳(Ni)、塢 (W)、金(Au)等之群中之至少1種之金屬。閘極電極50之材料例如包含多晶矽。
於實施形態中，只要未特別說明，則以n+型、n型之順序表示n型(第2導電型)之雜質濃度降低。以p+型、p型之順序表示p型(第1導電型)之雜質濃度降低。
作為n+型、n型等導電型之雜質元素，例如應用磷(P)、砷(As)等。作為p+型、p型等導電型之雜質元素，例如應用硼(B)、鋁(Al)等。又，於半導體裝置1中，即便將p型之導電型與n型之導電型更換亦可獲得相同之效果。
圖2(a)係將第1實施形態之半導體裝置之基極區域附近放大所得之模式性剖面圖，圖2(b)及圖2(c)係表示第1實施形態之半導體裝置之基極區域中之雜質濃度分佈的圖。
此處，於圖2(b)及圖2(c)中，表示形成於基極區域30之通道區域中之雜質濃度分佈之一例。例如，於圖2(b)中，示出圖2(a)之點A與點B之間之雜質濃度分佈之一例，於圖2(c)中，示出圖2(a)之點C與點D之間之雜質濃度分佈之一例。
如圖2(b)所示，點A與點B之間之雜質濃度大致固定。另一方面，如圖2(c)所示，關於點C與點D之間之雜質濃度，雜質濃度分佈之波峰較點C側更位於點D側。
基極區域30係藉由如下方式形成，即，於將p型之雜質元素離子注入於半導體區域20之上表面附近後，藉由熱處理使p型之雜質元素活化。於使用鋁(Al)作為雜質元素之情形時，幾乎不產生由加熱引起之雜質元素之擴散。因此，以由離子注入決定之雜質濃度分佈成為圖2(b)、(c)之狀態之方式進行多段離子注入。另一方面，於使用硼(B)作為雜質元素之情形時，需要考慮由加熱引起之雜質元素之熱擴散。藉由在考慮自點C與點D之波峰位置之雜質擴散之基礎上進行 多段注入，而於Y方向(點A-點B間)上，雜質濃度大致固定，於Z方向(點C-點D間)上，可將雜質濃度分佈之波峰設定於特定之位置。
再者，對於圖2(c)所示之點C與點D之間之雜質濃度，亦可調整為大致固定。此種雜質濃度分佈亦包含於實施形態。
對半導體裝置1之作用進行說明。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之作用之模式性剖面圖。
圖3(a)表示半導體裝置1之接通狀態。
於半導體裝置1中，對汲極電極10施加較源極電極11高之電位。於對閘極電極50施加大於等於閾值電位(Vth)之電位之情形時，於基極區域30中，沿閘極絕緣膜51形成通道區域。藉此，例如，於源極區域40、通道區域、及漂移區域21流通電子電流(e)。
通道區域之雜質濃度設定為較pn接面部附近之雜質濃度低(圖2(c))。即，於對閘極電極50施加特定電位之情形時，通道區域之雜質濃度被調整為通道區域確實地成為反轉層之濃度。
圖3(b)表示半導體裝置1之斷開狀態。
於斷開狀態下，亦對汲極電極10施加較源極電極11高之電位。當對閘極電極50施加低於閾值電位之電位時，於基極區域30不形成通道，半導體裝置1成為斷開狀態。
於斷開狀態下，空乏層自基極區域30與漂移區域21之pn接面部擴展至基極區域30及漂移區域21之各者(圖中之箭頭)。於被相鄰之基極區域30夾著之半導體區域20之部分20a內，自其兩側之pn接面部延伸出之空乏層彼此重疊。
即，於閘極電極50下之漂移區域21內，較於基極區域30內更早地形成空乏層，閘極電極50下之漂移區域21內被空乏層所堵塞。藉此，於斷開狀態下，電場難以進入基極區域30內，對閘極絕緣膜 51施加之電場得以緩和。又，於施加高電壓時，電場集中於基極區域30之角部，藉此可抑制對溝槽閘極底部之閘極絕緣膜51施加之電場之強度。該電場抑制效果係由基極區域30之間隔、下述基極區域30之雜質濃度之波峰濃度、基極區域30之間之漂移區域21之濃度所決定。藉由適當設定該等參數，可抑制閘極絕緣膜51之擊穿，提高作為半導體裝置之可靠性。
又，於半導體裝置1中，如圖2(c)所示，點C與點D之間之雜質濃度分佈之波峰位於較基極區域30之內部更靠pn接面部側。與閘極絕緣膜51相接之基極區域30之表面濃度係如上所述般以通道區域於適當之閾值電壓下形成反轉通道之方式被調整。另一方面，藉由將波峰濃度設定為較漂移區域21之n型雜質濃度高兩位數左右，而使自pn接面部延伸之空乏層較延伸至基極區域30之內部更快地延伸至閘極電極50下之漂移區域21及基極區域30下之漂移區域21。因此，於斷開狀態下，空乏層難以到達源極區域40，可抑制所謂之衝穿(punch-through)。
又，於半導體裝置1中，閘極電極50之角部50c被基極區域30所被覆。藉此，於斷開狀態下，可抑制電場集中於閘極電極50之角部50c。藉此，電場集中於閘極絕緣膜51之角部之情形得以抑制，閘極絕緣膜51難以被擊穿，進而閘極電極50難以被擊穿。
對第1實施形態之半導體裝置1之製造過程進行說明。
圖4(a)~圖7(b)係表示第1實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
例如，如圖4(a)所示，準備具有汲極區域22、及設置於汲極區域22上之漂移區域21之半導體區域20。
其次，如圖4(b)所示，於半導體區域20上選擇性地形成掩膜層90。掩膜層90包含矽氧化物。繼而，於自掩膜層90露出之半導體區 域20之表面注入p型之雜質元素。
例如，圖中之箭頭模式性地表示注入雜質元素之情況(以下亦同)。藉此，於半導體區域20之表面選擇性地形成複數個基極區域30。複數個基極區域30於Y方向上相鄰。此後，將掩膜層90去除。
其次，如圖5(a)所示，於基極區域30上選擇性地形成掩膜層91。掩膜層91包含矽氧化物。繼而，於自掩膜層91露出之半導體區域20之表面、及基極區域30之表面注入n型之雜質元素。此後，將掩膜層91去除。
藉此，於半導體區域20之部分20a之表面、及複數個基極區域30之表面形成源極區域40。所謂半導體區域20之部分20a係指由相鄰之基極區域30夾著之部分。
其次，如圖5(b)所示，於源極區域40上選擇性地形成掩膜層92。掩膜層92包含矽氧化物。繼而，於自掩膜層92露出之源極區域40之表面注入p型之雜質元素。藉此，形成與源極區域40相接之半導體區域35。此後，將掩膜層92去除。去除掩膜層92後，例如實施1600℃~2000℃之溫度下之加熱處理，而進行各種雜質元素之活化。
其次，如圖6(a)所示，於源極區域40上及半導體區域35上選擇性地形成掩膜層93。掩膜層93包含矽氧化物、抗蝕劑等。繼而，將自掩膜層93露出之源極區域40之一部分、位於該部分下之半導體區域20之一部分及基極區域30之一部分去除。各區域之除去係藉由RIE(Reactive Ion Etching，反應性離子蝕刻)進行。
藉此，形成溝槽95而露出半導體區域20之部分20a、及與半導體區域20之部分20a相接之基極區域之各者之一部分30a。此後，將掩膜層93去除。
其次，如圖6(b)所示，於溝槽95內、源極區域40上及半導體區域35上形成閘極絕緣膜51。閘極絕緣膜51可藉由熱氧化而形成， 亦可藉由氮化處理而形成。氮化處理所使用之氣體例如為NO、N2O、NH3等。或者，閘極絕緣膜51亦可藉由CVD(Chemical Vapor Deposition，化學氣相沈積)而形成。
其次，如圖7(a)所示，於溝槽95內、源極區域40上及半導體區域35上介隔閘極絕緣膜51而形成閘極電極50。閘極電極50例如藉由CVD而形成。此後，對於源極區域40上及半導體區域35上之閘極電極50，藉由CMP(Chemical Mechanical Polishing，化學機械拋光)、或回蝕將其與閘極絕緣膜51一併去除。
其次，如圖7(b)所示，於閘極電極50上、閘極絕緣膜51上、及源極區域40之一部分40a上形成層間絕緣膜52。此後，形成連接於汲極區域22之汲極電極10、及連接於源極區域40及半導體區域35之源極電極11。藉由此種製造過程形成半導體裝置1。
圖8係表示參考例之半導體裝置之主要部分之模式性剖面圖。
參考例之半導體裝置100為平面閘極構造之DMOSFET(Double Diffused Metal Oxide Semiconductor Field Effect Transistor，雙擴散金氧半導體場效電晶體)。半導體裝置100於半導體區域20上、基極區域30上、及源極區域40上具備平面型之閘極電極500。於閘極電極500與半導體區域20、基極區域30、及源極區域40之間，設置有閘極絕緣膜510。
於MOSFET中，需要將閘極電極介隔閘極絕緣膜而設置於漂移區域、基極區域、及源極區域上。因此，於半導體裝置100中，亦需要有供閘極電極500設置之區域與供源極區域40設置之區域重疊之重疊(overlap)區域d。
此處，矽(Si)中之雜質元素之擴散係數較碳化矽(SiC)中之雜質元素之擴散係數高。因此，於半導體區域20為矽(Si)之情形時，藉由以閘極電極500為掩膜之雜質注入及加熱，可簡便地確保重疊區域d。 其原因在於，於半導體區域20為矽(Si)之情形時，雜質元素因熱擴散而容易擴散至閘極電極500下。
然而，於半導體區域20為碳化矽(SiC)之情形時，雜質元素之擴散與矽(Si)相比不容易進行。因此，無法利用雜質注入及加熱之方法容易地使雜質元素擴散至閘極電極500下。即，於半導體區域20為碳化矽(SiC)之情形時，無法利用雜質注入及加熱之方法充分地確保重疊區域d。
因此，於半導體區域20為碳化矽(SiC)之情形時，需要於形成源極區域40後，藉由PEP(Photo Engraving Process，照相雕刻製程)步驟形成閘極電極500，而確保重疊區域d。
然而，越進行半導體裝置之微細化，越難以進行將供閘極電極500設置之區域、與供源極區域40設置之區域重疊之微細加工。即，越進行半導體裝置之微細化，越難確保重疊區域d。
相對於此，於第1實施形態中，於源極區域40上及半導體區域35上選擇性地形成掩膜層93。繼而，將自掩膜層93露出之源極區域40之一部分、位於該部分下之半導體區域20之一部分及基極區域30之一部分去除，形成溝槽95(圖6(a))。繼而，於溝槽95內介隔閘極絕緣膜51而形成閘極電極50(圖7(a))。
即，根據第1實施形態，無需源極區域40上之閘極電極50之位置對準。根據第1實施形態，閘極電極50係自對準地介隔閘極絕緣膜51而確實地設置於漂移區域21、基極區域30、及源極區域40上。根據第1實施形態，即便進行微細化，亦可確實地確保閘極電極50與源極區域40重疊之重疊區域。
(第2實施形態)
圖9係表示第2實施形態之半導體裝置之主要部分之模式性剖面圖。
於第2實施形態之半導體裝置2中，閘極電極55於源極區域40上延伸，且閘極電極55係設置於源極區域40上。於閘極電極55與源極電極11之間設置有絕緣膜53。此種構造亦包含於實施形態。
圖10(a)~圖10(b)係表示第2實施形態之半導體裝置之主要部分之製造過程的模式性剖面圖。
例如，於溝槽95內、源極區域40上及半導體區域35上介隔閘極絕緣膜51而形成閘極電極55後，如圖10(a)所示，於閘極電極55上選擇性地形成掩膜層94。掩膜層94亦設置於源極區域40之部分上側。掩膜層94包含矽氧化物、抗蝕劑等。
其次，如圖10(b)所示，藉由RIE去除自掩膜層94露出之閘極電極55。藉此，獲得閘極電極55除延伸至溝槽95內以外亦延伸至源極區域40上之構造。
此後，如圖9所示，於閘極電極55周圍形成絕緣膜53，並形成連接於汲極區域22之汲極電極10、及連接於源極區域40及半導體區域35之源極電極11。藉由此種製造過程形成半導體裝置2。
於第2實施形態之半導體裝置2中，源極電極40下側之構造、及自介隔閘極絕緣膜51而與源極區域40相接之閘極電極50下側之構造亦與半導體裝置1相同。因此，半導體裝置2發揮與半導體裝置1相同之效果。進而，於半導體裝置2中，無需形成層間絕緣膜52之製造製程。藉此，無需層間絕緣膜52與源極區域40重疊之精度。因此，製造製程進一步簡化，可謀求低成本化。
以上，一面參照具體例一面對實施形態進行了說明。然而，實施形態並不限定於該等具體例。即，業者對該等具體例適當施加設計變更而成者只要具備實施形態之特徵則亦包含於實施形態之範圍。上述各具體例所具備之各要素及其配置、材料、條件、形狀、尺寸等並不限定於例示者，而可適當變更。
又，上述各實施形態所具備之各要素可在技術上可能之範圍內複合使用，將其等組合而成者只要包含實施形態之特徵則亦包含於實施形態之範圍。此外，於實施形態之思想之範疇內，業者可想出各種變更例及修正例，應瞭解該等變更例及修正例亦屬於實施形態之範圍。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可在不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍。
1‧‧‧半導體裝置
10‧‧‧第1電極
11‧‧‧第2電極
20‧‧‧第1半導體區域
20a‧‧‧部分
21‧‧‧漂移區域
22‧‧‧汲極區域
30‧‧‧第2半導體區域
35‧‧‧半導體區域
40‧‧‧第3半導體區域
50‧‧‧第3電極
50c‧‧‧角部
51‧‧‧絕緣膜
52‧‧‧層間絕緣膜

Claims (6)

  1. 一種半導體裝置，其包含：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第2導電型之複數個第2半導體區域，其等選擇性地設置於上述第1半導體區域與上述第2電極之間；第1導電型之第3半導體區域，其設置於上述複數個第2半導體區域之各者與上述第2電極之間；及第3電極，其位於相鄰之上述第2半導體區域之間之上述第1半導體區域上，介隔絕緣膜而設置於上述第1半導體區域、上述第2半導體區域、及上述第3半導體區域，且上述第1電極側之角部介隔上述絕緣膜而被上述第2半導體區域所覆蓋。
  2. 如請求項1之半導體裝置，其中上述第3電極沿相對於自上述第1電極朝向上述第2電極之第1方向為垂直之第2方向延伸；且上述複數個第2半導體區域於上述第2方向延伸。
  3. 如請求項2之半導體裝置，其中相對於上述第2方向為垂直之方向的上述第3電極之剖面形狀為矩形。
  4. 如請求項1至3中任一項之半導體裝置，其中上述第3電極設置於上述第3半導體區域上。
  5. 一種半導體裝置之製造方法，其包含以下步驟：於第1導電型之第1半導體區域之表面，選擇性地形成複數個第2導電型之第2半導體區域； 於由相鄰之上述第2半導體區域夾著之上述第1半導體區域之部分的表面、及上述複數個第2半導體區域之表面，形成第1導電型之第3半導體區域；藉由將上述第3半導體區域之一部分、及位於上述第3半導體區域之上述一部分下之上述第1半導體區域之一部分與上述第2半導體區域之一部分去除，而形成使上述第1半導體區域之上述部分、及與上述第1半導體區域之上述部分相接之上述第2半導體區域之各者之一部分露出的溝槽；及於上述溝槽內介隔絕緣膜而形成電極。
  6. 如請求項5之半導體裝置之製造方法，其中使上述電極於上述第3半導體區域上延伸。
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