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TWI554886B - 資料保護方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

資料保護方法、記憶體控制電路單元及記憶體儲存裝置 Download PDF

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TWI554886B
TWI554886B TW104127020A TW104127020A TWI554886B TW I554886 B TWI554886 B TW I554886B TW 104127020 A TW104127020 A TW 104127020A TW 104127020 A TW104127020 A TW 104127020A TW I554886 B TWI554886 B TW I554886B
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朱健華
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群聯電子股份有限公司
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Description

資料保護方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種資料保護方法， 且特別是有關於用於可複寫式非揮發性記憶體的資料保護方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、手機與MP3 在這幾年來的成長十分迅速， 使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體（ rewritable non-volatile memory） 具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性， 因此， 近年可複寫式非揮發性記憶體產業成為電子產業中相當熱門的一環。例如，以快閃記憶體作為儲存媒體的固態硬碟（Solid-state drive）已廣泛應用作為電腦主機的硬碟， 以提升電腦的存取效能。
可複寫式非揮發性記憶體模組通常包括多個實體抹除單元。儲存於實體抹除單元中的資料，在經過多次存取或經過長時間閒置之後，可能會遺失或者出現錯誤位元的狀況，因此記憶體儲存裝置通常會每隔一段時間就對可複寫式非揮發性記憶體模組的實體抹除單元執行刷新運作，以確保資料的正確性。但由於目前的記憶體儲存裝置無法得知從上次斷電到這次上電所歷經的斷電時間長短，因此無法準確地根據時間來判斷是否需執行刷新運作。如何獲取從上次斷電到這次上電所歷經的斷電時間，以準確地判斷何時該執行刷新運作，是此領域技術人員所致力的目標。
本發明提供一種資料保護方法、記憶體控制電路單元及記憶體儲存裝置，其能夠準確地判斷記憶體儲存裝置的斷電時間。
本發明的一範例實施例提供一種用於記憶體儲存裝置的資料保護方法。此記憶體儲存裝置具有可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組具有多個實體抹除單元。本資料保護方法包括當記憶體儲存裝置上電時，從與記憶體儲存裝置耦接的主機系統中取得目前系統時間作為開機時間，所述的目前系統時間是透過主機系統的基本輸入輸出系統載入與執行記憶體儲存裝置的擴充唯讀記憶體中的指令程式而傳送至記憶體儲存裝置。本資料保護方法還包括獲取對應記憶體儲存裝置的關機時間。本資料保護方法也包括計算關機時間到開機時間之間的斷電時間。本資料保護方法更包括倘若斷電時間大於斷電時間門檻值，對所述多個實體抹除單元執行刷新運作。
在本發明的一範例實施例中，上述的資料保護方法更包括倘若斷電時間不大於斷電時間門檻值，獲取先前所記錄的總斷電時間，並且計算斷電時間與總斷電時間的總和。倘若斷電時間與總斷電時間的總和大於斷電時間門檻值，則對所述多個實體抹除單元執行刷新運作。此外，在對所述多個實體抹除單元執行刷新運作之後，重置總斷電時間。
在本發明的一範例實施例中，上述的資料保護方法更包括倘若斷電時間與總斷電時間的總和不大於斷電時間門檻值，則以斷電時間與總斷電時間的總和來更新總斷電時間，並且將更新的總斷電時間儲存在所述多個實體抹除單元之中的至少一個實體抹除單元中。
在本發明的一範例實施例中，上述的資料保護方法更包括在對所述多個實體抹除單元執行刷新運作之後，持續記錄刷新運作間隔時間。並且倘若刷新運作間隔時間大於間隔時間門檻值，對所述多個實體抹除單元執行刷新運作。
在本發明的一範例實施例中，上述對所述多個實體抹除單元執行刷新運作的步驟包括檢查與計算儲存在所述多個實體抹除單元之中的第一實體抹除單元中的有效資料的錯誤位元的數目。並且倘若第一實體抹除單元中的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，將第一實體抹除單元的有效資料複製到所述多個實體抹除單元之中的第二實體抹除單元。此外，倘若第一實體抹除單元中的有效資料的錯誤位元的數目不大於預設錯誤位元數門檻值時，則不將第一實體抹除單元的有效資料複製到所述多個實體抹除單元之中的第二實體抹除單元。
在本發明的一範例實施例中，所述多個實體抹除單元屬於可複寫式非揮發性記憶體模組的系統區。
在本發明的一範例實施例中，上述的資料保護方法更包括在可複寫式非揮發性記憶體模組的其中一個實體抹除單元中記錄關機時間，所述的關機時間是在記憶體儲存裝置斷電前被記錄。
在本發明的一範例實施例中，上述獲取對應該記憶體儲存裝置的該關機時間的步驟包括當記憶體儲存裝置上電時，從可複寫式非揮發性記憶體模組的其中一個實體抹除單元中讀取關機時間。
本發明的一範例實施例提供一種配置於記憶體儲存裝置的記憶體控制電路單元，用於控制記憶體儲存裝置的可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組具有多個實體抹除單元。記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面耦接至主機系統，記憶體介面耦接至可複寫式非揮發性記憶體模組，記憶體管理電路耦接至主機介面與記憶體介面。當記憶體儲存裝置上電時，記憶體管理電路從主機系統中取得目前系統時間作為開機時間，所述的目前系統時間是透過主機系統的基本輸入輸出系統載入與執行記憶體儲存裝置的擴充唯讀記憶體中的指令程式而傳送至記憶體儲存裝置。再者，記憶體管理電路獲取對應記憶體儲存裝置的關機時間，並且計算關機時間到開機時間之間的斷電時間。倘若斷電時間大於斷電時間門檻值，記憶體管理電路則對所述多個實體抹除單元執行刷新運作。
在本發明的一範例實施例中，倘若斷電時間不大於斷電時間門檻值，記憶體管理電路獲取先前所記錄的總斷電時間，並且計算斷電時間與總斷電時間的總和。倘若斷電時間與總斷電時間的總和大於斷電時間門檻值，記憶體管理電路則對所述多個實體抹除單元執行刷新運作。此外，在對所述多個實體抹除單元執行刷新運作之後，記憶體管理電路重置總斷電時間。
在本發明的一範例實施例中，倘若斷電時間與總斷電時間的總和不大於斷電時間門檻值，記憶體管理電路以斷電時間與總斷電時間的總和來更新總斷電時間，並且將更新的總斷電時間儲存在所述多個實體抹除單元之中的至少一個實體抹除單元中。
在本發明的一範例實施例中，記憶體管理電路在對所述多個實體抹除單元執行刷新運作之後，持續記錄刷新運作間隔時間。並且，倘若刷新運作間隔時間大於間隔時間門檻值，記憶體管理電路對所述多個實體抹除單元執行刷新運作。
在本發明的一範例實施例中，記憶體控制電路單元更包括耦接至記憶體管理電路的錯誤檢查與校正電路。而記憶體管理電路更下達讀取指令序列來讀取儲存在所述多個實體抹除單元之中的第一實體抹除單元中的有效資料，並由錯誤檢查與校正電路檢查第一實體抹除單元中的有效資料。再者，記憶體控制電路單元更計算第一實體抹除單元中的有效資料的錯誤位元的數目。並且，倘若第一實體抹除單元中的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，記憶體管理電路更將第一實體抹除單元的有效資料複製到所述多個實體抹除單元之中的第二實體抹除單元。此外，倘若第一實體抹除單元中的有效資料的錯誤位元的數目不大於預設錯誤位元數門檻值時，記憶體管理電路則不將第一實體抹除單元的有效資料複製到所述多個實體抹除單元之中的第二實體抹除單元。
在本發明的一範例實施例中，所述多個實體抹除單元屬於可複寫式非揮發性記憶體模組的系統區。
在本發明的一範例實施例中，記憶體管理電路更在可複寫式非揮發性記憶體模組的其中一個實體抹除單元中記錄關機時間，所述的關機時間是在記憶體儲存裝置斷電前被記錄。
在本發明的一範例實施例中，當記憶體儲存裝置上電時，記憶體管理電路從可複寫式非揮發性記憶體模組的其中一個實體抹除單元中讀取關機時間。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與上述記憶體控制電路單元。連接介面單元耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。
基於上述，本發明範例實施例所提出的記憶體控制電路單元、記憶體儲存裝置及其使用的資料保護方法能夠準確地判斷斷電時間以執行刷新運作，避免資料遺失或發生錯誤，達到資料保護的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言， 記憶體儲存裝置（ 亦稱， 記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（ 亦稱， 控制電路）。通常記憶體儲存裝置是與主機系統一起使用， 以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖，且圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統11一般包括電腦12與輸入/輸出（input/output, I/O）裝置13。電腦12包括微處理器122、隨機存取記憶體（random access memory, RAM）124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖2的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在本範例實施例中，記憶體儲存裝置10是透過資料傳輸介面128與主機系統11的其他元件電性連接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖2所示的固態硬碟（Solid State Drive, SSD）25。
圖3是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖3，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合周邊零件連接介面（Peripheral Component Interconnect, PCI）標準或工業標準架構（Instruction Set Architecture, ISA）標準。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖4是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖4，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖5與圖6是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組106之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖5，記憶體控制電路單元404(或記憶體管理電路502)會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖6，記憶體控制電路單元404(或記憶體管理電路502)會配置邏輯單元LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取一個實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體控制電路單元404(或記憶體管理電路502)會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會在可複寫式非揮發性記憶體模組406中儲存邏輯位址-實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元404(或記憶體管理電路502)會將邏輯位址-實體位址映射表載入至緩衝記憶體508來維護。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯位址-實體位址映射表。特別是，當記憶體控制電路單元404(或記憶體管理電路502)欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯位址-實體位址映射表會被載入至緩衝記憶體508來被更新。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖4，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PCI標準、ISA標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
當主機系統11開機時，會供應電源給耦接於主機系統11的記憶體儲存裝置10，使記憶體儲存裝置10上電（electrify）。而主機系統11在開機時會透過本身的基本輸入輸出系統（Basic Input/Output System, BIOS）掃描記憶體儲存裝置10的擴充唯讀記憶體（Expansion ROM），以讀取擴充唯讀記憶體中所儲存的指令程式，進而將指令程式載入及執行。在本範例實施例中，可複寫式非揮發性記憶體模組406的部份儲存空間會被劃分出作為擴充唯讀記憶體。然而必須瞭解的是，本發明不限於此，在另一範例實施例中，記憶體儲存裝置10中可配置其他記憶體模組作為擴充唯讀記憶體。擴充唯讀記憶體中所儲存的指令程式可包括請求主機系統回傳本身的目前系統時間的指令程式。基此，當主機系統11開機而使記憶體儲存裝置10上電時，主機系統11會透過基本輸入輸出系統載入並執行擴充唯讀記憶體中的指令程式，由此將主機系統11的目前系統時間傳送至記憶體儲存裝置10。記憶體儲存裝置10可將從主機系統11所接收的目前系統時間作為開機時間，並儲存於可複寫式非揮發性記憶體模組406的實體抹除單元中（例如，系統區606的實體抹除單元）。
相對地，當記憶體儲存裝置10與主機系統11之間的耦接關係消失，或主機系統關機後，供應給記憶體儲存裝置10的電源會被切斷，而使記憶體儲存裝置10斷電。一般而言，記憶體儲存裝置10在斷電前，通常會執行資料儲存運作。基此，當記憶體儲存裝置10上電後，記憶體控制電路單元404（或記憶體管理電路502）即可從所儲存的資料中獲取斷電前儲存資料的時間作為關機時間。
在本範例實施例中，記憶體儲存裝置10會在斷電前將資料儲存至可複寫式非揮發性記憶體模組406的其中一個實體抹除單元中，而當記憶體儲存裝置10上電時，即可從此實體抹除單元所儲存的資料中獲取斷電前儲存資料的時間作為關機時間。舉例而言，記憶體儲存裝置10在斷電前將記錄邏輯單元與實體抹除單元之間映射關係的邏輯位址-實體位址映射表，從緩衝記憶體508中回存至可複寫式非揮發性記憶體模組406的實體抹除單元中，而此邏輯位址-實體位址映射表會記錄有回存的時間。之後，當記憶體儲存裝置10於斷電後再次上電時，即可透過斷電前所儲存在邏輯位址-實體位址映射表中的資料獲取關機時間。透過儲存在邏輯位址-實體位址映射表中的資料獲取關機時間僅為其中一個實施例，然而，在其他範例實施例中，亦可從其他在斷電前被儲存的資料獲取關機時間，本發明並不限制從何處獲取關機資料。
如上所述，當記憶體儲存裝置10上電後，記憶體控制電路單元404（或記憶體管理電路502）可以透過主機系統11取得對應這次上電的開機時間，並可透過已儲存的資料取得對應上次斷電的關機時間，進而計算出關機時間到開機時間之間的斷電時間（即未上電時間）。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會進一步判斷所計算出的斷電時間是否大於斷電時間門檻值。在此，斷電時間門檻值可根據可複寫式非揮發性記憶體模組406的類型設定為特定時間，例如三個月或一年，或是可根據實際使用上的需求另外設定，本發明並不加以限制。特別是，倘若所計算出的斷電時間大於斷電時間門檻值，則表示記憶體儲存裝置10已經長時間未被使用，可複寫式非揮發性記憶體模組406中所儲存的資料可能會遺失或者出現錯誤位元的情況。此時，記憶體控制電路單元404（或記憶體管理電路502）會針對可複寫式非揮發性記憶體模組406的實體抹除單元執行刷新運作(refresh operation)。
倘若所計算出的斷電時間不大於斷電時間門檻值，記憶體控制電路單元404（或記憶體管理電路502）會根據斷電時間計算記憶體儲存裝置10的總斷電時間。具體而言，記憶體控制電路單元404（或記憶體管理電路502）會將不大於斷電時間門檻值的斷電時間加總以計算出記憶體儲存裝置10的總斷電時間。也就是說，記憶體控制電路單元404（或記憶體管理電路502）會獲取先前所記錄的總斷電時間，並計算斷電時間與總斷電時間的總和。倘若斷電時間與先前所記錄的總斷電時間的總和不大於斷電時間門檻值，則將總斷電時間更新為斷電時間與先前所記錄的總斷電時間的總和。在本範例實施例中，總斷電時間可儲存在可複寫式非揮發性記憶體模組406的其中一個實體抹除單元中。舉例而言，可將總斷電時間儲存在可複寫式非揮發性記憶體模組406的系統區606的實體抹除單元中。另一方面，倘若此斷電時間與先前所記錄的總斷電時間的總和大於斷電時間門檻值，記憶體控制電路單元404（或記憶體管理電路502）會針對可複寫式非揮發性記憶體模組406的實體抹除單元執行刷新運作。具體而言，記憶體控制電路單元404（或記憶體管理電路502）會針對可複寫式非揮發性記憶體模組406中，已儲存有效資料的實體抹除單元執行刷新運作。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會於刷新運作完成後，重置總斷電時間（例如，將總斷電時間重置為0）。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）可於斷電時間大於斷電時間門檻值或總斷電時間大於斷電時間門檻值時，在執行刷新運作之後重置總斷電時間。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）是同時使用了斷電時間及總斷電時間來判斷是否執行刷新運作。在另一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）亦可僅根據每次上電時所計算的斷電時間來判斷是否執行刷新運作，而不計算總斷電時間。
除了根據斷電時間或總斷電時間來判斷是否執行刷新運作之外，記憶體控制電路單元404（或記憶體管理電路502）會在執行刷新運作之後持續記錄刷新運作間隔時間。且當刷新運作間隔時間大於間隔時間門檻值時，執行刷新運作。刷新運作間隔時間是指完成本次刷新運作至執行下次刷新運作之間的間隔時間。而間隔時間門檻值則可根據可複寫式非揮發性記憶體模組406的類型設定為特定時間，例如一週，或是根據實際使用上的需求另外設定，本發明並不加以限制。此外，刷新運作間隔時間亦可儲存在可複寫式非揮發性記憶體模組406的系統區606的實體抹除單元中。
以下將說明如何對可複寫式非揮發性記憶體模組406的實體抹除單元410(0)~410(N)執行刷新運作。
具體而言，記憶體控制電路單元404（或記憶體管理電路502）會下達讀取指令序列來讀取各實體抹除單元410(0)~410(N)中的有效資料，且利用錯誤檢查與校正碼檢查各實體抹除單元410(0)~410(N)中的有效資料，以計算有效資料的錯誤位元的數目。倘若實體抹除單元中的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，記憶體控制電路單元404（或記憶體管理電路502）會將有效資料複製到空的實體抹除單元中。而在將有效資料複製到空的實體抹除單元之後，記憶體控制電路單元404（或記憶體管理電路502）會更新邏輯位址-實體位址映射表，以將被複製的有效資料所屬的邏輯單元重新映射到新的實體抹除單元。更詳細地來說，記憶體控制電路單元404（或記憶體管理電路502）會利用錯誤檢查與校正碼對所讀取的具有錯誤位元的有效資料進行校正，再將校正後的有效資料複製到空的實體抹除單元，以完成刷新運作。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可以從閒置區604中提取一個空的實體抹除單元來將校正後的有效資料複製到此空的實體抹除單元中。而在另一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可以將校正後的有效資料暫存在緩衝記憶體508中，並對欲儲存此有效資料的實體抹除單元執行抹除程序，再將緩衝記憶體508中校正後的有效資料程式化到此抹除完成的實體抹除單元中。
圖7是根據一範例實施例所繪示之檢查及計算實體抹除單元中的有效資料的錯誤位元的數目的示意圖。
請參照圖7，實體抹除單元PBA(0)中包括多個實體程式化單元PBA(0-0)~PBA(0-K)，每個實體程式化單元包括資料位元區及冗餘位元區。資料位元區是用以儲存有效資料，冗餘位元區則用以儲存對應有效資料的錯誤檢查與校正碼。當記憶體控制電路單元404（或記憶體管理電路502）對實體抹除單元PBA(0)執行刷新運作時，記憶體控制電路單元404（或記憶體管理電路502）會下達讀取指令序列依序讀取實體程式化單元PBA(0-0)~PBA(0-K)的有效資料及對應的錯誤檢查與校正碼，並由錯誤檢查與校正電路512利用錯誤檢查與校正碼來檢查有效資料是否有錯誤，以計算有效資料的錯誤位元的數目。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可以在檢查出實體抹除單元PBA(0)中至少存在特定數量的實體程式化單元所儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，即判斷需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元中。相對地，若沒有檢查出實體抹除單元PBA(0)中至少存在特定數量的實體程式化單元所儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，也就是說，在實體抹除單元PBA(0)中，儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值的實體程式化單元的數量小於特定數量，則判斷不需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元中。此特定數量可為大於或等於1的數量。舉例而言，預設在檢查出存在至少1個實體程式化單元所儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，即判斷需將實體抹除單元的有效資料複製到另一個實體抹除單元(即第二實體抹除單元)中。因此，當依序檢查到實體程式化單元PBA(0-3)並發現所儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值時，即判斷需將儲存於實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元中。相對地，當依序檢查完所有的實體程式化單元PBA(0-0)~PBA(0-K)後，未發現所儲存的有效資料的錯誤位元的數目大於預設錯誤位元數門檻值的實體程式化單元時，也就是說，實體抹除單元PBA(0)中的每一個實體程式化單元所儲存的有效資料的錯誤位元的數目皆不大於預設錯誤位元數門檻值，則判斷不需將儲存於實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元(即第二實體抹除單元)中。
然而，在另一實施例中，記憶體控制電路單元404（或記憶體管理電路502）亦可以在檢查完實體抹除單元PBA(0)中所有的實體程式化單元PBA(0-0)~PBA(0-K)所儲存的有效資料後，計算所有發生錯誤的有效資料的錯誤位元的數目的平均值。倘若此平均值大於預設錯誤位元數門檻值時，判斷需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元中。相對地，倘若此平均值不大於預設錯誤位元數門檻值時，則判斷不需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元(即第二實體抹除單元)中。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）檢查完實體抹除單元PBA(0)中所有的實體程式化單元PBA(0-0)~PBA(0-K)所儲存的有效資料，並發現實體程式化單元PBA(0-3)、PBA(0-8)及PBA(0-9)所儲存的有效資料發生錯誤。因此，記憶體控制電路單元404（或記憶體管理電路502）會計算實體程式化單元PBA(0-3)、PBA(0-8)及PBA(0-9)所儲存的有效資料的錯誤位元的數目的平均值。倘若此平均值大於預設錯誤位元數門檻值，判斷需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元中。相對地，倘若此平均值不大於預設錯誤位元數門檻值，則不需將實體抹除單元PBA(0)的有效資料複製到另一個實體抹除單元(即第二實體抹除單元)中。
在本範例實施例中，預設錯誤位元數門檻值可設定為小於錯誤檢查與校正碼可校正的錯誤位元數的上限值。舉例而言，錯誤檢查與校正碼可校正的錯誤位元數的上限值為40個位元數，也就是說，錯誤檢查與校正碼最多可校正40個錯誤位元，則預設錯誤位元數門檻值便可設定為35個位元數，以避免因有效資料的錯誤位元的數目超過錯誤檢查與校正碼可校正的錯誤位元數的上限值而造成讀取失敗的情況。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會針對可複寫式非揮發性記憶體模組406中所有已儲存有效資料的實體抹除單元執行刷新運作。然而，在本發明的另一實施例中，記憶體控制電路單元404（或記憶體管理電路502）可僅針對可複寫式非揮發性記憶體模組406中所有已儲存有效資料的實體抹除單元之中的部份實體抹除單元執行刷新運作，本發明不加以限制。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）可同時針對資料區602及系統區606中的實體抹除單元執行刷新運作，或者，也可僅針對資料區602或系統區606中的實體抹除單元執行刷新運作。
圖8是根據一範例實施例所繪示之資料保護方法的流程圖。
請參照圖8，在步驟S801中，當記憶體儲存裝置10上電時，記憶體控制電路單元404（或記憶體管理電路502）從與記憶體裝置10耦接的主機系統11中取得目前系統時間作為開機時間。在本範例實施例中，是透過主機系統11的基本輸入輸出系統載入與執行記憶體儲存裝置10的擴充唯讀記憶體的指令程式，並由主機系統11將目前系統時間傳送至記憶體儲存裝置10。
在步驟S803中，記憶體控制電路單元404（或記憶體管理電路502）獲取對應記憶體儲存裝置10的關機時間。在本範例實施例中，此關機時間是記憶體儲存裝置10上次斷電前被記錄在邏輯位址-實體位址映射表中。基此，記憶體儲存裝置10上電時，可從邏輯位址-實體位址映射表中獲取此關機時間。
在步驟S805中，記憶體控制電路單元404（或記憶體管理電路502）計算關機時間到開機時間之間的斷電時間。
在步驟S807中，記憶體控制電路單元404（或記憶體管理電路502）判斷斷電時間是否大於斷電時間門檻值。
倘若斷電時間大於斷電時間門檻值，在步驟S809中，記憶體控制電路單元404（或記憶體管理電路502）對記憶體儲存裝置10的可複寫式非揮發性記憶體模組406的實體抹除單元執行刷新運作。
圖9是根據另一範例實施例所繪示之資料保護方法的流程圖。
請參照圖9，其中，步驟S801~S809與圖8的步驟相同，在此不再贅述。以下將針對與圖8的範例實施例不同之處進行說明。
在本範例實施例的步驟S807中，記憶體控制電路單元404（或記憶體管理電路502）判斷斷電時間是否大於斷電時間門檻值。倘若記憶體儲存裝置10的斷電時間不大於斷電時間門檻值，在步驟S901中，記憶體控制電路單元404（或記憶體管理電路502）獲取先前所記錄的總斷電時間並且計算斷電時間與總斷電時間的總和。
在步驟S903中，記憶體控制電路單元404（或記憶體管理電路502）判斷斷電時間與總斷電時間的總和是否大於斷電時間門檻值。
倘若斷電時間與總斷電時間的總和大於斷電時間門檻值，則進行步驟S809，記憶體控制電路單元404（或記憶體管理電路502）對記憶體儲存裝置10的可複寫式非揮發性記憶體模組406的實體抹除單元410(0)~410(N)執行刷新運作。且在執行刷新運作之後，在步驟S905中，記憶體控制電路單元404（或記憶體管理電路502）重置總斷電時間。
倘若斷電時間與總斷電時間的總和不大於斷電時間門檻值，在步驟S907中，記憶體控制電路單元404（或記憶體管理電路502）以斷電時間與總斷電時間的總和更新總斷電時間，並且將更新的總斷電時間儲存在可複寫式非揮發性記憶體模組406的至少一個實體抹除單元中。在本範例實施例中，可將總斷電時間儲存在可複寫式非揮發性記憶體模組406的系統區的實體抹除單元中。
值得一提的是，在本範例實施例中，會針對斷電時間及總斷電時間來判斷是否執行刷新運作，因而在執行步驟S809的刷新運作之後，即可重新計算總斷電時間，記憶體控制電路單元404（或記憶體管理電路502）由此重置總斷電時間。因此，與圖8的範例實施例不同，倘若判斷本次計算的斷電時間大於斷電時間門檻值，記憶體控制電路單元404（或記憶體管理電路502）會執行步驟S809的刷新運作，且執行刷新運作之後，進行步驟S905以重置總斷電時間。
圖8及圖9中對記憶體儲存裝置10的可複寫式非揮發性記憶體模組406的實體抹除單元執行刷新運作的步驟已於前面的範例實施例中說明，在此不再贅述。
綜上所述，本發明所提供的資料保護方法、記憶體控制電路單元與記憶體儲存裝置，能夠準確地計算出記憶體儲存裝置的斷電時間（即未上電時間），並根據斷電時間來判斷是否執行刷新運作。藉此可有效避免資料遺失或錯誤的情況，達到保護記憶體儲存裝置所儲存的資料的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧電腦
13‧‧‧輸入/輸出裝置
122‧‧‧微處理器
124‧‧‧隨機存取記憶體(RAM)
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧固態硬碟
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
PBA(0)‧‧‧實體抹除單元
PBA(0-0)~PBA(0-K)‧‧‧實體程式化單元
S801、S803、S805、S807、S809、S901、S903、S905、S907‧‧‧資料保護方法的步驟
圖1 是根據一範例實施例所繪示的主機系統與記憶體儲存裝 置的示意圖。 圖2 是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記 憶體儲存裝置的示意圖。 圖3 是根據一範例實施例所繪示的記憶體儲存裝置的概要方 塊圖。 圖4 是根據一範例實施例所繪示之記憶體控制電路單元的概 要方塊圖。 圖5 與圖6 是根據一範例實施例所繪示之管理實體抹除單元 的範例示意圖。 圖7 是根據一範例實施例所繪示之檢查及計算實體抹除單元 中的有效資料的錯誤位元的數目的示意圖。 圖8 是根據一範例實施例所繪示之資料保護方法的流程圖。 圖9 是根據另一範例實施例所繪示之資料保護方法的流程 圖。
S801、S803、S805、S807、S809‧‧‧資料保護方法的步驟

Claims (24)

  1. 一種資料保護方法，用於一記憶體儲存裝置，該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個實體抹除單元，該資料保護方法包括： 當該記憶體儲存裝置上電時，從與該記憶體儲存裝置耦接的一主機系統中取得一目前系統時間作為一開機時間，其中該目前系統時間是透過該主機系統的一基本輸入輸出系統載入與執行該記憶體儲存裝置的一擴充唯讀記憶體中的指令程式而傳送至該記憶體儲存裝置； 獲取對應該記憶體儲存裝置的一關機時間； 計算該關機時間到該開機時間之間的一斷電時間；以及 倘若該斷電時間大於一斷電時間門檻值，對該些實體抹除單元執行一刷新運作。
  2. 如申請專利範圍第1項所述的資料保護方法，更包括： 倘若該斷電時間不大於該斷電時間門檻值，獲取先前所記錄的一總斷電時間並且計算該斷電時間與該總斷電時間的總和； 倘若該斷電時間與該總斷電時間的總和大於該斷電時間門檻值，對該些實體抹除單元執行該刷新運作；以及 在對該些實體抹除單元執行該刷新運作之後，重置該總斷電時間。
  3. 如申請專利範圍第2項所述的資料保護方法，更包括： 倘若該斷電時間與該總斷電時間的總和不大於該斷電時間門檻值，以該斷電時間與該總斷電時間的總和來更新該總斷電時間並且將更新的該總斷電時間儲存在該些實體抹除單元之中的至少一實體抹除單元中。
  4. 如申請專利範圍第1項所述的資料保護方法，更包括： 在對該些實體抹除單元執行該刷新運作之後，持續記錄一刷新運作間隔時間；以及 倘若該刷新運作間隔時間大於一間隔時間門檻值，對該些實體抹除單元執行該刷新運作。
  5. 如申請專利範圍第1項所述的資料保護方法，其中上述對該些實體抹除單元執行該刷新運作的步驟包括： 檢查與計算儲存在該些實體抹除單元之中的一第一實體抹除單元中的有效資料的錯誤位元的數目； 倘若該第一實體抹除單元中的有效資料的錯誤位元的數目大於一預設錯誤位元數門檻值時，將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的一第二實體抹除單元；以及 倘若該第一實體抹除單元中的有效資料的錯誤位元的數目不大於該預設錯誤位元數門檻值時，則不將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的該第二實體抹除單元。
  6. 如申請專利範圍第5項所述的資料保護方法，其中該些實體抹除單元屬於該可複寫式非揮發性記憶體模組的一系統區。
  7. 如申請專利範圍第1項所述的資料保護方法，更包括： 在該可複寫式非揮發性記憶體模組的其中一個實體抹除單元中記錄該關機時間，其中該關機時間是在該記憶體儲存裝置斷電前被記錄。
  8. 如申請專利範圍第7項所述的資料保護方法，其中上述獲取對應該記憶體儲存裝置的該關機時間的步驟包括： 當該記憶體儲存裝置上電時，從該可複寫式非揮發性記憶體模組的該其中一個實體抹除單元中讀取該關機時間。
  9. 一種記憶體控制電路單元，配置於一記憶體儲存裝置，用於控制該記憶體儲存裝置的一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體抹除單元，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中，當該記憶體儲存裝置上電時，該記憶體管理電路用以從該主機系統中取得一目前系統時間作為一開機時間，其中該目前系統時間是透過該主機系統的一基本輸入輸出系統載入與執行該記憶體儲存裝置的一擴充唯讀記憶體中的指令程式而傳送至該記憶體儲存裝置， 其中，該記憶體管理電路更用以獲取對應該記憶體儲存裝置的一關機時間， 其中，該記憶體管理電路更用以計算該關機時間到該開機時間之間的一斷電時間， 其中，倘若該斷電時間大於一斷電時間門檻值，該記憶體管理電路更用以對該些實體抹除單元執行一刷新運作。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中倘若該斷電時間不大於該斷電時間門檻值，該記憶體管理電路更用以獲取先前所記錄的一總斷電時間並且計算該斷電時間與該總斷電時間的總和， 其中，倘若該斷電時間與該總斷電時間的總和大於該斷電時間門檻值，該記憶體管理電路更用以對該些實體抹除單元執行該刷新運作， 其中，在對該些實體抹除單元執行該刷新運作之後，該記憶體管理電路更用以重置該總斷電時間。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中倘若該斷電時間與該總斷電時間的總和不大於該斷電時間門檻值，該記憶體管理電路更用以以該斷電時間與該總斷電時間的總和來更新該總斷電時間並且將更新的該總斷電時間儲存在該些實體抹除單元之中的至少一實體抹除單元中。
  12. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以在對該些實體抹除單元執行該刷新運作之後，持續記錄一刷新運作間隔時間， 其中，倘若該刷新運作間隔時間大於一間隔時間門檻值，該記憶體管理電路更用以對該些實體抹除單元執行該刷新運作。
  13. 如申請專利範圍第9項所述的記憶體控制電路單元，更包括一錯誤檢查與校正電路，耦接至該記憶體管理電路， 其中，該記憶體管理電路更用以下達一讀取指令序列來讀取儲存在該些實體抹除單元之中的一第一實體抹除單元中的有效資料，並由該錯誤檢查與校正電路檢查該第一實體抹除單元中的有效資料， 其中，該記憶體管理電路更用以計算該第一實體抹除單元中的有效資料的錯誤位元的數目， 其中，倘若該第一實體抹除單元中的有效資料的錯誤位元的數目大於一預設錯誤位元數門檻值時，該記憶體管理電路更用以將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的一第二實體抹除單元， 其中，倘若該第一實體抹除單元中的有效資料的錯誤位元的數目不大於該預設錯誤位元數門檻值時，該記憶體管理電路則不將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的該第二實體抹除單元。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該些實體抹除單元屬於該可複寫式非揮發性記憶體模組的一系統區。
  15. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該可複寫式非揮發性記憶體模組的其中一個實體抹除單元中記錄該關機時間，其中該關機時間是在該記憶體儲存裝置斷電前被記錄。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中當該記憶體儲存裝置上電時，該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組的該其中一個實體抹除單元中讀取該關機時間。
  17. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體抹除單元，每一該些實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中，當該記憶體儲存裝置上電時，該記憶體控制電路單元用以從該主機系統中取得一目前系統時間作為一開機時間，其中該目前系統時間是透過該主機系統的一基本輸入輸出系統載入與執行該記憶體儲存裝置的一擴充唯讀記憶體中的指令程式而傳送至該記憶體儲存裝置， 其中，該記憶體控制電路單元更用以獲取對應該記憶體儲存裝置的一關機時間， 其中，該記憶體控制電路單元更用以計算該關機時間到該開機時間之間的一斷電時間， 其中，倘若該斷電時間大於一斷電時間門檻值，該記憶體控制電路單元更用以對該些實體抹除單元執行一刷新運作。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中倘若該斷電時間不大於該斷電時間門檻值，該記憶體控制電路單元更用以獲取先前所記錄的一總斷電時間並且計算該斷電時間與該總斷電時間的總和， 其中，倘若該斷電時間與該總斷電時間的總和大於該斷電時間門檻值，該記憶體控制電路單元更用以對該些實體抹除單元執行該刷新運作， 其中，在對該些實體抹除單元執行該刷新運作之後，該記憶體控制電路單元更用以重置該總斷電時間。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中倘若該斷電時間與該總斷電時間的總和不大於該斷電時間門檻值，該記憶體控制電路單元更用以以該斷電時間與該總斷電時間的總和來更新該總斷電時間並且將更新的該總斷電時間儲存在該些實體抹除單元之中的至少一實體抹除單元中。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在對該些實體抹除單元執行該刷新運作之後，持續記錄一刷新運作間隔時間， 其中，倘若該刷新運作間隔時間大於一間隔時間門檻值，該記憶體控制電路單元更用以對該些實體抹除單元執行該刷新運作。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括一錯誤檢查與校正電路， 其中，該記憶體控制電路單元更用以下達一讀取指令序列來讀取儲存在該些實體抹除單元之中的一第一實體抹除單元中的有效資料，並由該錯誤檢查與校正電路檢查該第一實體抹除單元中的有效資料， 其中，該記憶體控制電路單元更用以計算該第一實體抹除單元中的有效資料的錯誤位元的數目， 其中，倘若該第一實體抹除單元中的有效資料的錯誤位元的數目大於一預設錯誤位元數門檻值時，該記憶體控制電路單元更用以將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的一第二實體抹除單元， 其中，倘若該第一實體抹除單元中的有效資料的錯誤位元的數目不大於該預設錯誤位元數門檻值時，該記憶體控制電路單元則不將該第一實體抹除單元的有效資料複製到該些實體抹除單元之中的該第二實體抹除單元。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該些實體抹除單元屬於該可複寫式非揮發性記憶體模組的一系統區。
  23. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在該可複寫式非揮發性記憶體模組的其中一個實體抹除單元中記錄該關機時間，其中該關機時間是在該記憶體儲存裝置斷電前被記錄。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中當該記憶體儲存裝置上電時，該記憶體控制電路單元更用以從該可複寫式非揮發性記憶體模組的該其中一個實體抹除單元中讀取該關機時間。
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