TWI548095B

TWI548095B - 半導體元件及其製造方法

Info

Publication number: TWI548095B
Application number: TW103103046A
Authority: TW
Inventors: 詹景琳; 林正基; 連士進; 吳錫垣
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-01-28
Filing date: 2014-01-28
Publication date: 2016-09-01
Also published as: TW201530768A

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

超高壓元件在操作時必須具有高崩潰電壓(breakdown voltage)以及低的開啟電阻(on-state resistance，Ron)，以減少功率損耗。在目前的超高壓元件中，經常發現在源極端會有非常大的電流聚集效應，因而成為崩潰點，導致元件的崩潰電壓下降，而且漏電流的情況非常嚴重。

本發明實施例提供一種半導體元件及其製造方法，用以提供具有高崩潰電壓以及低漏電流的半導體元件。

本發明提出一種半導體元件，其包括基底、隔離結構、閘極結構、具有第一導電型之源極區與汲極區、以及導體層。源極區與汲極區位於基底中。隔離結構位於源極區與汲極區之間。閘極結構位於源極區與隔離結構之間的基底上。導體層位於基底上方，至少自源極區上方延伸至隔離結構上方，且電性連接源極區。基底包括第一區與第二區，在第二區之源極區的輪廓的曲率大於在第一區之源極區的輪廓的曲率，且在第二區上方之覆蓋隔離結構的導體層的部分的寬度大於在第一區上方之覆蓋隔離結構的導體層的部分的寬度。

根據本發明一實施例，所述導體層為最上層金屬層。

根據本發明一實施例，所述半導體元件包括多數個直線區域以及多數個轉彎區域，直線區域之一者位於第一區；轉彎區域之一者位於第二區。

根據本發明一實施例，所述半導體元件更包括：具有第二導電型的頂層，位於隔離結構下方的基底中；以及具有第一導電型的梯層，位於頂層與隔離結構之間。

根據本發明一實施例，所述半導體元件更包括具有第二導電型的第一井區，位於基底中，其中源極區位於第一井區中，且閘極結構覆蓋部分第一井區；具有第二導電型的摻雜區位於第一井區中，與源極區相鄰，且與源極區共同連接導體層；以及具有第一導電型的第二井區，位於基底中，其中第一井區以及汲極區位於第二井區中。

本發明還提出一種半導體元件的製造方法，包括於基底上形成隔離結構。於基底上形成閘極結構。在閘極結構與隔離結構的兩側的基底中形成具有第一導電型之源極區與具有第一導電型之汲極區。源極區接近閘極結構，汲極區接近隔離結構。於基底上方形成導體層。導體層自源極區上方延伸至隔離結構上方，且電性連接源極區。基底包括第一區與第二區，在第二區之源極區的輪廓的曲率大於在第一區之源極區的輪廓的曲率，且在第二區上方之覆蓋隔離結構的導體層的部分的寬度大於第一區上方之覆蓋隔離結構的導體層的部分的寬度。

根據本發明一實施例，所述導體層為最上層金屬層。

根據本發明一實施例，所述半導體元件的製造方法更包括：於隔離結構下方的基底中形成具有第二導電型的頂層；以及於頂層與隔離結構之間形成具有第一導電型的一梯層。

根據本發明一實施例，所述半導體元件的製造方法更包括：於基底中形成具有第二導電型的第一井區，其中源極區位於第一井區中，且閘極結構覆蓋部分第一井區；於第一井區中形成具有第二導電型的摻雜區，摻雜區與源極區相鄰，且與源極區共同連接導體層；以及於基底中形成具有第一導電型的第二井區，其中第一井區以及汲極區位於第二井區中。

基於上述，本發明之半導體元件係依據源極區輪廓曲率不同將源極端的導體層（如最上層金屬層）設計成具有不同的寬度，以分散曲率較大處或轉角處的電場，提升崩潰電壓，降低漏電流。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明的概念可以用於源極區具有轉彎區域的半導體元件，例如是源極區為跑道型或U型的半導體元件，但不以此為限。本發明之半導體元件係依據源極區輪廓曲率不同將源極端的導體層（如最上層金屬層）的設計成具有不同的寬度，以分散曲率較大處或轉角處的電場，提升崩潰電壓，降低漏電流。以下是以具有U型源極區的半導體元件來說明，然而，本發明並不以此為限。

圖1是依據本發明實施例之一種半導體元件的上視圖。圖2G為圖1之切線I-I以及II-II的剖面圖。

在以下的實施例中，第一導電型為N型，且第二導電型為P型。P型摻雜例如是硼；N型摻雜例如是磷或是砷。然而，本發明並不以此為限。在其他實施例中，第一導電型可以為P型，且第二導電型可以為N型。

請參照圖1與2G，本發明之半導體元件99可以是一種高壓元件、超高壓元件（操作電壓300V至1000V）、功率元件、側向擴散金氧半導體（LDMOS）或是絕緣閘雙極電晶體（IGBT）。半導體元件99包括基底10、隔離結構24a~24d、閘極結構30、源極區34、汲極區36以及金屬內連線60（包括導體層50a、50b等）。本發明之半導體元件99還可以更包括井區12、16、18、頂層20、梯層22以及摻雜區38、40。

基底10例如是具有第二導電型的半導體基底，例如P型基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底10也可以是覆矽絕緣（SOI）基底。基底10可以是具有第二導電型的磊晶晶圓，例如P型磊晶（P-epi）晶圓。

在一實施例中，半導體元件99包括多數個直線區域以及多數個轉彎區域，但不以此為限。在本實施例中，基底10的第一區100可以為直線區域（其中源極區34輪廓的曲率小或為零）；在基底10的第二區200可以是轉彎區域（其中源極區34輪廓的曲率大）。

井區12具有第一導電型，其位於基底10中。井區12例如是N井，或稱為高壓N井（HVNW）。井區16以及18具有第二導電型，例如是P井。井區16位於基底10中與井區12相鄰。井區18位於井區12之中。

隔離結構24a~24d位於基底10上。更詳細地說，隔離結構24a覆蓋部分的井區16。隔離結構24b覆蓋另一部分的井區16，並延伸覆蓋部分井區12以及井區18。隔離結構24c與24d位於井區18一側的部分井區12上。隔離結構24c位於井區18與隔離結構24d之間。隔離結構24a、24b、24c、24d為絕緣材料，例如是未摻雜的氧化矽、氮化矽或其組合。

閘極結構30包括閘介電層26以及閘極導體層28。閘極結構30位於基底12上，覆蓋部分的井區18、井區12，閘極結構30可在延伸覆蓋到隔離結構24c上。閘極結構30的側壁上還有間隙壁32。間隙壁32的材料例如是氧化矽、氮化矽或其組合。

源極區34與汲極區36具有第一導電型，例如是N型源極區與N型汲極區（N+）。源極區34與汲極區36分別位於隔離結構24c與閘極結構30的兩側的基底10中，其中源極區34接近閘極結構30，汲極區36接近隔離結構24c。更具體地說，源極區34位於閘極結構30一側的井區18之中。汲極區36位於隔離結構24c與隔離結構24d之間的井區12之中。源極區34與汲極區36的摻雜濃度例如是1´10¹⁴ /cm² 至9´10¹⁶ /cm² 。

摻雜區38、40具有第二導電型，例如是P型濃摻雜區（P+）。摻雜區38位於隔離結構24b與源極區34之間的井區18中。摻雜區40位於井區16之中。摻雜區38、40的摻雜濃度例如是1´10¹⁴ /cm² 至9´10¹⁶ /cm² 。

頂層20具有第二導電型，例如是P型頂層（P-Top）。頂層20位於隔離結構24c下方的井區12中，用以提升崩潰電壓。梯層22具有第一導電型，例如是N型梯層（N-grade）。梯層22位於頂層20與隔離結構24c之間，用以降低導通電阻。梯層22的摻雜濃度不小於井區12的摻雜濃度。頂層20的摻雜濃度例如是1´10¹¹ /cm² 至9´10¹³ /cm² 。梯層22的摻雜濃度例如是1´10¹¹ /cm² 至9´10¹³ /cm² 。

在一實施例中，金屬內連線60包括介電層42、接觸窗44a~44e、導體層（或稱第一金屬層）46a~46d、介電層48、介層窗52a~52b以及導體層（或稱頂金屬層）50a~50b，但不以此為限。在其他實施例中，金屬內連線60可更包括導體層46a~46d與導體層50a~50b之間的多層的導體層（或稱金屬層）與多數個介層窗。導體層46a藉由接觸窗44a與摻雜區40電性連接。導體層46b藉由接觸窗44b、44c，分別與摻雜區38以及源極區34電性連接。導體層46c藉由接觸窗44d與閘極導體層28電性連接。導體層46d藉由接觸窗44e與汲極區36電性連接。

導體層50a、50b可為金屬內連線60的最上層金屬層，藉由介層窗52a~52b與導體層46a~46d電性連接。導體層50a可稱為源極金屬層，至少自源極區34（或自隔離結構24b）上方延伸至隔離結構24c上方，且藉由介層窗52a、導體層46b及接觸窗44c以電性連接源極區34。導體層50b可稱為汲極金屬層，至少自隔離結構24c上方延伸到隔離結構24d上方，且藉由介層窗52b、導體層46d及接觸窗44e以電性連接汲極區36。

請參照圖1與圖2G，第一區100上之覆蓋隔離結構24c的導體層50a的部分的寬度W1，為第一區100之導體層50a對應隔離結構24c的端點OP1之處至導體層50a（鄰近導體層50b）之邊緣的距離。第二區200上之覆蓋隔離結構24c的導體層50a的部分的寬度W2，為第二區200之導體層50a對應隔離結構24c的端點OP2之處至導體層50a（鄰近導體層50b）之邊緣的距離。在本實施例中，在第二區200上的導體層50a的部分的寬度W2大於在第一區100上的導體層50a的部分的寬度W1，即W2＞W1。寬度W2例如寬度W1的1.5倍至5倍。

從圖1的上視圖來看，自區域100至區域200，源極區34的輪廓的曲率遞增。在本實施例中，覆蓋隔離結構24c的導體層50a的部分的寬度也自區域100至區域200逐漸平滑遞增，使導體層50a具有平滑的輪廓（如圖1所示）。在另一實施例中（未繪示），覆蓋隔離結構24c的導體層50a的部分的寬度也可以自區域100至區域200逐漸階梯地遞增，使導體層50a具有梯狀輪廓。

在以上實施例中，在基底10的第一區100上的是半導體元件99的直線區域；在基底10的第二區200上的是半導體元件99的轉彎區域。然而，本發明並不以此為限，只要在第二區200上之半導體元件99的部分的源極區34的輪廓的曲率大於在第一區100上之半導體元件99的部分的源極區34的輪廓的曲率均是本發明涵蓋的範圍。

圖2A至2G是依據本發明實施例之一種半導體元件的製造方法的剖面示意圖。

請參照圖2A，提供基底10，基底10包括第一區100與第二區200。接著，於基底10上形成圖案化的罩幕層102。圖案化的罩幕層102的材料例如是光阻或是介電材料。之後，以圖案化的罩幕層102為植入罩幕，進行離子植入製程，以於基底10中形成具有第一導電型的井區12。井區12例如是N井。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´10¹¹ /cm² 至9´10¹³ /cm² ，植入的能量例如是50 KeV至200 KeV。

之後，請參照圖2B，移除圖案化的罩幕層102。之後，在基底10上形成圖案化的罩幕層104。圖案化的罩幕層104的材料例如是光阻或是介電材料。之後，以圖案化的罩幕層104為植入罩幕，進行離子植入製程，以於基底10中形成具有第二導電型的井區16以及18。井區16、18例如是P井。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´10¹¹ /cm² 至9´10¹³ /cm² ，植入的能量例如是50 KeV至200 KeV。

其後，請參照圖2C，移除圖案化的罩幕層104。然後，在基底10上形成圖案化的罩幕層106。圖案化的罩幕層106的材料例如是光阻或是介電材料。之後，以圖案化的罩幕層106為植入罩幕，進行離子植入製程，以於基底10中形成具有第二導電型的頂層20。頂層20例如是P型頂層。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´10¹¹ /cm² 至9´10¹³ /cm² ，植入的能量例如是50 KeV至200 KeV。

接著，請繼續參照圖2C，以圖案化的罩幕層106為植入罩幕，進行離子植入製程，以於基底10中形成具有第一導電型的梯層22。梯層22例如是N型梯層。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´10¹¹ /cm² 至9´10¹³ /cm² ，植入的能量例如是50 KeV至200 KeV。

其後，請參照圖2D，移除圖案化的罩幕層106。然後，形成隔離結構24a、24b、24c、24d，以定義出主動區。隔離結構24a、24b、24c、24d的材料例如是未摻雜的氧化矽，其形成的方法可以利用場氧化隔離法或淺溝渠隔離法。隔離結構24a、24b、24c、24d的厚度例如是100 nm至800 nm。

其後，請參照圖2E，在鄰近隔離結構24c的基底10上形成閘極結構30。在一實施例中，閘極結構30還延伸覆蓋部分隔離結構24c。閘極結構30包括閘介電層26以及閘極導體層28。閘介電層26的材料可以例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料，例如是氧化矽或氮氧化矽。高介電常數材料是指介電常數高於4的介電材料，例如是HfAlO、HfO₂ 、Al₂ O₃ 或Si₃ N₄ 。形成方法例如是熱氧化法或是化學氣相沉積法。閘極導體層28包括多晶矽、金屬、金屬矽化物或其組合，形成的方法例如是化學氣相沈積法。

之後，在閘極結構30的側壁形成間隙壁32。間隙壁32的材料例如是氧化矽、氮化矽或其組合。形成的方法可以先形成間隙壁材料層，之後，再進行非等向性蝕刻。

其後，在閘極結構30一側的井區18中形成具有第一導電型的源極區34，並在閘極結構30（或隔離結構24c）另一側的井區12中形成具有第一導電型的汲極區36。源極區34與汲極區36的形成方法可以形成圖案化的罩幕層（未繪示），再進行離子植入製程來形成。源極區34與汲極區36例如是N型重摻雜區。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´10¹⁴ /cm² 至9´10¹⁶ /cm² ，植入的能量例如是50 KeV至200 KeV。

其後，請參照圖2F，在井區18中形成具有第二導電型的摻雜區38，並在井區16中形成具有第二導電型的摻雜區40。摻雜區38、40的形成方法可以形成圖案化的罩幕層（未繪示），再進行離子植入製程來形成。摻雜區38、40例如是P型摻雜區。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´10¹⁴ /cm² 至9´10¹⁶ /cm² ，植入的能量例如是50K eV至200 KeV。

繼之，請參照圖2G，在基底10上形成金屬內連線60。在本實施例中，金屬內連線60包括介電層42、接觸窗44a~44e、導體層（或稱第一金屬層）46a~46d、介電層48、介層窗52a~52b以及導體層（或稱頂金屬層）50a~50b，但不以此為限。在一實施例中，金屬內連線60的形成方法包括以下步驟。可先於基底10上形成介電層42。接著，在介電層42中形成接觸窗44a~44e。之後，在介電層42上形成導體層46a~46d。其後，在基底10上形成介電層48，並於介電層48中形成介層窗52a~52b。之後，在介電層48上形成導體層（或稱頂金屬層）50a~50b。介電層42與介電層48的材料例如是氧化矽、氮化矽、氮氧化矽或介電常數低於4的低介電常數材料，形成的方法例如是化學氣相沉積法或旋塗法。接觸窗44a~44e與介層窗52a~52b的材料例如是鋁、鎢或其合金，形成的方法例如是化學氣相沉積法或是物理氣相沉積法。接觸窗44a~44e的形成方法例如是先在介電層42中形成接觸窗開口，再沉積導體材料層於接觸窗開口中，然後進行回蝕刻或化學機械研磨製程，以移除介電層42上之接觸窗開口外的部分導體材料層。介層窗52a~52b的形成方法與接觸窗44a~44e的形成方法相似，於此不再贅述。導體層46a~46d與導體層50a~50b的形成的方法例如是分別形成導體材料層，然後再以微影與蝕刻製程圖案化。導體材料層可以是金屬或金屬合金，例如是鋁、鎢或其合金。導體材料層的形成方法例如是化學氣相沉積法或是物理氣相沉積法。金屬內連線60的形成方法不限於此。在另一實施例中，金屬內連線60也可以利用金屬鑲嵌的方式來形成。

在形成金屬內連線60之後，可以更包括在基底10上形成保護層（未繪示），以覆蓋導體層50a~50b以及介電層48。保護層可以是單層或是雙層結構。保護層的材料可以是無機材料、有機材料或其組合。無機材料例如是氧化矽、氮化矽或其組合。有機材料例如是聚醯亞胺（PI）。

圖3與圖4分別繪示三種半導體元件在進行靜電放電保護元件2kV之測試的漏電流曲線以及崩潰電壓曲線，所述半導體元件於各自轉彎區（如圖2G之第二區200）處之覆蓋隔離結構24c之導體層50a的部分的寬度W2不同。所述半導體元件的所述寬度W2可分別為a、b、c（其中a＜b＜c）。

經實驗結果顯示：當源極端處之覆蓋隔離結構之導體層的部分的寬度愈大則漏電流愈小，崩潰電壓愈大。換言之，只要經過適當的調整源極端處之覆蓋隔離結構之導體層的部分的寬度，本發明之700V之半導體元件可以通過靜電放電保護元件2kV之測試。在實際應用上，本發明之結構可以應用於操作電壓為300V至1000之超高壓半導體元件。

綜合以上所述，在本發明中，依據半導體元件中的不同區域，將覆蓋隔離結構之導體層的部分的寬度調整為不同寬度。舉例來說，將源極區之曲率較大或轉角處的導體層（如最上層金屬層）的寬度加大，使其大於源極區之曲率較小或直線處的導體層（如最上層金屬層）的寬度。換言之，增加源極區曲率較大或轉角處的導體層（如最上層金屬層）的面積可以有效均勻分散該處的高電場。以此方式，可提供高崩潰電場、低漏電流以及高靜電放電保護的能力的半導體元件。

再者，本發明之半導體元件的製造方法可以透過改變定義導體層（如最上層金屬層）之圖案的光罩，即可以使得增加曲率較大或轉角處的導體層（如最上層金屬層）的寬度（或面積），以有效均勻分散該處的高電場，降低崩潰電場，並降低漏電流，故可以提升靜電放電保護的能力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底
12、14、16、18、32‧‧‧井區
20‧‧‧頂層
22‧‧‧梯層
24a~24d‧‧‧隔離結構
26‧‧‧閘介電層
28‧‧‧閘極導體層
30‧‧‧閘極結構
32‧‧‧間隙壁
34‧‧‧源極區
36‧‧‧汲極區
38、40‧‧‧摻雜區
42、48‧‧‧介電層
44a~44e‧‧‧接觸窗
46a~46d、50a~50b‧‧‧導體層
52a~52b‧‧‧介層窗
60‧‧‧金屬內連線
99‧‧‧半導體元件
100‧‧‧第一區
200‧‧‧第二區
104、106‧‧‧罩幕
W1、W2、W3、W4‧‧‧寬度
OP1、OP2‧‧‧端點
I-I、II-II‧‧‧切線

圖1是依據本發明實施例之一種半導體元件的上視圖。圖2A至2G是依據本發明實施例之一種半導體元件的製造方法的剖面示意圖，其中圖2G為圖1之切線I-I以及II-II的剖面圖。圖3是三種半導體元件在進行靜電放電保護元件2kV之測試的漏電流曲線，所述半導體元件於各自源極端處之覆蓋隔離結構之導體層的部分的寬度不同。圖4是三種半導體元件在進行靜電放電保護元件2kV之測試的崩潰電壓曲線，所述半導體元件於各自源極端處之覆蓋隔離結構之導體層的部分的寬度不同。

24c‧‧‧隔離結構

30‧‧‧閘極結構

34‧‧‧源極區

36‧‧‧汲極區

50a、50b‧‧‧導體層

60‧‧‧金屬內連線

99‧‧‧半導體元件

100‧‧‧第一區

200‧‧‧第二區

W1、W2‧‧‧寬度

OP1、OP2‧‧‧端點

I-I、II-II‧‧‧切線

Claims

一種半導體元件，包括：一具有第一導電型之一源極區與具有該第一導電型之一汲極區，位於一基底中；一隔離結構，位於該源極區與該汲極區之間；一閘極結構，位於該源極區與該隔離結構之間的該基底上；一導體層，位於該基底上方，至少自該源極區上方延伸至該隔離結構上方，且電性連接該源極區，其中，該導體層為一最上層金屬層，該基底包括一第一區與一第二區，在該第二區之該源極區的輪廓的曲率大於在該第一區之該源極區的輪廓的曲率，且該第二區之覆蓋該隔離結構的該導體層的部分的寬度大於該第一區之覆蓋該隔離結構的該導體層的部分的寬度。
如申請專利範圍第1項所述之半導體元件，其中該半導體元件包括多數個直線區域以及多數個轉彎區域，該些直線區域之一者位於該第一區；該些轉彎區域之一者位於該第二區。
如申請專利範圍第1項所述之半導體元件，更包括：具有一第二導電型的一頂層，位於該隔離結構下方的該基底中；以及具有該第一導電型的一梯層，位於該頂層與該隔離結構之間。
如申請專利範圍第1項所述之半導體元件，更包括：具有一第二導電型的一第一井區，位於該基底中，其中該源極區位於該第一井區中，且該閘極結構覆蓋部分該第一井區；具有該第二導電型的摻雜區，位於該第一井區中，與該源極區相鄰，且與該源極區共同連接該導體層；以及具有該第一導電型的一第二井區，位於該基底中，其中該第一井區以及該汲極區位於該第二井區中。
一種半導體元件的製造方法，包括：於一基底上形成一隔離結構；於該基底上形成一閘極結構；在該閘極結構與該隔離結構的兩側的該基底中形成具有一第一導電型之一源極區與具有該第一導電型之一汲極區，其中該源極區接近該閘極結構，該汲極區接近該隔離結構；於該基底上方形成一導體層，該導體層自該源極區上方延伸至該隔離結構上方，且電性連接該源極區，其中該導體層為一最上層金屬層，該基底包括一第一區與一第二區，在該第二區之該源極區的輪廓的曲率大於在該第一區之該源極區的輪廓的曲率，在該第二區之覆蓋該隔離結構的該導體層的部分的寬度大於該第一區之覆蓋該隔離結構的該導體層的部分。
如申請專利範圍第5項所述之半導體元件的製造方法，其中該半導體元件包括多數個直線區域以及多數個轉彎區域，該些直線區域之一者位於該第一區；該些轉彎區域之一者位於該第二區。
如申請專利範圍第5項所述之半導體元件的製造方法，更包括：於該隔離結構下方的該基底中形成具有一第二導電型的一頂層；以及於該頂層與該隔離結構之間形成具有該第一導電型的一梯層。
如申請專利範圍第5項所述之半導體元件的製造方法，更包括：於該基底中形成具有一第二導電型的一第一井區，其中該源極區位於該第一井區中，且該閘極結構覆蓋部分該第一井區；於該第一井區中形成具有該第二導電型的一摻雜區，該摻雜區與該源極區相鄰，且與該源極區共同連接該導體層；以及於該基底中形成具有該第一導電型的一第二井區，其中該第一井區以及該汲極區位於該第二井區中。