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TWI473172B - 具有鋯之金屬閘極 - Google Patents

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Description

具有鋯之金屬閘極
此發明通常係關於半導體器件，以及更特定言之，係關於具有金屬閘極結構之半導體器件。
一些電晶體使用金屬閘極結構來改良只具有多晶矽閘極的類似電晶體之性能。例如，使用一金屬閘極結構可提供具有一較低薄片電阻、適當臨限電壓以及改良性能之一電晶體。
一些具有金屬閘極之電晶體包含閘極堆疊中之一多晶矽罩以獲得與其他電晶體形成方法之改良整合。使用一金屬閘極結構上一多晶矽罩之一問題係此矽可擴散至該閘極結構中以及該閘極結構下面的閘極介電質中。例如，在源極/汲極區之高溫活化退火期間，可發生此擴散。矽擴散至該金屬閘極結構中可導致該金屬閘極結構中較差的電容－電壓特性以及增加的閘極漏電與缺陷形成(例如矽結節或其他非均勻性之形成)。矽擴散至該閘極介電質可在該閘極介電質中產生缺陷，其可降低該閘極介電質之介電常數(K值)並增加該閘極介電質之電厚度。
需要提供一種用於在一半導體器件中形成一金屬閘極之改良方法。
以下提供用於實施本發明之一模式之一詳細說明。該描述係意欲用以說明本發明而不應侷限本發明。
圖1係依據本發明之一具體實施例在晶圓101之製造階段期間該晶圓的一部分側視截面圖。晶圓101將用於具有一金屬閘極結構之一電晶體之形成，該金屬閘極結構包括鋯，用於阻止矽向該金屬閘極結構擴散。
晶圓101包括一半導體基板層103，其係由一半導體材料構成(例如矽、碳化矽、鍺化矽、碳化鍺矽、鎵、砷化鎵、砷化銦、磷化銦、其他第III－IV族化合物半導體或其之任何組合)。在所示具體實施例中，基板層103具有一基體半導體材料組態，但在其他具體實施例中可具有其他組態，例如一絕緣半導體(SOI)組態。
一介面介電層104係定位於基板層103之上。在一具體實施例中，層104係由介面氧化矽構成，但在其他具體實施例中可由其他材料構成。在一具體實施例中，層104具有一10埃或更少之厚度，但在其他具體實施例中可具有其他厚度。其他具體實施例可不包含層104。
一閘極介電材料層105係形成於層104之上。在一具體實施例中，層105係一高K介電材料(具有一7.0或更高之介電常數)。在一具體實施例中，層105係由氧化鋯鉿(Hfx Zry Oz )構成，而在其他具體實施例中，可由其他介電材料構成，例如鉿、鋯、鋁、鑭、鍶、鉭、鈦之其他氧化物、矽酸鹽、或鋁酸鹽以及其組合。此等材料可包括(但不侷限於)Ta2 O5 、ZrO2 、HfO2 、TiO2 、Al2 O3 、Y2 O3 、La2 O3 、Hfx Siy Oz 以及Hfw Six Ny Oz 。另外，多金屬氧化物(例如鈦酸鍶鋇，BST)可亦用於某些具體實施例。
在一具體實施例中，層105係藉由使用一原子層沈積(ALD)、一化學汽相沈積(CVD)或其他傳統沈積方法沈積材料形成。在其他具體實施例中，層105可係藉由基板層103之一氧化處理形成。在一具體實施例中，層105具有30至50埃之厚度，但在其他具體實施例中可具有其他厚度。
在形成層105後，金屬閘極層107係形成於層105之上。金屬閘極層107包含鋯。在一具體實施例中，層107亦包含碳化鉭(Tax Cy )，但可包含其他金屬，例如氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮氧化鉬、氮化鉬、氮化矽鉬、氮化鈦、氮化矽鈦、釕基金屬閘極(釕金屬或氧化釕)以及銥。該等包含鉬、釕以及銥之具體實施例可使用於P－通道(P－channel)器件之閘極電極。
在一具體實施例中，層107具有一100埃之厚度。在其他具體實施例中，層107可具有在10至250埃範圍內之一厚度，但在其他具體實施例中，可具有其他厚度。
在一具體實施例中，對於包含Tax Cy 之層來說，層107中鋯之濃度可在1原子百分率或更低之範圍內。但是，在其他具體實施例中，該鋯可具有其他濃度，例如，10原子百分率或更低。在另一具體實施例中，該鋯之濃度可係更高。
層107中鋯之存在形式可係氮化鋯、氧化鋯、一鋯金屬合金(例如Zrx Tay Cz )或其之組合。
在一具體實施例中，層107係藉由一ALD、CVD、物理汽相沈積(PVD)或其他方法形成。
一多晶矽層109(例如)藉由一CVD、ALD、PVD或其他方法係形成於層107之上。在一具體實施例中，層109具有一1000埃之厚度，但在其他具體實施例中可具有其他厚度。
圖2係藉由圖案化層109、層107、層105以及層104形成閘極堆疊201後，晶圓101的一部分側視截面圖。在一具體實施例中，此等層係藉由在層109上形成一掩模圖案(未顯示)並依據此圖案使用蝕刻處理(針對該等層之材料具有適當的蝕刻化學特性)將該等層圖案化來進行圖案化。
閘極堆疊201包含一閘極電極202，其包含多晶矽罩209以及金屬閘極結構207。罩209係由圖案化層109形成，金屬閘極結構207係由圖案化層107形成，以及閘極介電質205係由圖案化層105與104而形成。閘極介電質205包含來自層105與104之材料。
在所示具體實施例中，閘極堆疊201之結構係依據該相同圖案形成。但在其他具體實施例中，閘極堆疊201之結構可具有其他組態。例如，在某些具體實施例中，當層109與107圖案化後以及鄰近罩209及結構207之側壁之間隔物(未顯式)後續形成後，閘極介電質205可由層104與105形成。在此等具體實施例中，閘極介電質205應寬於結構207及罩209。
圖3顯示形成電流電極區域(源極/汲極區305與303)、側壁間隔物307以及矽化物311、313及315後晶圓101的一部分截面側視圖。
在一具體實施例中，在晶圓101之一非等向蝕刻後，間隔物307係藉由在晶圓101上沈積一間隔物材料(例如氧化矽或TEOS)來形成。
但是，在其他具體實施例中，間隔物307可藉由其他處理器形成，具有其他組態及/或可由其他材料形成。
源極/汲極區303及305係藉由將摻雜劑之離子植入於基板層103中形成，並在某些具體實施例中可包含擴展區。在其他具體實施例中，區域303與305可具有其他組態並可藉由其他方法形成。矽化物311、313以及315係藉由在晶圓101上沈積一(例如)鈷、鎳之金屬層(未顯示)並使用曝露的半導體材料作用該金屬層以形成一矽化物來形成。
晶圓101包含類似於電晶體301之其他電晶體(未顯示)，其包含N－通道(N－Channel)與P－通道(P－channel)類型電晶體。在後續處理中，形成於晶圓101之上的結構包含至矽化物311、313及315之接點、包含互連及夾層介電質之互連層以及外部導體(例如焊墊)。然後，晶圓101可單一置入個別積體電路中並封裝至積體電路封裝內。
在某些具體實施例中，提供包含鋯之一金屬閘極結構可阻止矽從罩209擴散至結構207以及閘極介電質205中，例如，在高溫處理期間。因此，結構207中鋯之使用用以防止由於矽擴散而導致的該閘極堆疊中矽結節之形成，阻止較差電容－電壓特性以及阻止增加的閘極漏電。結構207中鋯之使用亦可阻止由於矽從罩209擴散至閘極介電質205而導致的缺點，包括：阻止該閘極介電質中缺陷之形成、阻止該閘極介電質之介電常數(K值)之降低以及減小該閘極介電質之電厚度增加。因此，提供具有鋯之一金屬閘極對於具有高K介電質之電晶體阻止導致介電質之K值降低的矽擴散尤其有用。同樣，提供包含鋯之一金屬閘極結構可亦提供改良電晶體特性，例如改良臨限電壓不穩定性及可靠性。此外，提供具有鋯之一金屬閘極結構可改良帶有該金屬閘極結構之多晶矽之熱穩性。
在其他具體實施例中，閘極結構207可包含多個層，其中，該多個層之一個或多個包含鋯而其他層不包含。在所示具體實施例中，閘極電極202係使用於一平面電晶體中(電晶體301)。但是，一包含鋯之金屬閘極結構可使用於其他類型電晶體(例如FinFET電晶體)之閘極堆疊中。
在一具體實施例中，形成一半導體結構之一閘極電極之一方法包括提供覆蓋一基板之一介電層。該介電層具有一表面。該方法包括在該介電層之表面上形成一金屬閘極層。該金屬閘極層包含鋯。該方法亦包括形成覆蓋該金屬閘極層之一多晶矽罩層。
在另一具體實施例中，形成一半導體器件之一閘極堆疊之一方法包括形成覆蓋一基板之一閘極介電層以及在該閘極介電層上形成一閘極電極。形成該閘極電極包括形成包含鋯之一金屬閘極層以及形成覆蓋該金屬閘極層之一多晶矽罩層。
在另一具體實施例中，一閘極堆疊結構包含覆蓋一基板之一介電層。該介電層具有一表面。該結構亦包含定位於該介電層之表面上包含鋯之一金屬閘極層以及覆蓋該金屬閘極層之一多晶矽罩層。
雖然已顯示及說明本發明之特定具體實施例，但基於本文之說明，熟悉此項技術人士應瞭解在不背離本發明及其較廣方面之前提下可作進一步的變更及修改，因此，隨附申請專利範圍係包含其範疇內以及此發明之真實精神及範疇內之所有此等變更及修改。
101．．．晶圓
103．．．半導體基板層
104．．．介面介電層
105．．．閘極介電材料層
107．．．金屬閘極層
109．．．多晶矽層
201．．．閘極堆疊
202．．．閘極電極
205．．．閘極介電質
207．．．金屬閘極結構
209．．．多晶矽罩
301．．．電晶體
303．．．源極/汲極區
305．．．源極/汲極區
307．．．側壁間隔物
311．．．矽化物
313．．．矽化物
315．．．矽化物
熟習此項技術人士藉由參考附圖可更瞭解本發明，並且更明白其各種目的、特徵以及優點。
圖1至3係依據本發明之一具體實施例在晶圓不同製造階段之一晶圓的部分側視截面圖。
在不同圖式中使用的相同的參考符號指示相同的項目，除非另外說明。該等圖式並未按比例繪製。
101．．．晶圓
103．．．半導體基板層
201．．．閘極堆疊
202．．．閘極電極
205．．．閘極介電質
207．．．金屬閘極結構
209．．．多晶矽罩

Claims (20)

  1. 一種形成一半導體結構之一閘極電極之方法，其包含：提供覆蓋一基板之一介電層，該介電層具有一表面；在該介電層之該表面形成一金屬閘極層，該金屬閘極層包含鋯，以及形成覆蓋該金屬閘極層之一多晶矽罩層，其中併入該金屬閘極層之鋯係具有一原子百分率或更少之一等級。
  2. 如請求項1之方法，其中該介電層包含一高k值介電材料。
  3. 如請求項2之方法，進一步其中該高k介電材料包含由以下金屬組成之一群組之一，該等金屬係鉿、鋯、鋁、鑭、鍶、鉭以及鈦。
  4. 如請求項1之方法，其中該金屬閘極層進一步包含由以下物質組成之一群組之一，該等物質係碳化鉭、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮氧化鉬、氮化鉬、氮化矽鉬、氮化鈦、氮化矽鈦、一釕基金屬以及氧化銥。
  5. 如請求項1之方法，其中包含鋯之該金屬閘極層進一步包含鉭與碳。
  6. 如請求項1之方法，其中包含鋯之該金屬閘極層之形成包含藉由原子層沈積、汽相沈積或化學汽相沈積之其中之一來形成。
  7. 如請求項1之方法，其進一步包括： 圖案化該多晶矽罩層、圖案化該金屬閘極層以及圖案化該介電層至一半導體器件之一閘極堆疊中。
  8. 如請求項1之方法，其進一步包括：形成用於一電晶體之一閘極電極，其中該形成該閘極電極包括圖案化該金屬閘極層以及圖案化該多晶矽罩層；形成用於該電晶體之電流電極區域，其中該電晶體係一P通道型電晶體。
  9. 一種形成一半導體器件之一閘極堆疊之方法，其包含：形成覆蓋一基板之一閘極介電層；以及在該閘極介電層上形成一閘極電極，其中形成該閘極電極包括形成包含鋯之一金屬閘極層以及形成覆蓋該金屬閘極層之一多晶矽罩層，其中併入該金屬閘極層之鋯係具有一原子百分率或更少之一等級。
  10. 如請求項9之方法，其進一步包括：在該基板中閘極電極之最近的相對兩側形成該半導體器件之電流電極區域。
  11. 如請求項9之方法，其中該閘極介電層包含一高k值介電材料。
  12. 如請求項11之方法，進一步其中該高k介電材料包含由以下金屬組成之一群組之一，該等金屬係鉿、鋯、鋁、鑭、鍶、鉭以及鈦。
  13. 如請求項9之方法，其中該金屬閘極層進一步包含由以 下物質組成之一群組之一，該等物質係碳化鉭、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮氧化鉬、氮化鉬、氮化矽鉬、氮化鈦、氮化矽鈦、一釕基金屬以及氧化銥。
  14. 如請求項9之方法，其中形成包含鋯之該金屬閘極層包括藉由原子層沈積、汽相沈積或化學汽相沈積之其中之一來形成。
  15. 一種閘極堆疊結構，其包含：覆蓋一基板之一介電層，該介電層具有一表面；以及定位於該介電層之該表面上之包含鋯的一金屬閘極層；以及覆蓋該金屬閘極層之一多晶矽罩層，其中併入該金屬閘極層之鋯係具有一原子百分率或更少之一等級。
  16. 如請求項15之結構，其中該介電層包含一高k值介電材料。
  17. 如請求項16之結構，進一步其中該高k介電材料包含由以下金屬組成之一群組之一，該等金屬係鉿、鋯、鋁、鑭、鍶、鉭以及鈦。
  18. 如請求項15之結構，其中該金屬閘極層進一步包含由以下物質組成之一群組之一，該等物質係碳化鉭、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮氧化鉬、氮化鉬、氮化矽鉬、氮化鈦、氮化矽鈦、一釕基金屬以及氧化銥。
  19. 如請求項15之結構，其中包含鋯之該金屬閘極層進一步包含鉭與碳。
  20. 如請求項15之結構，其中該閘極堆疊結構包括一P通道型電晶體之一閘極電極，該結構進一步包括：該P通道型電晶體之一第一電流電極區域；該P通道型電晶體之一第二電流電極區域。
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