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TWI464842B - 電子元件封裝體及其製造方法 - Google Patents

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TWI464842B
TWI464842B TW098116836A TW98116836A TWI464842B TW I464842 B TWI464842 B TW I464842B TW 098116836 A TW098116836 A TW 098116836A TW 98116836 A TW98116836 A TW 98116836A TW I464842 B TWI464842 B TW I464842B
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TW
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wafer
trench
electronic component
conductive electrodes
component package
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TW098116836A
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TW200950035A (en
Inventor
Chia Lun Tsai
Wen Cheng Chien
Po Han Lee
Wei Ming Chen
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Xintec Inc
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Publication date
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Description

電子元件封裝體及其製造方法
本發明係有關於電子元件封裝體，特別有關於一種利用晶圓級封裝製程製作之電子元件封裝體。
矽基體直穿孔封裝技術(through-silicon via packaging，簡稱TSV封裝技術)已逐漸使用於先進的電子元件封裝體中，其技術特點係涉及高深寬比(high aspect ratio)之矽基材蝕刻，以及良好填洞能力的薄膜製程，尤其是必須在高深寬比的開口中形成外延的導線，因而侷限現有的製程能力。
第1圖係顯示一種傳統的電子元件封裝體1之局部平面圖，於晶片主動區10的週邊區11上設置有多個導電接觸墊14。傳統的TSV封裝技術是在每個導電接觸墊14的位置形成對應的孔洞12，每個孔洞12內則具有單一接觸孔16以露出一個對應的導電接觸墊14。
然而，由於孔洞12的深寬比(aspect ratio)高達至少1.6，造成後續填充各種材料層的困難度，因此需要有一種新穎的電子元件封裝體及其製造方法，以克服上述問題。
本發明之一實施例提供一種電子元件封裝體，包括：一半導體基底，包含複數個晶片，每個晶片具有一第一表面及相對之一第二表面；複數個導電電極，設置於各晶片的該第一表面上或上方，其中位於任兩個相鄰的該晶片上之該些導電電極係沿著該晶片側邊的方向呈非對稱排列；以及複數個接觸孔，以暴露出該些導電電極。
本發明之另一實施例則提供一種電子元件封裝體的製造方法，包括：提供一半導體基底，包含複數個晶片，任兩個相鄰的該晶片間包括一切割區，每個晶片具有一第一表面及相對之一第二表面；於各晶片的該第一表面上或上方提供複數個導電電極，且位於任兩個相鄰的該晶片上之該些導電電極沿著該晶片側邊的方向呈非對稱排列；及於各晶片內形成複數個接觸孔，以暴露出該些導電電極。
為了讓本發明之上述目的、特徵、及優點能更明顯易懂，以下配合所附圖式，作詳細說明如下：
以下以實施例並配合圖式詳細說明本發明，在圖式或說明書描述中，相似或相同之元件係使用相同之圖號。且在圖式中，實施例之元件的形狀或厚度可擴大，以簡化或是方便標示。可以了解的是，未繪示或描述之元件，可以是所屬技術領域中具有通常知識者所知的各種形式。
本發明的電子元件封裝體及其製造方法的各實施例係以製作影像感測元件封裝體(image sensor package)的各製程步驟作為說明範例。然而，可以了解的是，在本發明之半導體裝置實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System;MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical sensor)。特別是可選擇使用晶圓級封裝(wafer Scale package;WSP)製程對影像感測元件、發光二極體(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(Surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程(wafer level chip scale package，簡稱WLCSP)。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之電子元件封裝體。
請同時參閱第2A、2B圖，第2A圖係顯示依據本發明一實施例之晶圓級封裝製程的電子元件封裝體100之局部平面示意圖，第2B圖為沿著第2A圖中的線2B-2B之剖面示意圖。值得注意的是，第2A圖中的線2B-2B並非直線，第2B圖之剖面示意圖係同時顯示非在一直線上排列的電子元件封裝體結構。首先，提供一半導體基底200，例如為晶圓，其包含多個晶粒區，以承載或形成多顆晶片，任兩個相鄰的晶片300a和300b之間包括一切割區SC。每個晶片具有第一表面S1及相對的第二表面S2，在各晶片的第一表面S1上具有多個導電電極304，且半導體基底200與導電電極304之間具有一絕緣層314，例如為氧化矽。值得注意的是，任兩個相鄰的晶片300a和300b上之導電電極304係沿著晶片側邊的方向，亦即切割區SC的方向，呈現左右兩邊非對稱的排列。在各晶片300a和300b內分別形成溝槽302a、302b，以暴露出多個導電電極304，在第2A圖的溝槽中雖然顯示三個導電電極，然而可以理解的是，於溝槽內也可含有兩個或者是三個以上的導電電極，並且於各晶片內可形成一個或一個以上的溝槽，以暴露出多個導電電極304。如第4A圖所示，其在晶片300中形成一個溝槽302以暴露出晶片上同一側的多個導電電極304。另外，在第4B圖的晶片300中則形成兩個溝槽301、303，於溝槽之間存在一區域C，區域C具有高度與溝槽等高之半導體基底，其可以容納積體電路、感測薄膜或空腔結構。同時，具有多個溝槽之晶片相較於只有一個溝槽之晶片，其溝槽間的區域C還可以強化電子元件封裝體的結構。可以理解的是，雖然第4B圖中僅顯示兩個溝槽，然而，在晶片內可以形成更多溝槽，以容納更多的積體電路、感測薄膜或空腔結構，並強化電子元件封裝體之結構。
如第2B圖所示，於各晶片的第二表面S2以及溝槽的側壁和底部覆蓋有一絕緣層316，溝槽底部的絕緣層316中形成有多個接觸孔306，以暴露出相對應的導電電極304之接觸面，各晶片300a和300b上分別具有多條導線層308a、308b設置於絕緣層316上，每條導線層自晶片的第二表面S2延伸至溝槽之側壁和底部，並經由對應的接觸孔306延伸至導電電極304的接觸面上，其中任兩個相鄰的晶片300a和300b上形成之導線層308a、308b沿著晶片側邊的方向呈現左右非對稱的排列。
溝槽302a、302b與晶片的側邊相隔一距離d，在相鄰的兩個晶片300a和300b之間具有與溝槽等高的半導體基底200介於溝槽302a和302b之間。因此，當以微影蝕刻製程製作導線層308a、308b，於曝光形成導線層308a、308b的圖案時，被晶片300a上的導線層308a圖案反射之光線會被溝槽302a和302b之間的半導體基底200擋住，不會照射到晶片300b的導線層308b圖案之間，反之，被晶片300b上的導線層308b圖案反射的光線也不會照射到晶片300a的導線層308a圖案之間。因此，在導線層308a、308b之間不會有殘留的導線層材料，可有效避免導線之間產生短路。
此外，如第2A圖所示，在本發明一實施例中，電子元件封裝體100的兩導電電極304之前緣間距a與兩接觸孔306之前緣間距a相同，例如約為100μm，導電電極304的寬度b1約為80μm，兩導電電極304之間的距離b2約為20μm，接觸孔306的寬度c1約為20μm，兩接觸孔306之間的距離c2約為80μm，透過接觸孔306的形成可以將在導電電極上之兩導線層間的絕緣距離加寬，例如由原本的20μm增加為80μm，如此可更有效地避免導線之間產生短路。在一實施例中，兩導線層的前緣間距L1可約為100μm，導線層的寬度L2約為50μm，兩導線層之間的距離L3約為50μm。
如第2B圖所示，在晶片的第一表面S1上還可以形成封裝層310或蓋板。請參閱第3F圖，在一實施例中，上封裝層310與導電電極304之間可設置間隔層(spacer)312，以在上封裝層310與晶片的主動區之間形成間隙(cavity)326，間隔層312係圍繞著間隙326。另外，保護層318例如為聚亞醯胺(PI)係作為焊料遮罩，其填滿溝槽302a、302b並延伸至晶片的第二表面S2上。
第2C圖係顯示依據本發明一實施例之晶圓級封裝製程的電子元件封裝體100之局部立體示意圖，其係由晶片的第二表面S2觀之，並且在導線層308a、308b上的元件並未繪出。如第2C圖所示，在相鄰的兩個晶片300a、300b之間具有與溝槽302a、302b等高的半導體基底200，絕緣層316覆蓋於半導體基底200上以及溝槽內。由於導線層308a、308b通常由金屬材料形成，當曝光形成導線層308a的光阻圖案時，光線會被導線層308a之光阻圖案下方的金屬材料反射，而此反射的光線會被相鄰的兩晶片間之半導體基底200擋住，因此不會照射到另一晶片300b之導線層308b的光阻圖案之間，可避免導線層308b之間的光阻圖案殘留，進而可避免導線層308b之間產生短路。反之亦然，也可以避免導線層308a之間產生短路。
第3A-3F圖係顯示依據本發明一實施例之電子元件封裝體的部分製程流程之剖面示意圖，需注意的是，由於在相鄰的兩晶片上之導電電極為非對稱排列，為了同時顯示兩晶片上含有導電電極之結構，第3A-3F圖為沿著第2A圖中的非直線2B-2B之剖面示意圖，然而，實際上第3A-3F圖中相鄰的兩晶片300a、300b之封裝體結構並非排列在一直線上。
請參閱第3A圖，首先提供一晶圓200，包含多個晶粒區，以承載或形成多顆晶片300a、300b，每個晶片300a、300b具有第一表面S1及相對之第二表面S2，其中各晶片本體300a、300b的第一表面S1上或其上方包括多個導電電極304，而且這些晶片的矽基底200與導電電極304之間形成絕緣層314，例如，由氧化矽、氮氧化矽或低介電常數材料層組成。
在晶圓200上一般包括複數個電子元件晶片，例如為影像感測元件，請參閱第3F圖，在影像感測元件上可具有對應的微透鏡陣列324做為影像感測面。
接著，將晶圓200的正面，亦即電子元件晶片300a、300b的第一表面S1與封裝層310黏接，封裝層係做為封裝的承載結構，其可以是例如玻璃、石英(quartz)、蛋白石(opal)、塑膠或其它任何可供光線進出的透明基板。值得一提的是，也可以選擇性地形成濾光片(filter)及/或抗反射層(anti-reflective layer)於封裝層上。在封裝層310與晶圓200之間可設置間隔層(spacer)312，使晶圓200與封裝層310之間形成間隙(cavity)326，如第3F圖所示，間隙326係被間隔層312所圍繞，間隔層例如為環氧樹脂等黏著材料。為了增加密合度，於間隔層312與封裝層310之間可增加一額外的接合層，一般而言，間隔層312位於導電電極304上。
接著，可選擇進一步薄化晶圓的步驟。例如從晶圓200的背面S2予以薄化，成為一具有如第3A圖所示之預定厚度的晶圓，該薄化製程可以是蝕刻(etching)、銑削(milling)、磨削(grinding)或研磨(polishing)等方式。
然後於晶片300a、300b中分別形成溝槽302a、302b，例如藉由蝕刻製程除去部份之矽基底200，使溝槽沿著第二表面S2向第一表面S1的方向延伸，同時除去導電電極304上方的絕緣層314，以暴露出導電電極，其中溝槽底部的涵蓋範圍包括兩個以上的導電電極以及導電電極間的區域，因此溝槽302a、302b可具有較低的深寬比(aspect ratio)，可由約1.6降低至約0.33，大幅地降低後續製程的困難度。
然後，請參閱第3B圖，為了隔離晶片本體300a、300b與後續形成之導線層，可先順應性形成絕緣層316，覆蓋晶片300a、300b的第二表面S2，並延伸至溝槽的側壁303a和底部303c。在一實施例中，絕緣層316為感光性絕緣材料層。
請參閱第3C圖，對感光性絕緣材料層316進行局部曝光，藉由顯影液顯影去除位於溝槽底部的感光性絕緣材料層316，以在溝槽底部的感光性絕緣材料層316中形成多個接觸孔306，並露出對應的導電電極304之接觸面304a。在本例中，可選擇感光型之有機高分子材料，其成分可包含但不限於聚醯亞胺樹脂(polyimide;PI)、苯環丁烯(butylcyclobutene;BCB)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等，且此感光型之有機高分子材料可以是利用塗佈方式，例如旋轉塗佈(spin coating)、噴塗(spray coating)或淋幕塗佈(curtain coating)，或者是其它適合之沈積方式形成。在一實施例中，一溝槽可包含兩個以上之接觸孔。
在本發明一實施例之電子元件封裝體的製造方法中，即是藉由溝槽內含接觸孔群組的導孔封裝技術(trench group via packaging，簡稱TGV技術)，以克服傳統TSV之高深寬比(aspect ratio)的技術障礙，並增加製程的裕度(process margin)。
接著請參閱第3D圖，在絕緣層316上全面性地形成導電層308，導電層308係順應性地形成於晶片300a、300b的第二表面S2上，並延伸至溝槽302a、302b的側壁和底部，以及接觸孔306內。在一實施例中，可藉由物理氣相沈積法(PVD)或濺鍍法(sputtering)，順應性地沈積例如是銅、鋁、銀、鎳或其合金的導電層。
請參閱第3E圖，藉由微影蝕刻製程圖案化導電層，以分別形成多條導線層308a、308b在各晶片300a、300b上。首先，在導電層上全面性地塗佈光阻層(未繪出)，利用具有導線層308a、308b圖案的光罩進行曝光。在一實施例中，光罩上具有導線層308a、308b圖案的部分會透光，受到光線照射的光阻層於顯影後會留下，形成與導線層308a、308b圖案相同的光阻圖案，之後以光阻圖案作為遮罩進行蝕刻，即可在各晶片上形成多條導線層308a、308b。每條導線層308a、308b自晶片的第二表面S2之絕緣層316上延伸至溝槽側壁303a，並沿著溝槽底部303c經由對應的接觸孔306延伸至導電電極304的接觸表面304a上。
在上述的曝光製程中，由於光阻層底下的導電層為金屬層，其會反射曝光的光線，若在相鄰的晶片間不具有與溝槽等高的半導體基底，當兩個相鄰的晶片上之導電電極為非對稱排列時，被導電層反射的光線會使得相鄰晶片上之導線層圖案之間的區域亦被曝光，於顯影後留下部分的光阻層在導線層圖案之間，蝕刻後造成導線層短路。而在本發明一實施例之電子元件封裝體中，由於相鄰的晶片間具有與溝槽等高的半導體基底，因此於上述微影蝕刻圖案化導電層的步驟中，任兩個相鄰的晶片上之導線層圖案的曝光不會互相干擾，進而使得導線層之間不會產生短路現象。在本實施例中，同一溝槽內連接不同導電電極上之接觸孔的導線層彼此係電性隔離，其中導電電極一般係包括一導電接觸墊或一重佈線路層。
接著，請參閱第3F圖，其係顯示沿切割區SC切割上述電子元件之晶圓級封裝體後，所形成之電子元件封裝體100的剖面示意圖。於上述導線層308a、308b完成後，形成保護層(passivation layer)318於各導線層308a、308b上，覆蓋晶圓200的背面S2以及填滿各溝槽302a、302b，保護層例如為阻焊膜(solder mask)。然後，形成導電凸塊(conductive bump)322穿過保護層318與導線層308a電性連接。在一實施例中，於形成上述保護層318後，可藉由圖案化此保護層318以形成暴露部分導線層308a的開口，接著，藉由電鍍或網版印刷(screen printing)的方式，將一銲料(solder)填入於上述開口中，且進行一迴銲(re-flow)製程，以形成例如是銲球(solder ball)或銲墊(solder paste)的導電凸塊322。接著，沿切割道SC(scribe line)分割上述晶圓，以分離各電子元件晶片，完成本發明之電子元件封裝體。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
 習知部分(第1圖)
1．．．傳統電子元件封裝體
10．．．晶片主動區
11．．．晶片週邊區
12．．．孔洞
14．．．導電接觸墊
16．．．接觸孔
本發明部分(第2A至4B圖)
100．．．電子元件封裝體
200．．．半導體晶圓
300、300a、300b．．．晶片
301、302、302a、302b、303．．．溝槽
303a．．．溝槽側壁
303c．．．溝槽底部
304．．．導電電極
304a．．．導電電極之接觸面
306．．．接觸孔
308．．．導電層
308a、308b．．．導線層
310．．．封裝層
312．．．間隔層
314、316．．．絕緣層
318．．．保護層
S1．．．第一表面
S2．．．第二表面
SC．．．切割區
322．．．導電凸塊
324．．．微透鏡陣列
326．．．間隙
C．．．溝槽間區域
第1圖係顯示傳統的電子元件封裝體之局部平面示意圖；
第2A圖係顯示依據本發明一實施例之電子元件封裝體的平面示意圖；
第2B圖係顯示沿第2A圖的線2B-2B之電子元件封裝體的剖面示意圖；
第2C圖係顯示第2A圖之電子元件封裝體的立體示意圖；
第3A-3F圖係顯示根據本發明一實施例的電子元件封裝體之製造流程的剖面示意圖；
第4A和4B圖係顯示根據本發明各實施例的電子元件封裝體中構槽內的導電接觸墊群組之平面示意圖。
100．．．電子元件封裝體
200．．．半導體晶圓
300a、300b．．．晶片
302a、302b．．．溝槽
304．．．導電電極
306．．．接觸孔
308a、308b．．．導線層
SC．．．切割區

Claims (28)

  1. 一種電子元件封裝體，包括：一晶圓，包含一晶片，其中該晶片具有一第一表面及相對之一第二表面；複數個導電電極，設置於該晶片的該第一表面上或上方；複數個接觸孔，形成於該晶片中，以暴露出該些導電電極；至少一溝槽，設置於該晶片內且與該晶片之側邊相隔一距離，其中該至少一溝槽自該晶片之該第二表面向該第一表面的方向延伸；該些接觸孔，設置於該至少一溝槽的一底部，以暴露出相對應的該些導電電極的一接觸面，其中複數個該些接觸孔係設置在一單一溝槽的底部；一絕緣層，覆蓋該晶片的該第二表面，且延伸至該至少一溝槽之一側壁和該底部，其中該些接觸孔係設置於該絕緣層中；以及複數條導線層，設置於該絕緣層上，其中每一條該導線層自該第二表面延伸至該至少一溝槽之該側壁和該底部，並經由相對應的該接觸孔延伸至該導電電極的該接觸面，以相同方向測量，該導線層的一寬度小於相對應的該導電電極的一寬度。
  2. 如申請專利範圍第1項所述之電子元件封裝體，其中該些導電電極包括一導電接觸墊或一重佈線路層。
  3. 如申請專利範圍第1項所述之電子元件封裝體，其 中該些導線層延伸超過該至少一溝槽，並且在該至少一溝槽與該晶圓的一鄰接邊緣之間終止。
  4. 如申請專利範圍第3項所述之電子元件封裝體，其中該晶圓具有一高度，且該晶圓的該高度與該至少一溝槽的一深度相等。
  5. 如申請專利範圍第1項所述之電子元件封裝體，更包括一保護層設置於該至少一溝槽中，且延伸至該晶片之該第二表面上。
  6. 如申請專利範圍第5項所述之電子元件封裝體，更包括一封裝層覆蓋該晶片之該第一表面。
  7. 如申請專利範圍第1項所述之電子元件封裝體，其中該晶片內具有複數個該溝槽，且具有一高度的該晶圓設置在該些溝槽間，以容納積體電路、感測薄膜或空腔結構。
  8. 如申請專利範圍第7項所述之電子元件封裝體，其中介於該些溝槽間的該晶圓的該高度與該些溝槽的一深度相等。
  9. 一種電子元件封裝體，包括：一晶圓，其中該晶圓具有一第一表面及相對之一第二表面，且該晶圓包含複數個晶片在該第一表面；複數個導電電極在該第一表面上，其中一第一組導電電極與一第一晶片相關連，一第二組導電電極與一第二晶片相關連，該第一組導電電極與該第二組導電電極以相鄰的該第一晶片與該第二晶片之間的一切割線隔開，且該第一組導電電極與該第二組導電電極相對於該 切割線為非對稱地排列；以及複數個開口，自該第二表面的方向穿過該晶圓，暴露出該些導電電極。
  10. 一種電子元件封裝體的製造方法，包括：提供一晶圓，其中該晶圓具有一第一表面及相對之一第二表面，且該晶圓包含複數個晶片在該第一表面；提供複數個導電電極在該第一表面上，其中一第一組導電電極與一第一晶片相關連，一第二組導電電極與相鄰的一第二晶片相關連，該第一組導電電極與該第二組導電電極以相鄰的該第一晶片與該第二晶片之間的一切割線隔開，且該第一組導電電極與該第二組導電電極相對於該切割線為非對稱地排列；以及自該第二表面的方向穿過該晶圓暴露出該些導電電極。
  11. 如申請專利範圍第10項所述之電子元件封裝體的製造方法，更包括：在該晶圓的該第二表面形成至少一第一溝槽，其中該第一溝槽延伸至該第一組導電電極和該第二組導電電極的其中之一的至少一些導電電極下方，並暴露出該至少一些導電電極的一接觸面；形成一絕緣層，覆蓋該晶圓的該第二表面，並延伸至該第一溝槽的側壁和底部；以及在該絕緣層中形成複數個接觸孔，其中至少一第一組接觸孔位於該第一溝槽的底部，以暴露出對應的該些導電電極之一接觸面。
  12. 如申請專利範圍第11項所述之電子元件封裝體的製造方法，更包括形成複數條導線層於該絕緣層上，其中每一條該導線層自該第二表面延伸至該第一溝槽之側壁和底部，並經由在該第一溝槽的底部之對應的該接觸孔延伸至該導電電極的該接觸面上，其中在相鄰的該第一晶片和該第二晶片上之該些導線層沿著相鄰的該第一晶片與該第二晶片之間的方向呈非對稱排列。
  13. 如申請專利範圍第12項所述之電子元件封裝體的製造方法，其中該晶圓具有一部分介於相鄰的該第一晶片與該第二晶片之間，並且在相鄰的該第一晶片和該第二晶片上之該些導線層被該晶圓的該部分隔離。
  14. 如申請專利範圍第12項所述之電子元件封裝體的製造方法，其中形成該些導線層的步驟包括：順應性地形成一導電層，覆蓋該晶圓的該第二表面，並延伸至該第一溝槽的側壁和底部；以及由該導電層形成該些導線層。
  15. 如申請專利範圍第14項所述之電子元件封裝體的製造方法，其中在形成該些導線層的步驟中，在相鄰的該第一晶片和該第二晶片上之該些導線層以各自的圖案曝光。
  16. 如申請專利範圍第11項所述之電子元件封裝體的製造方法，更包括：形成一封裝層，覆蓋包含該些晶片的該晶圓的該第一表面；形成一保護層，覆蓋該晶圓的該第二表面以及該第 一溝槽；以及沿該切割道分割該晶圓，以形成複數個電子元件封裝體，每一個該電子元件封裝體包含一個該晶片。
  17. 如申請專利範圍第11項所述之電子元件封裝體的製造方法，其中該絕緣層包括一感光性絕緣材料層，並且在該絕緣層中形成該些接觸孔的步驟包括曝光及顯影。
  18. 如申請專利範圍第13項所述之電子元件封裝體的製造方法，其中介於相鄰的該第一晶片與該第二晶片之間的該晶圓的該部分具有一高度與該第二表面共平面。
  19. 如申請專利範圍第11項所述之電子元件封裝體的製造方法，其中該第一溝槽與相鄰的該第一晶片和該第二晶片的其中至少一個晶片的一邊緣相隔一距離。
  20. 如申請專利範圍第10項所述之電子元件封裝體的製造方法，更包括設置一透明基板覆蓋包含該些晶片的該晶圓的該第一表面。
  21. 如申請專利範圍第12項所述之電子元件封裝體的製造方法，其中該些導線層的一個導線層的一寬度小於相對應的該導電電極的一寬度。
  22. 如申請專利範圍第11項所述之電子元件封裝體的製造方法，更包括在該晶圓的該第二表面形成至少一第二溝槽，其中該第二溝槽延伸至該第一組導電電極和該第二組導電電極的其中之一的至少一些導電電極下方，該至少一些導電電極不在該第一溝槽上方，並且該 第二溝槽暴露出該至少一些導電電極的一接觸面，其中該第二溝槽與該第一溝槽不相連。
  23. 如申請專利範圍第22項所述之電子元件封裝體的製造方法，其中該絕緣層覆蓋該晶圓的該第二表面，並延伸至該第二溝槽的側壁和底部，並且在該絕緣層中形成該些接觸孔的步驟包含在該絕緣層中形成一第二組接觸孔在該第二溝槽的底部，以暴露出對應的該些導電電極的一接觸面。
  24. 如申請專利範圍第22項所述之電子元件封裝體的製造方法，其中該第一溝槽和該第二溝槽在與該第一晶片相關連的該第一組導電電極和與該第二晶片相關連的該第二組導電電極的其中之同一組導電電極的一些導電電極下方。
  25. 如申請專利範圍第22項所述之電子元件封裝體的製造方法，其中該第一溝槽在與該第一晶片相關連的該第一組導電電極下方，並且該第二溝槽在與該第二晶片相關連的該第二組導電電極下方。
  26. 如申請專利範圍第25項所述之電子元件封裝體的製造方法，其中該第一溝槽和該第二溝槽被相鄰的該第一晶片與該第二晶片之間的該晶圓的一部分隔開。
  27. 如申請專利範圍第10項所述之電子元件封裝體的製造方法，其中該些晶片形成在該晶圓的該第一表面。
  28. 如申請專利範圍第10項所述之電子元件封裝體的製造方法，其中該些晶片設置在該晶圓的該第一表面上。
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