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TWI463766B - 用於控制耦合了同步整流逆向變換器的變壓器的次級場效應電晶體的電路和方法 - Google Patents

用於控制耦合了同步整流逆向變換器的變壓器的次級場效應電晶體的電路和方法 Download PDF

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TWI463766B
TWI463766B TW099120399A TW99120399A TWI463766B TW I463766 B TWI463766 B TW I463766B TW 099120399 A TW099120399 A TW 099120399A TW 99120399 A TW99120399 A TW 99120399A TW I463766 B TWI463766 B TW I463766B
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Sanjay Havanur
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Alpha & Omega Semiconductor
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Description

用於控制耦合了同步整流逆向變換器的變壓器的次級場效應電晶體的電路 和方法
本發明一般涉及功率電子學領域。更確切地說，本發明適用於在逆向變換器的第二面，精確控制開關金屬氧化物半導體場效應電晶體(MOSFET)。
開關電源變換器已經在電子行業中普遍使用，例如開關電源、直流-直流電壓變換器和直流-交流電壓變換器等。
第A1圖至第A4圖表示一種原有技術耦合了傳統的整流逆向變換器的變壓器(TCCC)1，帶有一個磁性耦合的一個初級電路10和一個次級電路30，穿過一個具有初級變壓器線圈(PTC)11和次級變壓器線圈(STC)31的耦合變壓器20。初級電路10具有一個初級開關網路(PSN)12，帶有內部迴圈有源開關，通過初級柵極驅動信號VGpri輪流控制初級場效應電晶體((FETpm)13。因此，初級線圈電流Ipri和次級線圈電流Isec分別流經初級變壓器線圈(PTC)11和次級變壓器線圈(STC)31，使磁能從初級電路10轉移到次級電路30。從而，在次級變壓器線圈(STC)31上產生交流 電次級線圈電壓Vsec。次級電路30具有具有一個功率二極體33和輸出電容器(Cout)32的網路，以便對Vsec進行整流、濾波，成為所需的輸出電壓Vout。在此過程中，初級柵極驅動信號VGpri 14的每個開關迴圈，所產生的次級線圈電壓Vsec以及初級線圈電流Ipri加上次級線圈電流Isec之和，分別對應第A2圖、第A3圖和第A4圖。每個開關迴圈的特點在於一系列時間標記tPCR、tPSX和tS1C。在時間標記tPCR處，信號VGpri 14開啟，標誌著伴隨著次級線圈電壓Vsec的負0-交叉，初級線圈電流(Ipri)上升。在時間標記處tPSX，信號VGpri 14關閉，標誌著伴隨著Vsec振盪40a的正0-交叉，所產生的變壓器行為，會使Ipri-至-Isec立即轉移。注意，為了簡化說明，所示的Ipri和Isec電流的振幅等於歸一化後的PTC11和STC31之間的線圈匝比。其中非常重要的一點是，在Ipri-至-Isec的強烈轉移時，由於變壓器線圈和整個TCCC1電路中所存在的固有的各種漏電感和寄生電感，才引起的Vsec振盪40a。最後，在時間標記tS1C附近，由於一個靈敏的功率二極體33現在關閉(隨後一個注入電荷載流子-存儲衰減)，以及各種漏電感和寄生電感，因此Isec衰減的末端引起額外的Vsec振盪40b。
我們注意到，由於這種在大電流傳導時巨大的正向電壓降(大約0.7V至1V)，功率二極體33會引起TCCC1在時間標記tPSX和tS1C之間，產生巨大的功率損耗。正因如此，在一個耦合了同步整流逆向變換器(TCSC)50的變壓器的次級電路51中，用第B1圖至第B3圖所示的其工作信號波形來說明，功率二極體33可以用一個次級場效應電晶體(FETsc)52代替。對於本領域的技術人員，FETsc 52本身就帶有寄生體二極體BDsc 52a。FETsc 52的次級柵極驅動和器件電流用VGsec和IDS表示。FETsc 52的源極- 漏極電壓，與功率二極體33的正向電壓相同，用VSD表示。因此，只要BDsc 52a在時間標記tPSX附近正向偏置，就應通過VGsec打開FETsc 52，關閉BDsc 52a，正向電壓降VSD大幅降低(大約0.1V至0.2V)，這就極大地降低了來自於TCSC50的聯合功率損耗。另一方面，在時間標記tS1C附近，需要關閉FETsc 52，並通過VGsec保持關閉狀態，或者通過臨近的Vsec降，或者通過傳感第一象限電流(正向IDS)通過FETsc 52，以避免通過STC31短接Cout32。由圖中虛線的逆時鐘方向弧形箭頭表示。
理解上述對於FETsc 52開啟和關閉的要求之後，由於在時間標記tPSX和tS1C附近，Vsec振盪40a和40b存在雜訊，因此要可靠地實施VGsec控制的其實充滿了挑戰。第C1圖和第C2圖表示國際整流器公司(加利福尼亞，埃爾塞貢多)提出的原有技術解決方案--IR1167S控制器。與上述TCSC50所述的電路結構類似，此處的次級電路由變壓器XFM的次級線圈供電，線圈電流ID_SEC流經次級開關電晶體Q1，其柵極由IR1167S的VGATE輸出端控制。場效應電晶體Q1的漏極-至-源極電壓用VDS_SEC表示。通過LOAD，在輸出過濾電容器Co上產生一個特定的直流輸出Vout。RC網路由Rdc和Cdc構成，僅為IR1167S供電。因此，為了正確操作，在時間標記參照週期T1和T2時，場效應電晶體Q1的柵極驅動必須開啟和關閉，其中VDS_SEC分別跨過兩個閾值電壓VTH2和VTH1，其中VTH2=-100mV以及VTH1=-10mV。在這些閾值跨越附近，存在上述VDS_SEC振盪的話，這種低振幅閾值電壓(VTH2和VTH1)就必需具有其他方法，例如時間窗MOT(最小開啟時間)和tblank(空白期)，以便作為IR1167S設計的一部分。其實，時間窗MOT或tblank內，VDS_SEC的任何一個其他閾值跨越都要被忽略，才能在存 在VDS_SEC振盪時，降低誤開關柵極驅動的幾率。無論是否使用這些其他方法，IR1167S對於使用的電路，還遵循嚴格的物理佈局規則，以降低誤柵極驅動開關。
如第D1圖和第D2圖所示，ON半導體(費尼克斯，亞利桑那州)在他們的NCP4302控制器和驅動中，提出的另一種原有技術的解決方案，用於控制次級開關FETSC的柵極驅動。NCP4302感應到FETSC上的電壓降VDS_SEC，開啟0.5V閾值。對於次級電流的零探測，230mA電流源在75Ohm電阻上產生的電壓降，帶有30mV的偏移量。但是，為了在存在VDS_SEC振盪雜訊時，降低誤開關柵極驅動的幾率，都可以通過DLYADJ引腳電壓調節的最小開啟和關閉時間間隔，仍然是必需的。
原有技術還有一些使用分立元件的其他實例。除了使用電壓和電流傳感，開啟和關閉次級開關FETSC之外，還需要在變壓器上多餘繞組。這種解決方案需要使用大量的額外元件，在性能表現上並不十分有效。
因此，為了可靠地開關次級開關FETSC，仍然需要耦合了同步整流逆向變換器的變壓器，它具有極少的額外分立元件，而且無需複雜的用戶調節。
一種用於控制耦合了同步整流逆向變換器的變壓器(TCSC)的次級場效應電晶體的電路，其初級電路和次級電路與變壓器耦合在一起。初級電路具有一個與初級開關網路(PSN)耦合在一起的初級變壓器線圈(PTC)，由其初級場效應電晶體(FETpm)開關轉換。次級電路由帶有次級線圈電壓(Vsec)的次級變壓器線圈(STC)，與輸出電容器(Cout) 和一個帶有內置寄生體二極體BDsc且正向電壓為VSD的次級場效應電晶體(FETsc)串聯。每個TCSC開關迴圈的特點是都帶有時間標記tPCR、tPSX和tS1C，其中tPCR標誌初級線圈電流(Ipri)開始上升伴隨著Vsec的負0-交叉；tPSX標誌初級線圈電流(Ipri)-至-次級線圈電流(Isec)轉移的瞬間，隨後，VSD的正0-交叉與Vsec振盪；tS1C標記FETsc開始在第一象限傳導，隨後，IDS正0-交叉與Vsec振盪。次級場效應電晶體控制電路包括：
a)一個帶有觸發輸出VSD-觸發器的VSD傳感觸發器，其模擬輸入端耦合到FETsc端，用於傳感VSD，一旦傳感到VSD的正0-交叉，便啟動VSD-觸發器。
b)一個帶有觸發輸出IDS-觸發器的IDS傳感觸發器，其模擬輸入端耦合到FETsc端，用於傳感FETsc的漏極-至-源極電流ISD，一旦傳感到ISD的正0-交叉，便啟動ISD-觸發器。
c)一個帶有觸發輸出Vsec-觸發器的Vsec傳感觸發器，其模擬輸入端耦合到STC端，用於傳感Vsec，一旦傳感到負Vsec，便啟動Vsec-觸發器。
d)一個多-觸發柵極驅動(MTGD)，其中觸發輸入VSD-輸入端、IDS-輸入端和Vsec-輸入端分別耦合到VSD-觸發器、IDS-觸發器和Vsec-觸發器上，驅動輸出端VGATE耦合到FETsc的柵極以及一套邏輯狀態：
狀態-I，其中FETsc關閉並閂鎖，因此不會被觸發開啟。
狀態-II，其中FETsc關閉但不閂鎖，因此會被觸發開啟。
狀態-III，其中FETsc開啟但不閂鎖，因此會被觸發關閉。
配置MTGD，以便在VSD-觸發器啟動時，進入狀態-III，在IDS- 觸發器啟動時，進入狀態-I，在Vsec-觸發器啟動時，進入狀態-II。
因此，所述的次級場效應電晶體控制電路避免被多個不必要的Vsec振盪引起FETsc的誤觸發，避免在時間標記tPSX和tS1C附近，進入不正確的狀態，以免引起TCSC的次級功率損耗增加。
作為一個較佳典型實施例，次級場效應電晶體控制電路包括一個偏壓輸入端(BVIT)，用於接收低功率偏壓Vcc，為VSD傳感觸發器、IDS傳感觸發器、Vsec傳感觸發器以及MTGD供電。Vcc可以通過低功率偏壓網路(LPBN)與STC並聯產生。也可選擇，由低功率偏壓網路(LPBN)與Cout並聯產生Vcc。
在一個較佳典型實施例中，所述MTGD包括：一個轉換式柵極驅動器(SGD)具有一個耦合到VSD-觸發器的數字觸發器輸入“開啟”，一個數字輸入“關閉”和一個耦合到FETsc柵極的驅動輸出端VGATE，當啟動數位觸發器輸出“開啟”時，開啟FETsc，當啟動數位觸發器輸入“關閉”時，關閉FETsc。
一個關閉和閂鎖(TOL)具有一個耦合到IDS-觸發器的數字觸發器輸入“設置”，一個耦合到Vsec-觸發器的數字觸發器輸入“重定”和一個耦合到數字觸發器輸入“關閉”的數位輸出QTOL，通過啟動數位觸發器輸入“設置”啟動QTOL，通過啟動數位觸發器輸入“重定”使QTOL無效。
在一個較佳實施例中，IDS傳感觸發器的模擬輸入端與FETsc結合，四端電流傳感開爾文連接，產生一個IDS很小比例的傳感電流樣本。
在一個較佳實施例中，VSD傳感觸發器、Vsec傳感觸發器以 及MTGD，同FETsc一同封裝，形成一個四端替換裝置，以便進一步提升FETsc對誤觸發的抗擾性。四端替換裝置可以置於STC的高端或低端。
一種用於控制耦合了同步整流逆向變換器(TCSC)的變壓器的次級FETsc的方法包括：
a)傳感橫跨體二極體BDsc上的正向電壓VSD、FETsc的漏極-至-源極電流IDS以及Vsec。
b1)一旦傳感到VSD的正0-交叉，就開啟FETsc，並保持在傳導非閂鎖狀態，以便隨後可以被關閉。
b2)一旦傳感到IDS的正0-交叉，就關閉FETsc，並保持在閂鎖狀態，以便隨後可以不被開啟。
b3)一旦傳感到負Vsec，消除FETsc閂鎖，並保持在非閂鎖狀態，以便隨後可以被開啟。
因此，本方法避免了由多個不必要的Vsec振盪引起的FETsc誤觸發，避免在時間標記tPSX和tS1C附近，進入不正確的狀態，以免引起TCSC的次級功率損耗增加。
作為一種完善方法，通過四端電流傳感開爾文連接，傳感漏極-至-源極電流IDS，產生一個占IDS很小比例的傳感電流樣本。
對於本領域的技術人員，本發明的這些方面及其多種實施例，在本發明的詳細說明中將顯而易見。
1、XFM‧‧‧變壓器(TCCC)
10‧‧‧初級電路
11‧‧‧初級變壓器線圈(PTC)
12‧‧‧初級開關網路(PSN)
13‧‧‧輪流控制初級場效應電晶體
14‧‧‧信號VGpri
20‧‧‧耦合變壓器
30‧‧‧次級電路
31‧‧‧次級變壓器線圈(STC)
32‧‧‧輸出電容器(Cout)
33‧‧‧功率二極體
40a、40b‧‧‧Vsec振盪
50‧‧‧同步整流逆向變換器(TCSC)
51‧‧‧次級電路
52‧‧‧次級場效應電晶體(FETsc)
52a‧‧‧寄生體二極體BDsc
100‧‧‧FETsc控制電路
104a、104b、112‧‧‧模擬輸入
106‧‧‧VSD-觸發器
106a‧‧‧VSD-輸入
114‧‧‧觸發輸出信號IDS-觸發器
114a‧‧‧IDS-輸入
118‧‧‧模擬輸入端
120‧‧‧觸發輸出信號Vsec-觸發器
120a‧‧‧Vsec-輸入
126‧‧‧多觸發柵極驅動(MTGD)
129‧‧‧關閉-信號
130‧‧‧柵極電路
132‧‧‧緩衝驅動器
136‧‧‧驅動輸出信號VGATE
200‧‧‧FETsc控制電路
201‧‧‧偏壓輸入端(BVIT)
202、204、206‧‧‧電壓比較器
220‧‧‧控制電路
222‧‧‧低功率偏壓網路(LPBN)
Ipri‧‧‧初級線圈電流
Isec‧‧‧次級線圈電流
Vsec‧‧‧次級線圈電壓
Vout‧‧‧輸出電壓
tPCR、tPSX、tS1C‧‧‧時間標記
VGsec‧‧‧次級柵極驅動
VSD‧‧‧傳感
VGpri‧‧‧初級柵極驅動信號
IR1167S‧‧‧控制器
VCC‧‧‧低功率偏壓
VGATE‧‧‧柵極驅動信號
MOT‧‧‧時間窗
ID_SEC‧‧‧線圈電流
VDS_SEC‧‧‧漏極-至-源極電壓
T1、T2‧‧‧週期
VTH1、VTH2‧‧‧閾值電壓
tblank‧‧‧空白期
FETsc‧‧‧次級場效應電晶體
Cout‧‧‧輸出電容器
Vout‧‧‧輸出電壓
IDS‧‧‧漏極-源極電流
為了更加全面地說明本發明的各種實施例，特此附上附圖以作參考。但是，這些附圖僅用作解釋說明，並不用於限制本發明的範圍。
第A1圖至第A4圖表示一種原有技術的耦合了傳統整流逆向變換器的變壓器；第B1圖至第B3圖表示另一種原有技術的耦合了同步整流逆向變換器的變壓器；第C1圖與第C2圖表示一種原有技術的控制電路，用於在耦合了同步整流逆向變換器的變壓器控制次級場效應電晶體；第D1圖與第D2圖表示另一種原有技術的控制電路，用於在耦合了同步整流逆向變換器的變壓器控制次級場效應電晶體；第1A圖與第1B圖表示本發明的控制電路，用於在耦合了同步整流逆向變換器的變壓器控制次級場效應電晶體；第2圖表示本發明更加詳細的控制電路，用於在耦合了同步整流逆向變換器的變壓器控制次級場效應電晶體；以及第3A圖與第3B圖表示本發明的控制電路的兩個實施例，用在耦合了同步整流逆向變換器的變壓器中。
本文中的說明以及所含附圖僅涉及本發明現有的一個或多個較佳實施例，以及一些典型的附加器件與/或可選實施例。說明書和附圖僅用於解釋說明，並非局限本發明。因此，本領域的技術人員可能輕鬆掌握變化、修正和可選方案。這些變化、修正和可選方案也應屬於本發明的保護範圍。
第1A圖和第1B圖表示本發明的FETsc控制電路100，用於在TCSC中控制次級開關FETsc 52(見第B1圖)。已知次級電路51中，帶有次 級線圈電壓Vsec的次級變壓器線圈STC31同輸出電容器Cout 32以及FETsc 52串聯。FETsc 52具有一個帶正向電壓VSD的內置寄生體二極體BDsc 52a。如第1B圖所示，每個TCSC開關迴圈的特點是都帶有時間標記tPCR、tPSX和tS1C，其中在時間標記tPCR處，伴隨著Vsec的負0-交叉，初級線圈電流(Ipri)開始上升；在時間標記處tPSX，標誌初級線圈電流(Ipri)-至-次級線圈電流(Isec)轉移的瞬間，隨後VSD的正0-交叉與Vsec振盪；tS1C標記FETsc開始在第一象限傳導，隨後IDS的正0-交叉與Vsec振盪。FETsc控制電路100包括：一個帶有數位觸發輸出信號VSD-觸發器106的VSD傳感觸發器102。VSD傳感觸發器102的模擬輸入104a和104b分別耦合到FETsc 52的源極和漏極端，以便傳感其VSD。設計VSD傳感觸發器102使得一旦傳感到VSD的正0-交叉，就啟動其觸發輸出信號VSD-觸發器106。
一個帶有數位觸發輸出信號IDS-觸發器114的IDS傳感觸發器110。IDS傳感觸發器110的模擬輸入112耦合到FETsc 52端子，以便傳感其漏極-至-源極電流IDS。設計IDS傳感觸發器110使得一旦傳感到IDS的正0-交叉，就啟動其觸發輸出信號IDS-觸發器114。
一個帶有數位觸發輸出信號Vsec-觸發器120的Vsec傳感觸發器116。Vsec傳感觸發器116的模擬輸入端118耦合到STC31端，以便傳感次級線圈電壓Vsec。設計Vsec傳感觸發器116使得一旦傳感到負Vsec，就啟動其觸發輸出信號Vsec-觸發器120。
柵極電路130和緩衝驅動器132串聯，產生驅動輸出信號VGATE 136，以便開啟或關閉FETsc 52。柵極電路130可以通過其VSD-輸入106a開啟，也就是VSD傳感觸發器102的觸發輸出信號VSD-觸發器106。柵極電路 130可以通過其關閉-信號129關閉。
一個帶有輸出即關閉-信號129的可閂鎖關閉邏輯128的閂鎖和非閂鎖輸入信號，分別標記為IDS-輸入114a和Vsec-輸入120a，用於通過關閉-信號129，在分別保持柵極電路130在開啟或關閉狀態時，關閉柵極電路130。當可閂鎖的關閉邏輯128在其閂鎖狀態時，柵極電路130不能通過其VSD-輸入106a開啟。當可閂鎖的關閉邏輯128在其非閂鎖狀態時，柵極電路130可以通過其VSD-輸入106a開啟。可閂鎖的關閉邏輯128的IDS-輸入114a和Vsec-輸入120a分別分別接通觸發輸出信號IDS-觸發器114和觸發輸出信號Vsec-觸發器120。
因此，一旦啟動觸發輸出信號IDS-觸發器114，FETsc 52就會關閉。但是，一旦啟動觸發輸出信號VSD-觸發器106，並且只有當VSD-觸發器106是由Vsec-觸發器120啟動時，FETsc 52才能開啟。在控制次級電路51的FETsc 52內容的範圍內，可以作以下陳述：一旦傳感到IDS正0-交叉或負Vsec，FETsc 52就會關閉。但是，一旦傳感到VSD的正0-交叉，並且只有當VSD的正0-交叉是在負Vsec傳感之後發生時，FETsc 52才能開啟。
因此，本發明所述的FETsc控制電路100，不僅僅是根據閾值瞬間的Vsec和IDS信號水準來切換FETsc 52的開啟和關閉，而是根據TCSC50的自然邏輯操作序列來切換FETsc 52的開啟和關閉，無論是否存在Vsec振盪40a和40b。因此，FETsc控制電路100可以充分降低由於Vsec振盪40a和40b引起的誤觸發幾率，避免在時間標記tPSX和tS1C附近，進入不正確的開啟/關閉狀態，以免引起TCSC50的次級功率損耗增加。
對於本領域的技術人員，互聯的可閂鎖關閉邏輯128、柵極電路130和緩衝驅動器132，作為一個多觸發柵極驅動(MTGD)126，如第1A圖所示。MTGD126有一個驅動輸出信號VGATE 136，驅動FETsc 52的柵極。MTGD126具有觸發輸入VSD-輸入106a、IDS-輸入114a以及Vsec-輸入120a分別耦合到VSD傳感觸發器102、IDS傳感觸發器110以及Vsec傳感觸發器116。此外，MTGD126還有一系列邏輯態：
狀態-I，其中FETsc 52關閉並閂鎖，因此它並不會被傳感觸發器VSD 102觸發開啟。
狀態-II，其中FETsc 52關閉但不閂鎖，因此它會被傳感觸發器VSD 102觸發開啟。
狀態-III，其中FETsc 52開啟但不閂鎖，因此它會被傳感觸發器ISD 110觸發關閉。
MTGD 126還用於在啟動VSD傳感觸發器102時，進入狀態-III，啟動IDS傳感觸發器110時，進入狀態-I，啟動Vsec傳感觸發器116時，進入狀態-II。應明確，除了上述可閂鎖關閉邏輯128和柵極電路130以外的多種其他的邏輯構造塊，可以設計用於起和MTGD126一樣的作用。正如說明中所提到的，提供了FETsc控制電路100的端子-A和端子-K，沿次級線圈電流Isec的傳導路徑作連接。
第2圖表示在TCSC50中用於控制FETsc 52的本發明FETsc控制電路200的更加詳細的電路圖。上一個FETsc控制電路100的VSD傳感觸發器102，嵌在電壓比較器202中。上一個FETsc控制電路100的IDS傳感觸發器110，嵌在開爾文連接IDS感測器210以及一個電壓比較器204中。更確切地 說，開爾文連接利用一個四端電流傳感結構，合併到FETsc 52中，產生一個占IDS很小一部分的IDS傳感電流樣本。作為一個典型實施例，IDS與IDS傳感電流的比可以在100：1至100000：1的範圍內變化。上一個FETsc控制電路100的Vsec傳感觸發器116，嵌在電壓比較器206中。無需贅述，各種電壓比較器202、204和206的閾值電壓，可以由禁帶電壓參考值208產生。另一應用示例中，電壓比較器202的閾值電壓可以從20mV至200mV之間設置。可以設置電壓比較器204的閾值電壓，對應從0.1mA至10mA的IDS閾值。可以設置電壓比較器206的關值電壓，對應從-0.1V至-1V的閾值電壓。MTGD126嵌在關閉和閂鎖(TOL)212和開關柵極驅動(SGD)214中，TOL212的數位輸出QTOL耦合到SGD214的數位輸入“關閉”上。TOL212的數字輸入“設置”和“重定”分別耦合到電壓比較器204和206的輸出端，SGD214的數位輸入“開啟”耦合到電壓比較器202的輸出端。因此，啟動數字輸入“設置”和“復位”，將分別啟動QTOL和使QTOL無效。同樣地，啟動數字輸入“開啟”和“關閉”，將分別開啟和關閉FETsc 52。最終，FETsc控制電路200的上述全部信號處理構造塊，都由電壓Vcc的偏壓輸入端(BVIT)201供電。
第3A圖和第3B圖表示用在TCSC中的本發明控制電路的兩個實施例。第3A圖中，本發明FETsc與控制電路220中，其端子-A和端子-K，沿次級線圈電流Isec的低端傳導路徑連接。因此，FETsc與控制電路220形成FETsc 52的四端替換裝置。低功率偏壓網路(LPBN)222與Cout32並聯，用於產生Vcc。在第3B圖中，本發明FETsc與控制電路220中，其端子-A和端子-K，沿次級線圈電流Isec的高端傳導路徑連接。因此，FETsc與控制電路220也形成FETsc 52的四端替換裝置。低功率偏壓網路(LPBN)222與STC31 並聯，用於產生Vcc。
通過上述說明和附圖，給出了參照典型結構的各種實施例。本領域的技術人員應理解，本發明可用於多個其他特殊形式，而且本領域的技術人員無需多餘的實驗，就可以實施這些實施例。鑒於本專利檔，因此本發明的範圍不應局限於上述典型實施例，而應由所附的申請專利範圍限定。申請專利範圍等價範圍之內的任何和所有修正，都應屬於本發明的意圖和範圍。
100‧‧‧FETsc控制電路
104a、104b、112‧‧‧模擬輸入
106‧‧‧VSD-觸發器
106a‧‧‧VSD-輸入
114‧‧‧觸發輸出信號IDS-觸發器
114a‧‧‧IDS-輸入
118‧‧‧模擬輸入端
120‧‧‧觸發輸出信號Vsec-觸發器
120a‧‧‧Vsec-輸入
126‧‧‧多觸發柵極驅動(MTGD)
129‧‧‧關閉-信號
130‧‧‧柵極電路
132‧‧‧緩衝驅動器
136‧‧‧驅動輸出信號VGATE
Vsec‧‧‧次級線圈電壓
VSD‧‧‧傳感
IDS‧‧‧漏極-源極電流

Claims (13)

  1. 一種用於控制耦合了同步整流逆向變換器的變壓器TCSC的次級場效應電晶體控制電路，具有一個初級電路和一個次級電路，以及耦合在所述初級電路和所述次級電路之間的變壓器，所述初級電路具有一個初級變壓器線圈PTC耦合一個初級轉換網路PSN，所述的初級轉換網路PSN通過其內置初級場效應電晶體FETpm轉換，所述次級電路具有一個帶有次級線圈電壓Vsec的次級變壓器線圈STC與一輸出電容器Cout和一個帶有內置的寄生體二極體BDsc且正向電壓為VSD的次級場效應電晶體FETsc串聯，每個耦合了同步整流逆向變換器的變壓器TCSC同步開關迴圈的特點是都帶有時間標記tPCR、tPSX和tS1C，其中tPCR標誌初級線圈電流Ipri開始上升的時刻，伴隨著Vsec的負0-交叉，tPSX標誌初級線圈電流Ipri-至-次級線圈電流Isec轉移的瞬間，隨後VSD正0-交叉以及Vsec振盪，tS1C標記次級場效應電晶體FETsc在第一象限傳導的開始，隨後IDS正0-交叉以及Vsec振盪，所述次級場效應電晶體控制電路包括：a)一個帶有數位觸發輸出信號VSD-觸發器的VSD傳感觸發器，其模擬輸入端耦合到次級場效應電晶體FETsc端用於傳感VSD，一旦感應到VSD的正0-交叉，便啟動VSD-觸發器；b)一個帶有數位觸發輸出信號IDS-觸發器的IDS傳感觸發器，其類比輸入端耦合到次級場效應電晶體FETsc端，用於傳感次級場效應電晶體FETsc的漏極-至-源極電流IDS，一旦感應到IDS的正0-交叉，便啟動IDS-觸發器；c)一個帶有數位觸發輸出信號Vsec-觸發器的Vsec傳感觸發器，其 模擬輸入端耦合到次級變壓器線圈STC端，用於傳感Vsec，一旦感應到負Vsec，便啟動Vsec-觸發器；以及d)一個多觸發柵極驅動MTGD，其具有數字觸發輸入端VSD-輸入端、IDS-輸入端和Vsec-輸入端分別耦合到VSD-觸發器、IDS-觸發器和Vsec-觸發器上，一驅動輸出信號VGATE耦合到次級場效應電晶體FETsc的柵極以及一套邏輯狀態：狀態-I，其中次級場效應電晶體FETsc關閉並閂鎖，因此不會被觸發開啟；狀態-II，其中次級場效應電晶體FETsc關閉但不閂鎖，因此會被觸發開啟；狀態-III，其中次級場效應電晶體FETsc開啟但不閂鎖，因此會被觸發關閉；所述的多觸發柵極驅動MTGD配置成當被所述的VSD-觸發器啟動時，進入狀態-III，當被所述的IDS-觸發器啟動時，進入狀態-I，當被所述的Vsec-觸發器啟動時，進入狀態-II；因此，所述次級場效應電晶體控制電路避免被多個不必要的Vsec振盪引起次級場效應電晶體FETsc的誤觸發，避免在時間標記tPSX和tS1C附近，進入不正確的狀態，以免引起耦合了同步整流逆向變換器的變壓器TCSC的次級功率損耗增加。
  2. 如申請專利範圍第1項所述的次級場效應電晶體控制電路，其中，還包括一個偏壓輸入端BVIT，用於接收低功率偏壓Vcc，為VSD傳感觸發器、IDS傳感觸發器、Vsec傳感觸發器以及多觸發柵極驅動MTGD供電。
  3. 如申請專利範圍第2項所述的次級場效應電晶體控制電路，其中，其中Vcc是由與次級變壓器線圈STC並聯的一個低功率偏壓網路LPBN產生。
  4. 如申請專利範圍第2項所述的次級場效應電晶體控制電路，其中，其中Vcc是由與輸出電容器Cout並聯的一個低功率偏壓網路LPBN產生。
  5. 如申請專利範圍第1項所述的次級場效應電晶體控制電路，其中，其中所述的多觸發柵極驅動MTGD還包括：一個轉換式柵極驅動器SGD具有一個耦合到VSD-觸發器的數字觸發器輸入“開啟”，一個數字觸發器輸入“關閉”和一個耦合到次級場效應電晶體FETsc柵極的驅動輸出VGATE，在數位觸發器輸入“開啟”啟動時，開啟次級場效應電晶體FETsc，在數位觸發器輸入“關閉”啟動時，關閉次級場效應電晶體FETsc；以及一個關閉和閂鎖TOL具有一個耦合到IDS-觸發器的數字觸發器輸入“設置”，一個耦合到Vsec-觸發器的數字觸發器輸入“重定”，以及一個耦合到數字觸發器輸入“關閉”的數位輸出QTOL，通過啟動數位觸發器輸入“設置”啟動QTOL，通過啟動數位觸發器輸入“重定”使QTOL無效。
  6. 如申請專利範圍第1項所述的次級場效應電晶體控制電路，其中所述的IDS傳感觸發器的模擬輸入端與次級場效應電晶體FETsc結合形成一個四端電流傳感開爾文連接，產生一個IDS很小比例的傳感電流樣本。
  7. 如申請專利範圍第6項所述的次級場效應電晶體控制電路，其中，其中VSD傳感觸發器、Vsec傳感觸發器以及多觸發柵極驅動MTGD，同次級 場效應電晶體FETsc一同封裝，形成一個四端替換裝置，以便進一步提升次級場效應電晶體FETsc對誤觸發的抗擾性。
  8. 如申請專利範圍第7項所述的次級場效應電晶體控制電路，其中，其中四端替換裝置設置於次級變壓器線圈STC的高端。
  9. 如申請專利範圍第7項所述的次級場效應電晶體控制電路，其中四端替換裝置設置於次級變壓器線圈STC的低端。
  10. 一種用於控制耦合了同步整流逆向變換器的變壓器TCSC的次級場效應電晶體FETsc的方法，其中所述的耦合了同步整流逆向變換器的變壓器TCSC具有一個初級電路和一個次級電路，以及耦合在所述初級電路和所述次級電路之間的變壓器，所述初級電路具有一個與一個初級開關網路PSN耦合在一起的一個初級變壓器線圈PTC，由其內置的初級場效應電晶體FETpm開關轉換，所述次級電路具有一個帶有次級線圈電壓Vsec的次級變壓器線圈STC，與一個輸出電容器Cout和一個帶有內置寄生體二極體BDsc且正向電壓為VSD的次級場效應電晶體FETsc串聯，每個耦合了同步整流逆向變換器的變壓器TCSC同步開關迴圈的特點是都帶有時間標記tPCR、tPSX和tS1C，其中tPCR標誌初級線圈電流Ipri開始上升的時刻，伴隨著Vsec的負0-交叉，tPSX標誌初級線圈電流Ipri-至-次級線圈電流Isec輸移的瞬間，隨後VSD正0-交叉以及Vsec振盪，tS1C標記次級場效應電晶體FETsc開始在第一象限傳導，隨後IDS正0-交叉以及Vsec振盪，該方法包括：a)傳感橫跨體二極體BDsc上的正向電壓VSD、次級場效應電晶體FETsc的漏極-至-源極電流IDS以及Vsec；以及 b1)一旦傳感到VSD的正0-交叉，就開啟次級場效應電晶體FETsc，並保持在傳導非閂鎖狀態以便隨後可以被關閉；b2)一旦傳感到IDS的正0-交叉，就關閉次級場效應電晶體FETsc，並保持在閂鎖狀態，以便隨後可以不被開啟；以及b3)一旦傳感到負Vsec，關閉次級場效應電晶體FETsc閂鎖，並保持在非閂鎖狀態，以便隨後可以被開啟，該方法避免了由多個不必要的Vsec振盪引起的次級場效應電晶體FETsc誤觸發，避免在時間標記tPSX和tS1C附近，進入不正確的狀態，以免引起耦合了同步整流逆向變換器的變壓器TCSC的次級功率損耗增加。
  11. 如申請專利範圍第10項所述的用於控制耦合了同步整流逆向變換器的變壓器TCSC的次級場效應電晶體FETsc的方法，其中，還包括提供一個低功率偏壓網路LPBN與次級變壓器線圈STC並聯，以便產生低功率偏壓Vcc為VSD、IDS和Vsec的傳感供電，並產生柵極驅動信號VGATE驅動次級場效應電晶體FETSC。
  12. 如申請專利範圍第10項所述的用於控制耦合了同步整流逆向變換器的變壓器TCSC的次級場效應電晶體FETsc的方法，其中，還包括提供一個低功率偏壓網路LPBN與輸出電容器Cout並聯，以便產生低功率偏壓Vcc，為VSD、IDS和Vsec的傳感供電，並產生柵極驅動信號VGATE驅動次級場效應電晶體FETSC。
  13. 如申請專利範圍第10項所述的用於控制耦合了同步整流逆向變換器的變壓器TCSC的次級場效應電晶體FETsc的方法，其中傳感漏極-至-源極電流IDS包括將四端電流傳感開爾文連接與次級場效應電晶體FETsc結 合，以便產生一個IDS很小比例的傳感電流樣本。
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