TWI396857B - 晶片測試電路 - Google Patents

Description

晶片測試電路

本發明係關於一種晶片資料壓縮測試多工電路，特別是關於一種用以提升測試產出速率之晶片資料壓縮測試多工電路。

積體電路(Integrated Circuit，IC)之體積小、功能強大，為資訊設備不可或缺的電子元件之一。為了確保晶片之功能正常，晶片在出廠前皆必須經過嚴格的測試。一般測試方法是將已知的測試訊號輸入至晶片中之電路，接著取得晶片電路之回授訊號，藉此來判斷晶片之功能是否正常。

然而，習知晶片測試電路的架構，例如一般可一次測試八個訊號的八輸入/輸出壓縮讀取電路(One cycle IO compress 8 read circuit)，若要正確的測試晶片，則須設置兩個專用接腳(Pin)，以及兩個介面電路來連接晶片測試系統的兩個探針(Probe)。如此，測試的接腳數會增加，使得晶片測試成本提高，且若再提高晶片的測試速率，勢必需要使用到更多的探針，而造成整體生產成本的提高。

針對上述問題，本發明之目的之一在提供一種晶片測試電路，可減少接腳(Pin)的使用，亦可提升晶片測試之速率與降低生產成本。

為了達到上述目的，本發明一實施例提供了一種晶片測試電路，包含有多個寫入單元、一第一介面電路、一第一開關、多個讀取單元、一第一壓縮電路、一第二壓縮電路、一判斷電路、以及一介面電路。該些寫入單元，耦接晶片內部之至少一電路，且該些寫入單元區分為一第一組寫入單元與一第二組寫入單元。第一介面電路耦接多個寫入單元，接收一測試訊號，傳送測試訊號至該些寫入單元，以將測試訊號輸入晶片內部之電路。第一開關設置於該第一組寫入單元以及第二組寫入單元間，選擇性地耦接第一組寫入單元及第二組寫入單元。該些讀取單元耦接晶片內部之至少一電路，接收並輸出晶片電路之回授訊號，且該些讀取單元區分為一第一組讀取單元與一第二組讀取單元，其中第一組讀取單元輸出第一組回授訊號，且第一組回授訊號至少包含有一第一回授訊號；第二組讀取單元輸出第二組回授訊號，且第二組回授訊號至少包含有一第二回授訊號。第一壓縮電路耦接第一組讀取單元之該些讀取單元，壓縮處理第一組讀取單元輸出之第一組回授訊號，以產生一第一壓縮訊號。第二壓縮電路耦接第二組讀取單元之該些讀取單元，壓縮處理第二組讀取單元輸出之第二組回授訊號，以產生一第二壓縮訊號。判斷電路耦接第一壓縮電路與第二壓縮電路，用以選擇性地依據第一壓縮訊號、第二壓縮訊號、第一回授訊號、及第二回授訊號其中之一或其組合產生一判斷訊號。以及一介面電路耦接判斷電路，依據判斷訊號產生一測試結果，以判斷晶片是否有瑕疵。

本發明實施例之晶片測試電路利用判斷單元進行分配與控制，而無須增加介面電路與接點之數量即可在單位時間內有效提升測試的產出量，而降低生產成本並提高測試效率。

第1A、1B圖顯示本發明一實施例之晶片測試電路(晶片資料壓縮測試多工電路)之示意圖。本發明一實施例之晶片測試電路100包含輸入測試訊號TS至晶片或其他內部電路10a之寫入(Write)電路部分，如第1A圖所示；以及自晶片或其他內部電路10a接收回授訊號FS之讀取(Read)電路部分，如第1B圖所示。

如第1A圖所示，本發明一實施例之晶片測試電路100之寫入電路包含有第一寫入壓縮電路101、第二寫入壓縮102電路、第一介面電路103、以及一第一開關104。

本實施例中，第一寫入壓縮電路101與第二寫入壓縮電路102分別包含有四個寫入單元-即第一組寫入單元101a、與第二組寫入單元102a。但本發明不應以此為限，第一寫入壓縮電路101與第二寫入壓縮電路102包含之寫入單元101a、102a數量可依據設計者之設計任意調整。另外，一實施例，第一寫入壓縮電路101與第二寫入壓縮電路102可包含有相等數量或不相等數量之寫入單元。而其中每一寫入單元101a、102a耦接晶片或其他內部電路10a之至少一電路。

第一介面電路103分別耦接第一寫入壓縮電路101與第二寫入壓縮電路102內之寫入單元101a、102a。第一介面電路103接收晶片測試系統(如探針卡)輸入之測試訊號TS，並將測試訊號TS傳送至寫入單元101a、102a以將測試訊號TS寫入晶片或其他內部電路10a。

第一開關104設置於第一寫入壓縮電路101與第二寫入壓縮電路102之間，以選擇性地耦接第一寫入壓縮電路101以及第二寫入壓縮電路102。換言之，第一開關104可單獨與第一寫入壓縮電路101之寫入單元耦接或與第二寫入壓縮電路102耦接，亦可同時耦接第一寫入壓縮電路101以及第二寫入壓縮電路102之寫入單元。

一實施例，本發明於寫入電路部分之運作方式如下：首先，晶片測試系統210輸入測試訊號TS給晶片測試電路100之寫入電路。第一介面電路103接收測試訊號TS，且同時晶片測試系統210提供一控制訊號(未圖示)給第一開關104，以控制第一開關104耦接第一、第二寫入壓縮電路101、102。一實施例，晶片測試系統210可利用冗位位址(redundancy address)提供控制訊號給第一開關104，以控制該開關104的動作。接著，第一、第二寫入壓縮電路101、102之寫入單元101a、102a分別接收測試訊號TS，並將測試訊號TS寫入晶片或其它內部電路10a。

第1B圖顯示本發明一實施例之晶片測試電路100之讀取電路部分之示意圖。晶片測試電路100之讀取電路包含有一晶片或其他內部電路10a、一第一讀取壓縮電路202、一第二讀取壓縮電路203、一第一壓縮電路204、一第二壓縮電路205、一判斷電路206、以及一介面電路207。

第一讀取壓縮電路202包含有N個讀取單元202a，且用以接收並輸出晶片回傳之第一組回授訊號，其中N為正整數且小於無限大。第二讀取壓縮電路203包含有M個讀取單元，且用以接收並輸出晶片回傳之第二組回授訊號，其中M為正整數且小於無限大。在本實施例中，第一讀取壓縮電路202與第二讀取壓縮電路203，分別包含有四個讀取單元-即第一組讀取單元202a、與第二組讀取單元203a，但本發不應以此為限，第一讀取壓縮電路與第二讀取壓縮電路202、203包含之讀取單元202a、203a數量可依據設計者之設計任意調整。另外，一實施例，第一讀取壓縮電路202與第二讀取壓縮電路203可包含有相等數量或不相等數量之讀取單元。

第一讀取壓縮電路202耦接晶片或其他電路10a，用以讀取晶片或其他電路10a回傳的第一組回授訊號FS，並編號為回授訊號i0、i1、i2、i3後輸出，於此回授訊號i0、i1、i2、i3定義為第一回授訊號。第一壓縮電路204耦接第一讀取壓縮電路202，第一壓縮電路204將該些第一組回授訊號i0、i1、i2、i3進行壓縮處理，以產生第一壓縮訊號CS1。

第二讀取壓縮電路203耦接晶片或其他電路10a，用以讀取晶片或其他電路10a所回傳的第二組回授訊號FS，並編號為回授訊號i4、i5、i6、i7後輸出，於此回授訊號i4、i5、i6、i7定義為第二回授訊號。第二壓縮電路205耦接第二讀取壓縮電路203，第二壓縮電路205將該些回授訊號i4、i5、i6、i7進行壓縮處理，以產生第二壓縮訊號CS2。

判斷電路206耦接第一壓縮電路204、以及第二壓縮電路205，用以選擇性地依據第一壓縮訊號CS1、第二壓縮訊號CS2、第一回授訊號、及第二回授訊號其中之一或其組合產生一判斷訊號JS2。判斷電路206包含有一第一計算器208與一第二計算器209。該第一計算器208接收第一回授訊號與第二回授訊號，對第一回授訊號與第二回授訊號進行邏輯運算，以產生一輸出訊號JS1。第二計算器209接收第一壓縮訊號CS1、第二壓縮訊號CS2與輸出訊號JS1，對該第一壓縮訊號CS1、該第二壓縮訊號CS2與輸出訊號JS1進行邏輯運算，以產生該判斷訊號JS2。

一實施例，第一計算器208可為一互斥或閘(Exclusive OR Gate)邏輯電路；而第二計算器209可為一或閘(OR Gate)邏輯電路。互斥或閘208接收第一讀取壓縮電路202與第二讀取壓縮電路203產生之第一組回授訊號中之任一回授訊號與該些第二組回授訊號中之任一回授訊號，進行邏輯運算後產生輸出訊號JS1。本實施例中，互斥或閘208係接收第一回授訊號i3，以及第二回授訊號i7進行邏輯運算，以產生輸出訊號JS1，但本發明不應以此為限。

或閘209耦接第一壓縮電路204、第二壓縮電路205與互斥或閘208，用以對第一壓縮訊號CS1、第二壓縮訊號CS2與輸出訊號JS1進行邏輯運算，以產生判斷訊號JS2。

以下請同時參考第1B圖與第2圖，第2圖為本發明一實施例晶片測試電路其配合運作之真值表(Truth Table)。依據本發明一實施例，由該真值表可得知，當回授訊號i0、i1、i2、i3之邏輯數值皆相同時，亦即邏輯數值全為0或全為1時，第一壓縮訊號CS1的邏輯數值為邏輯0；而當回授訊號i4、i5、i6、i7之邏輯數值皆相同時，亦即邏輯數值全為0或全為1時，第二壓縮訊號CS2的邏輯數值為邏輯0。另外，當回授訊號i0、i1、i2、i3有至少一回授訊號之邏輯數值相異時，亦即回授訊號i0、i1、i2、i3之邏輯數值不全為0或不全為1時，第一壓縮訊號CS1的邏輯數值為邏輯1；而當回授訊號i4、i5、i6、i7有至少一回授訊號之邏輯數值相異時，亦即邏輯數值不全為0或不全為1時，第二壓縮訊號CS2的邏輯數值為邏輯1。

為方便說明，於此假設晶片測試系統210係將晶片或其他內部電路寫入測試訊號邏輯0來進行測試，且由於寫入資料之邏輯數值為0，故若晶片或其他內部電路是正常的話，由晶片或其他電路回傳之資料的邏輯數值也應為0，以下列舉五種晶片測試系統210係將晶片或其他內部電路寫入邏輯0測試實施例。

第一種情況為得到測試結果是晶片或其他內部電路10a正常無錯誤之情況：當晶片或其他內部電路10a回傳之回授訊號i0、i1、i2、i3、i4、i5、i6、i7的邏輯數值皆為0時，第一壓縮資料CS1與第二壓縮訊號CS2之邏輯數值亦皆為0，由於互斥或閘208的輸出係依據回授訊號i3=0與i7=0，故比較兩資料後產生之輸出訊號JS1之邏輯數值亦為0。接著，或閘209再依據第一壓縮資料CS1、第二壓縮訊號CS2、以及輸出訊號JS1，進行邏輯運算，以產生判斷訊號JS2。由於，第一壓縮資料CS1、第二壓縮訊號CS2、以及輸出訊號JS1皆為邏輯數值0，故判斷訊號JS2之邏輯數值為0。最後，晶片測試系統210透過介面電路207接收判斷訊號JS2，可知晶片或其他內部電路10a正常無錯誤(error)。

第二種情況為得到測試結果是晶片或其他內部電路10a發生錯誤之情況：當晶片或其他內部電路10a回傳之回授訊號i0、i1、i2、i3的邏輯數值皆為0時，但回授訊號i4、i5、i6、i7的邏輯數值不全為0且不全為1時(即表示回授訊號i4、i5、i6、i7中有資料發生錯誤)。第一壓縮資料CS1之邏輯數值將為0，第二壓縮訊號CS2之邏輯數值將為1。此時不論互斥或閘208的產生之輸出訊號JS1邏輯數值為何，皆會因為第二壓縮訊號CS2之邏輯數值為1導致或閘209產生之判斷訊號JS2之邏輯數值為1。而介面電路207將邏輯數值1之資料輸出至晶片測試系統210。故晶片測試系統210可知晶片或其他內部電路10a內有錯誤發生。

第三種情況亦為得到測試結果是晶片或其他內部電路10a發生錯誤之情況：當晶片或其他內部電路10a回傳之回授訊號i0、i1、i2、i3的邏輯數值不全為0且不全為1(即表示回授訊號i0、i1、i2、i3中有資料發生錯誤)，但i4、i5、i6、i7的邏輯數值皆為0時，第一壓縮資料CS1之邏輯數值將為1，第二壓縮訊號CS2之邏輯數值將為0。此時不論互斥或閘208的產生之輸出訊號JS1邏輯數值為何，皆會因為第一壓縮訊號CS1之邏輯數值為1導致或閘209產生之判斷訊號JS2之邏輯數值為1。而介面電路207將邏輯數值1之資料輸出至晶片測試系統210。故晶片測試系統210可知晶片或其他內部電路10a內有錯誤發生。

第四種情況亦為得到測試結果是晶片或其他內部電路10a發生錯誤之情況，當晶片或其他內部電路10a回傳之回授訊號i0、i1、i2、i3的邏輯數值皆為0，但回授訊號i4、i5、i6、i7的邏輯數值皆為1時(即表示回授訊號i4、i5、i6、i7全部發生錯誤)。第一壓縮資料CS1之邏輯數值為將0，第二壓縮訊號CS2之邏輯數值亦為0。一般來說在第一、第二壓縮資料CS1、CS2之邏輯數值均為0時，晶片測試系統會測出晶片或其他內部電路為正常的測試結果。但本發明實施例之晶片測試電路100可利用判斷單元206之互斥或閘208跟據第一、第二壓縮資料CS1、CS2之邏輯數值0產生輸出訊號JS1=邏輯數值為1而使或閘209輸出之判斷訊號JS2之邏輯數值為1。故晶片測試系統210可知晶片或其他內部電路10a有錯誤發生，而仍可達成正確判斷晶片或其他內部電路之正確判斷結果。

第五種情況亦為得到測試結果是晶片或其他內部電路10a發生錯誤之情況：當晶片或其他內部電路10a回傳之回授訊號i0、i1、i2、i3的邏輯數值皆為1時，且回授訊號i4、i5、i6、i7的邏輯數值亦皆為1時。第一壓縮資料CS1之邏輯數值將為0，第二壓縮訊號CS2之邏輯數值亦將為0，互斥或閘208根據回授訊號i7=1與i3=1產生輸出訊號JS1=0。一般來說在第一、第二壓縮資料CS1、CS2、輸出訊號JS1之邏輯數值均為0時，晶片測試系統會測出晶片或其他內部電路為正常的測試結果。但本發明實施例之晶片測試電路100會利用介面電路207比較回授訊號i7與判斷訊號JS2之邏輯數值。而由於回授訊號i7=1判斷訊號JS2=0，因此介面電路207比較兩數值後將產生邏輯數值1，使晶片測試系統210得知晶片或其他內部電路有發生錯誤。

依此方式本發明實施例之晶片測試電路無須增加介面電路與接點之數量即可在單位時間內有效提升測試的產出量，而降低生產成本並提高測試效率。

再者，本發明實施例之晶片測試電路亦可發展出N端(N為正整數，且小於無窮大)輸入訊號壓縮方法。例如第3圖所示，為一採用16端輸入訊號壓縮方法之晶片測試電路之讀取電路。該晶片測試電路利用2個互斥或閘與3個或閘進行邏輯運算，分別處理四組讀取壓縮電路之讀取單元讀到的資料，並判斷晶片內部電路之狀態。需注意，熟悉本領域之技術者，應能由上述說明與第3圖理解晶片測試電路寫入電路部分之架構可利用三個開關來配置實施。依此方式，晶片測試電路只須使用一個介面電路與一個接腳來與晶片測試系統之探針連接，而可達成接收十六個回授訊號之功效，進而提高晶片測試效率與降低晶片測試成本。

需注意者，本發明實施例所述之晶片可為一記憶體元件、一包含記憶體元件之半導體裝置或一邏輯元件；另外，上述晶片為一晶圓型式、裸晶型式或封裝晶片型式。而本發明實施例之晶片測試電路，可相容於一修復演算法(Repair algorithm)。

100‧‧‧晶片測試電路

10a‧‧‧晶片或其他電路

101、102‧‧‧寫入壓縮電路

104‧‧‧第一開關

202、203‧‧‧讀取壓縮電路

204、205‧‧‧壓縮電路

206‧‧‧判斷電路

103、207‧‧‧介面電路

208‧‧‧互斥或閘

209‧‧‧或閘

210‧‧‧晶片測試系統

101a、102a‧‧‧寫入單元

202a、203a‧‧‧讀取單元

第1A圖顯示本發明一實施例之晶片測試電路之寫入電路示意圖。

第1B圖顯示本發明一實施例之晶片測試電路之讀取電路示意圖。

第2圖顯示第1B圖之運作真值表(Truth Table)。

第3圖顯示本發明另一實施例之晶片測試電路之示意圖。

100‧‧‧晶片測試電路

10a‧‧‧晶片或其他內部電路

202、203‧‧‧讀取壓縮電路

204、205‧‧‧壓縮電路

206‧‧‧判斷電路

207‧‧‧介面電路

208‧‧‧互斥或閘

209‧‧‧或閘

210‧‧‧晶片測試系統

202a、203a‧‧‧讀取單元

Claims (11)

1. 一種晶片測試電路，包含有：一第一壓縮電路依據該晶片輸出之一第一組回授訊號產生一第一壓縮訊號，其中該第一組回授訊號包含一第一回授訊號；一第二壓縮電路依據該晶片輸出之一第二組回授訊號產生一第二壓縮訊號，其中該第二組回授訊號包含一第二回授訊號；一判斷電路，耦接該第一壓縮電路與該第二壓縮電路，用以選擇性地依據該第一壓縮訊號、該第二壓縮訊號、該第一回授訊號、及該第二回授訊號其中之一或其組合產生一判斷訊號；以及一介面電路，耦接該判斷電路，依據該判斷訊號，產生一測試結果，以判斷該晶片是否有瑕疵。
2. 如申請專利範圍第1項所述之晶片測試電路，其中該介面電路還依據該第一回授訊號或該第二回授訊號與該判斷訊號，以產生該測試結果。
3. 如申請專利範圍第1項所述之晶片測試電路，其中該判斷電路包含有：一第一計算器，分別接收該第一回授訊號與該第二回授訊號，對該第一回授訊號與該第二回授訊號進行邏輯運算，以產生一輸出訊號；以及一第二計算器，接收該第一壓縮訊號、該第二壓縮訊號與該輸出訊號，對該第一壓縮訊號、該第二壓縮訊號與該輸出訊號進行邏輯運算，以產生該判斷訊號。
4. 如申請專利範圍第1項所述之晶片測試電路，其中該第一計算器為一互斥或閘邏輯電路，且該第二計算器為一或閘邏輯電路。
5. 如申請專利範圍第1項所述之晶片測試電路，更包含有：一第一讀取壓縮電路，包含有N個讀取單元，且用以接收並輸出晶片回傳之該第一組回授訊號，其中N為正整數；以及一第二讀取壓縮電路，包含有M個讀取單元，且用以接收並輸出晶片回傳之該第二組回授訊號，其中M為正整數。
6. 如申請專利範圍第5項所述之晶片測試電路，其中該N等於該M。
7. 如申請專利範圍第5項所述之晶片測試電路，其中該N等於該M且均等於4。
8. 如申請專利範圍第5項所述之晶片測試電路，其中該N不等於該M。
9. 如申請專利範圍第1項所述之晶片測試電路，其中該晶片為一記憶體元件、一包含記憶體元件之半導體裝置或一邏輯元件。
10. 如申請專利範圍第1項所述之晶片測試電路，其中該晶片為一晶圓型式、裸晶型式或封裝晶片型式。
11. 如申請專利範圍第1項所述之晶片測試電路，係相容於一修復演算法(Repair algorithm)。