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TW202249243A - 半導體記憶裝置 - Google Patents

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TW202249243A
TW202249243A TW111104855A TW111104855A TW202249243A TW 202249243 A TW202249243 A TW 202249243A TW 111104855 A TW111104855 A TW 111104855A TW 111104855 A TW111104855 A TW 111104855A TW 202249243 A TW202249243 A TW 202249243A
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semiconductor memory
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古林賢
伊藤祥代
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日商鎧俠股份有限公司
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Abstract

本發明之一實施形態提供一種可提高積層體強度之半導體記憶裝置。 實施形態之半導體記憶裝置具備：積層體，其將複數個導電層與複數個絕緣層逐層交替積層；及複數個第1柱，其等於積層體內於複數個導電層與複數個絕緣層之積層方向延伸，於與複數個導電層之至少一部分之交叉部，分別形成記憶胞。積層體包含：階梯部，其於自複數個第1柱朝與積層方向交叉之第1方向離開之位置，將複數個導電層加工為階梯狀。複數個絕緣層之至少最下層之絕緣層係具有：彎曲部，其靠近階梯部內複數個導電層之沿第1方向之端部，向絕緣層之厚度方向彎曲。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
於3維非揮發性記憶體等半導體記憶裝置之製造步驟中，例如將複數個絕緣層置換為導電層，形成導電層之積層體。於置換為導電層時，積層體之複數個絕緣層被去除而成為脆弱之狀態。
本發明之1實施形態提供一種可提高積層體之強度之半導體記憶裝置。
實施形態之半導體記憶裝置具備：積層體，其將複數個導電層與複數個絕緣層逐層交替積層；及複數個第1柱，其等於積層體內於複數個導電層與複數個絕緣層之積層方向延伸，於與複數個導電層之至少一部分之交叉部分別形成記憶胞。積層體包含：階梯部，其於自複數個第1柱朝與積層方向交叉之第1方向離開之位置，將複數個導電層加工為階梯狀。複數個絕緣層之至少最下層之絕緣層具有靠近階梯部內複數個導電層之沿第1方向之端部，向絕緣層之厚度方向彎曲之彎曲部。
以下，就本發明參考圖式且詳細地進行說明。另，本發明並非由下述實施形態限定者。又，於下述實施形態之構成要件中，包含本領域技術人員可容易相到者或實質性相同者。
(半導體記憶裝置之構成例) 圖1係顯示實施形態之半導體記憶裝置1之構成之一例之圖。圖1(a)係顯示半導體記憶裝置1之各構成之配置之模式性俯視圖。圖1(b)係半導體記憶裝置1之積層體LM中沿X方向之剖視圖。圖1(c)係半導體記憶裝置1之積層體LM中沿Y方向之剖視圖。圖1(d)係顯示自積層體LM之積層方向觀察之柱PL之配置圖案之模式圖。圖1(e)係顯示自積層體LM之積層方向觀察之柱狀部HR之配置圖案之模式圖。但，於圖1(b)、(c)中，省略上層配線等一部分構成。
另，於本說明書中，X方向及Y方向皆為沿後述之基底層10之上表面之方向，X方向與Y方向互相正交。又，於本說明書中，將後述之階梯部SP之平台面所朝向之側設為半導體記憶裝置1之上方側。
如圖1(a)～(c)所示，半導體記憶裝置1具備配置於基底層10上之積層體LM、及配置於積層體LM之周圍之周邊區域PER。於圖1(a)之例中，半導體記憶裝置1例如具備於X方向排列之2個積層體LM。但，半導體記憶裝置1具備之積層體LM可為1個，亦可為3個以上。
如圖1(a)所示，積層體LM自上方觀察時大致矩形地構成，具有沿X方向之長邊方向、與沿Y方向之短邊方向。積層體LM具備記憶體區域MR、階梯區域SR、及虛設階梯部SPdx、SPdy。階梯區域SR例如配置於積層體LM之長邊方向之中央附近，於階梯區域SR之長邊方向之兩側，分別配置有記憶體區域MR。虛設階梯部SPdx配置於積層體LM之長邊方向之兩端部，虛設階梯部SPdy配置於積層體LM之短邊方向之兩端部。
於周邊區域PER，例如配置有至少到達積層體LM之上表面高度之絕緣層。
如圖1(b)、(c)所示，基底層10例如由半導體或導電體等構成，為支持積層體LM之層。於階梯區域SR下方之基底層10之上表面，複數個作為階差部之凹部11於積層體LM之短邊方向上互相隔開配置。凹部11具有自基底層10之上表面凹陷之形狀，於積層體LM之長邊方向延伸。
積層體LM具備將作為導電層之字元線WL與絕緣層OL逐層交替積層之構成，且配置於基底層10之上表面。字元線WL例如為鎢層或鉬層。絕緣層OL例如為氧化矽層等。
包含最下層之絕緣層OL之積層體LM之下層側之若干絕緣層OL與若干字元線WL依循基底層10之凹部11向層厚方向彎曲。
即，於階梯區域SR中，至少最下層之絕緣層OL具有覆蓋由於積層體LM之短邊方向上互相對向之凹部11之側壁、與基底層10之上表面構成之角，且作為第1及第2彎曲部之1對彎曲部RC。彎曲部RC可具有依循凹部11之角之突角形狀。或，彎曲部RC亦可具有以曲面覆蓋凹部11之角之彎曲之形狀。
又，至少最下層之絕緣層OL具有作為由1對彎曲部RC夾持，覆蓋凹部11之底面之第1部分之平坦部BM。平坦部BM於積層體LM之積層方向上，位於較該絕緣層OL之其他部分更下方。平坦部BM之上表面至該絕緣層OL之其他部分之上表面之距離較佳為該絕緣層OL之厚度之20%以上。此種彎曲度例如可藉由基底層10之凹部11之深度調整。
此處，於彎曲部RC具有突角形狀之情形時，凹部11上方之絕緣層OL包含1對彎曲部RC及其等之間之平坦部BM，且為於積層體LM之短邊方向上複數次彎折之曲柄狀之形狀。於彎曲部RC具有曲面狀之形狀之情形時，凹部11上方之絕緣層OL包含1對彎曲部RC及其等之間之平坦部BM，且為於積層體LM之短邊方向上複數次彎曲之褶曲形狀。
絕緣層OL及字元線WL之彎曲度係隨著越往積層體LM之上層側越弱，於積層體LM之上層側各層大致平坦。
另，於圖1(b)、(c)之例中，積層體LM具有10層字元線WL，但字元線WL之層數為任意。又，積層體LM可於較最下層之字元線WL更下層具備1個以上作為導電層之選擇閘極線。又，積層體LM可於較最上層之字元線WL更上層具備1個以上作為導電層之選擇閘極線。
積層體LM由作為複數個板狀部之接點LI，於短邊方向上分割，且上述板狀部於積層體LM之積層方向上貫通積層體LM內，且於積層體LM之長邊方向延伸。複數個接點LI於積層體LM之短邊方向上互相隔開配置，自後述之絕緣層52之上表面到達基底層10。
另，如上所述，於階梯區域SR中，於到達基底層10之接點LI之基部之附近配置有凹部11。即，1個凹部11於階梯區域SR中，由接點LI分割之單側積層體LM之端部位置之下方，沿該接點LI於積層體LM之長邊方向延伸。
同樣地，1個凹部11上之1對彎曲部RC於階梯區域SR中，於由接點LI分割之單側之積層體LM之端部位置，沿該接點LI於積層體LM之長邊方向延伸。換言之，至少最下層之絕緣層OL於階梯區域SR中，由接點LI分割之積層體LM之各個端部位置，包含1對彎曲部RC而成為曲柄狀，或褶曲化。
各個接點LI具備配置於積層體LM之短邊方向之側壁之氧化矽層等之絕緣層55、與填充於絕緣層55之內側之鎢層等之導電層22。導電層22之上部經由貫通後述之絕緣層53之插塞V0與未圖示之上層配線等連接，導電層22之底部與基底層10連接。藉此，接點LI例如作為源極線接點發揮功能。
但，複數個板狀部亦可具有於內部填充有絕緣層等之構成，而不具有作為源極線接點之功能。
於記憶體區域MR中，分散配置有沿積層體LM之積層方向於積層體LM內延伸，到達基底層10之複數個柱PL，如圖1(d)所示，自積層體LM之積層方向觀察時例如交錯狀配置。
作為第1柱之柱PL各自具有例如圓形、橢圓形、或長圓形(oval形)等形狀，作為沿積層體LM之各層之方向之剖面形狀。柱PL自外周側依序具有記憶體層ME及通道層CN，進而具有填充於通道層CN之內側之核心層CR。記憶體層ME如後所述，自柱PL之外周側依序具有將阻擋絕緣層、電荷累積層、及隧道絕緣層積層之積層結構。通道層CN亦配置於柱PL之底部與基底層10連接。
又，柱PL於上部具有至少覆蓋通道層CN及核心層CR之上表面，連接於通道層CN之蓋層CP。蓋層CP之上表面經由貫通後述之絕緣層53、52之插塞CH，與未圖示之位元線等上層配線連接。
記憶體層ME之阻擋絕緣層及隧道絕緣層、以及核心層CR例如為氧化矽層等。記憶體層ME之電荷累積層例如為氮化矽層等。通道層CN及蓋層CP例如為多晶矽層或非晶矽層等。
於如此構成之柱PL、與各層字元線WL對向之部分形成記憶胞MC。即，記憶胞MC例如於矩陣狀配置之各個柱PL之高度方向上排列複數個而配置。藉此，半導體記憶裝置1例如作為將記憶胞MC3維配置之3維非揮發性記憶體而構成。
另，於積層體LM於字元線WL之上層或下層具有選擇閘極線之情形時，於柱PL與選擇閘極線對向之部分形成選擇閘極。
於階梯區域SR配置有階梯部SP。階梯部SP具有複數個字元線WL於積層體LM之長邊方向階梯狀降低之形狀。藉此，由各個絕緣層OL構成階梯部SP之各級平台面，將字元線WL分別引出至平台面之下層。
於階梯部SP之各級，配置有貫通後述之絕緣層52、51、及構成各級之平台面之絕緣層OL，到達絕緣層OL下層之字元線WL之接點CC。各個接點CC具備配置於側壁之氧化矽層等絕緣層54、與填充於絕緣層54之內側之銅層等導電層21。導電層21之上部經由貫通後述之絕緣層53之插塞V0與未圖示之上層配線等連接，導電層21之底部與對應之字元線WL連接。
藉此，可經由字元線WL對記憶胞MC施加特定電壓，對記憶胞MC進行資料之寫入及讀出。於積層體LM於字元線WL之上層或下層具有選擇閘極線之情形時，可藉由經由選擇閘極線對選擇閘極施加特定電壓，而將選擇閘極接通或斷開，可將形成於該選擇閘極所屬之柱PL之記憶胞MC設為選擇狀態或非選擇狀態。
於階梯區域SR內，且於在積層體LM之長邊方向上與階梯部SP對向之位置配置虛設階梯部SPdf。虛設階梯部SPdf具有複數個字元線WL朝向階梯部SP階梯狀降低之形狀。虛設階梯部SPdf之各級平台面較階梯部SP之平台面窄。即，虛設階梯部SPdf具有較階梯部SP陡峭之傾斜度，且虛設階梯部SPdf之階梯長度，即，最上級至最下級之距離較階梯部SP之階梯長度短。
於階梯區域SR內，且於在積層體LM之短邊方向上之階梯部SP之單側配置接點LI，於另一側配置虛設階梯部SPds。虛設階梯部SPds具有複數個字元線WL朝向配置於階梯部SP之單側之接點LI，階梯狀降低之形狀。虛設階梯部SPds之各級平台面較階梯部SP之平台面窄。即，虛設階梯部SPds具有較階梯部SP陡峭之傾斜度，且虛設階梯部SPds之階梯長度較階梯部SP之階梯長度短。
如此，階梯區域SR為積層體LM之長邊方向之中央附近，且積層體LM之短邊方向上相鄰之1對接點LI之間之區域，包含由階梯部SP、接點LI、虛設階梯部SPdf、SPds包圍之擂鉢狀之區域。於階梯區域SR之該擂鉢狀之區域，配置有覆蓋階梯部SP及虛設階梯部SPdf、SPds，至少到達積層體LM之記憶體區域MR中之上表面高度之絕緣層51。絕緣層51例如為氧化矽層等。
又，於階梯區域SR，配置有貫通絕緣層51及階梯部SP或虛設階梯部SPdf、SPds之各級之積層體LM，到達基底層10之複數個柱狀部HR。
複數個作為第2柱之柱狀部HR避免與接點CC之干涉且分散配置於階梯區域SR，如圖1(e)所示，自積層體LM之積層方向觀察例如配置為格柵狀。即，複數個柱狀部HR分別配置於正方格子或長方形格子等正交格子之交叉部中自積層體LM之積層方向觀察時不與接點CC重疊之交叉部。各個柱狀部HR例如具有圓形、橢圓形、或長圓形(oval形)等形狀，作為沿積層體LM之各層之方向之剖面形狀。
又，各個柱狀部HR例如由於積層體LM之積層方向延伸之氧化矽等絕緣體構成，且無益於半導體記憶裝置1之功能。如後所述，於由將犧牲層與絕緣層積層之積層體形成積層體LM時，柱狀部HR具有支持該等構成構成之作用。
另，如圖1(d)、(e)所示，複數個柱狀部HR之間之間距例如較複數個柱PL之間之間距寬，積層體LM之各層之每單位面積之柱狀部HR之配置密度較積層體LM之各層之每單位面積之柱PL之配置密度低。又，沿積層體LM之各層之柱狀部HR之剖面之面積例如較沿積層體LM之各層之柱PL之剖面之面積大。
如此，例如與柱狀部HR相比，將柱PL之剖面積構成得較小，並設為窄間距，藉此可於特定尺寸之積層體LM內高密度地形成大量記憶胞MC，可提高半導體記憶裝置1之記憶容量。另一方面，由於柱狀部HR專用於支持積層體LM，故例如藉由設為不如柱PL般剖面積較小且窄間距之精密構成，而可減少製造負荷。
此處，圖1(c)顯示自階梯部SP之最下級起第3級之剖面。於圖1(c)之紙面中央部所示之接點LI之積層體LM之短邊方向之兩側，分別配置有階梯部SP。於各個階梯部SP之積層體LM之短邊方向上之接點LI之相反側，分別配置有虛設階梯部SPds。
另，積層體LM之長邊方向之兩端部之虛設階梯部SPdx、及積層體LM之短邊方向之兩端部之虛設階梯部SPdy亦與上述虛設階梯部SPdf、SPds同樣構成。
即，虛設階梯部SPdx具有複數個字元線WL朝向積層體LM之長邊方向之外側階梯狀降低之形狀。又，虛設階梯部SPdy具有複數個字元線WL朝向積層體LM之短邊方向之外側階梯狀降低之形狀。與虛設階梯部SPdf、SPds同樣，該等虛設階梯部SPdx、SPdy之階梯長度較階梯部SP之階梯長度短。
於各個虛設階梯部SPdx、SPdy上，配置有覆蓋虛設階梯部SPdx、SPdy，至少到達積層體LM之記憶體區域MR中之上表面高度之絕緣層。又，於該等虛設階梯部SPdx、SPdy亦配置柱狀部HR。又，可於在積層體LM之長邊方向升降之虛設階梯部SPdx之下方亦配置凹部11，絕緣層OL之彎曲部RC及平坦部BM亦可配置於虛設階梯部SPdx上。
於積層體LM上，配置有絕緣層52，其覆蓋除階梯部SP及虛設階梯部SPdf、SPds、SPdx、SPdy外之積層體LM之上表面、與配置於階梯部SP及虛設階梯部SPdf、SPds上之絕緣層51。於絕緣層52上配置有絕緣層53。
(半導體記憶裝置之製造方法) 接著，使用圖2～圖8，對實施形態之半導體記憶裝置1之製造方法進行說明。圖2～圖8係顯示實施形態之半導體記憶裝置1之製造方法之順序之一例之圖。
圖2顯示半導體記憶裝置1之製造中途之基底層10之立體圖。如圖2所示，於基底層10之上表面形成複數個凹部11。複數個凹部11為後續配置階梯區域SR、或虛設階梯部SPdx等之部位，且可於形成接點LI之位置之附近，例如使用光微影技術及蝕刻技術形成。
即，於基底層10之上表面，形成於凹部11之形成位置具有開口部之光阻劑層等遮罩圖案。且，藉由利用RIE(Reactive Ion Etching：反應離子蝕刻)等加工基底層10，形成複數個凹部11。
此處，較佳為以後續形成之絕緣層OL之平坦部BM之上表面至絕緣層OL之其他部分之上表面之距離為該絕緣層OL之厚度之20%以上之方式，調整凹部11之深度。
圖3、圖4、及圖7顯示形成階梯部SP之位置之沿Y方向之剖面。即，圖3、圖4、及圖7為與上述圖1(c)對應之位置之剖視圖。
圖3(a)顯示如上述般形成有凹部11之基底層10之剖面。圖3(b)、(c)顯示於基底層10上形成有積層體LMs之狀況。積層體LMs具備將複數個絕緣層NL與複數個絕緣層OL逐層交替積層之構成。絕緣層NL為作為犧牲層發揮功能之氮化矽層等，後續被置換為鎢層或鉬層等而成為字元線。
如圖3(b)所示，於基底層10上，將絕緣層NL與絕緣層OL逐層交替積層。起初，絕緣層NL與絕緣層OL沿基底層10之凹部11積層，而成為於各自之層厚方向彎曲之形狀。
即，至少於最下層之絕緣層OL，形成覆蓋由後續成為積層體LMs之短邊方向之Y方向上互相對向之凹部11之側壁、與基底層10之上表面構成之角之1對彎曲部RC。又，至少於最下層之絕緣層OL，形成由1對彎曲部RC夾持，並覆蓋凹部11之底面之平坦部BM。即，平坦部BM於積層體LMs之積層方向上，位於較該絕緣層OL之其他部分更下方。
此時，彎曲部RC之形狀可根據凹部11之形狀及絕緣層OL之形成條件等各不相同。例如，於絕緣層OL對於凹部11具有高追隨性(覆蓋性)而形成之情形等，彎曲部RC易成為依循凹部11之角之突角形狀。又，例如，於絕緣層OL對凹部11之追隨性(覆蓋性)不高之情形等，彎曲部RC易成為以曲面覆蓋凹部11之角之彎曲之形狀。
如圖3(c)所示，隨著絕緣層NL及絕緣層OL之層數增加，絕緣層NL與絕緣層OL對凹部11之追隨性消失。其結果，於積層體LMs之上層部，大致平坦地形成絕緣層NL與絕緣層OL。
如圖3(d)所示，於積層體LMs之一部分區域，以階梯狀下挖絕緣層NL與絕緣層OL，形成階梯部SP。階梯部SP係藉由反復進行複數次光阻劑層等遮罩圖案之細化、及積層體LMs之絕緣層NL和絕緣層OL之蝕刻而形成。
即，於積層體LMs之上表面，形成於階梯部SP之形成位置具有開口部之遮罩圖案，例如將絕緣層NL與絕緣層OL逐層蝕刻去除。又，以氧電漿等處理，使開口部之遮罩圖案端部後退而加寬開口部，進一步逐層蝕刻去除絕緣層NL與絕緣層OL。藉由反復進行複數次此種處理，而以階梯狀下挖遮罩圖案之開口部中之絕緣層NL與絕緣層OL。
又，每反復進行特定次數上述處理時，重新形成遮罩圖案，以將遮罩圖案之層厚維持為特定以上。此時，藉由調整遮罩圖案之開口部之位置，而形成相對平緩傾斜之階梯部SP、及陡峭之虛設階梯部SPdf、SPds。同樣地，藉由調整積層體LMs之長邊方向之兩端部、及短邊方向之兩端部處之遮罩圖案之端部位置，而與虛設階梯部SPdf、SPds同樣地，將陡峭之虛設階梯部SPdx、SPdy分別形成於積層體LMs之4個端部。
圖3(d)為如此形成之階梯部SP之第3級之剖視圖。圖3(d)所示之剖面被後續形成之接點LI分離為2個階梯部SP。又，於各個階梯部SP之積層體LMs之短邊方向單側，形成有虛設階梯部SPds。
如圖4(a)所示，形成覆蓋階梯部SP，到達積層體LMs之上表面之高度之氧化矽層等之絕緣層51。即，絕緣層51形成於由階梯部SP及虛設階梯部SPds、SPdf包圍之擂鉢狀之區域。又，絕緣層51亦形成於包含虛設階梯部SPdx、SPdy之積層體LMs之周邊部。又，進而形成覆蓋積層體LMs之上表面、及包含階梯部SP之擂鉢狀之區域中之絕緣層51之上表面之絕緣層52。
如圖4(b)所示，於階梯區域SR，形成貫通絕緣層52、51及積層體LMs到達基底層10之複數個孔HL。
如圖4(c)所示，於孔HL內填充氧化矽層等絕緣層，形成複數個柱狀部HR。
此時，同樣地，亦於積層體LMs端部之虛設階梯部SPdx、SPdy，形成複數個柱狀部HR。
圖5及圖6顯示後續成為記憶體區域MR之區域之沿Y方向之剖面。但，如上所述，由於柱PL為圓形、橢圓形、或長圓形(oval形)等，故無論剖面之方向如何皆具有同樣之剖面形狀。
如圖5(a)所示，於形成記憶體區域MR之區域中，亦藉由上述各種處理，於基底層10上形成積層體LMs，並於積層體LMs上形成有絕緣層52。於該狀態下，形成貫通絕緣層52及積層體LMs，到達基底層10之複數個記憶體孔MH。
如圖5(b)所示，於記憶體孔MH內，形成自記憶體孔MH之外周側依序將阻擋絕緣層BK、電荷累積層CT、及隧道絕緣層TN積層之記憶體層ME。如上所述，阻擋絕緣層BK及隧道絕緣層TN係例如為氧化矽層等，電荷累積層CT例如為氮化矽層等。
又，於隧道絕緣層TN之內側，形成多晶矽層或非晶矽層等通道層CN。通道層CN亦形成於記憶體孔MH之底部。又，於通道層CN之更內側，填充氧化矽層等核心層CR。
如圖5(c)所示，將露出於絕緣層52之上表面之核心層CR蝕刻去除至特定深度，形成凹陷DN。
如圖6(a)所示，以多晶矽層或非晶矽層等填充凹陷DN之內部形成蓋層CP。藉此，形成複數個柱PL。
如圖6(b)所示，與蓋層CP之上表面一起蝕刻絕緣層52。藉此，減少蓋層CP之厚度。
如圖6(c)所示，增加因蝕刻而變薄之絕緣層52。藉此，由絕緣層52覆蓋蓋層CP之上表面。
另，形成圖3(d)～圖4(a)之階梯部SP之處理、形成圖4(b)～圖4(c)之柱狀部HR之處理、及形成圖5～圖6之柱PL之處理可相互替換處理順序。
如圖7(a)所示，於階梯區域SR中，藉由上述圖5及圖6之處理，回蝕柱狀部HR之上端部，增加絕緣層52，由絕緣層52覆蓋柱狀部HR之上表面。
於該狀態下，形成貫通絕緣層52、51及積層體LMs，到達基底層10之複數個狹縫ST。各個狹縫ST遍及階梯區域SR及記憶體區域MR，貫通積層體LMs於積層體LMs之長邊方向延伸，並於短邊方向將積層體LMs分割。各個狹縫ST分別配置於基底層10之凹部11附近。
如圖7(b)所示，自複數個狹縫ST，例如注入熱磷酸等藥液，去除積層體LMs之絕緣層NL。藉此，形成具有複數個間隙層GP之積層體LMg。
積層體LMg因具有複數個間隙層GP而成為脆弱之構造。於階梯部SP、及虛設階梯部SPdf、SPds、SPdx、SPdy中，由複數個柱狀部HR支持此種脆弱之積層體LMg。於記憶體區域MR中，由複數個柱PL支持脆弱之積層體LMg。藉由該等柱狀部HR及柱PL，抑制餘下之絕緣層OL彎曲，或者積層體LMg歪斜或倒塌。
如圖7(c)所示，自複數個狹縫ST，例如注入鎢或鉬等導電體之原料氣體，填充積層體LMg之間隙層GP形成複數個字元線WL。藉此，形成將複數個字元線WL與複數個絕緣層OL逐層交替積層之積層體LM。
另，有時將自圖7所示之絕緣層NL置換為字元線WL之處理稱為替換處理。通過該替換處理，維持至少最下層之絕緣層OL具有之於層厚方向上彎曲之形狀，替換處理後之積層體LM亦具有彎曲部RC及平坦部BM。
此處，於圖8，顯示去除絕緣層NL後之狀態之積層體LMg之階梯部SP之立體圖。圖8(a)顯示出例如未於基底層形成凹部，絕緣層OL’未向層厚方向彎曲而為大致平坦之形狀之積層體LMg’。圖8(b)顯示出如上所述，絕緣層OL向層厚方向彎曲之積層體LMg。又，於圖8(a)、(b)中，分別顯示出絕緣層OL、OL’之階梯部SP之特定級之端部SPe、SPe’、與狹縫ST側之端部SPs、SPs’。
如圖8(a)、(b)所示，對積層體LMg、LMg’，施加有朝向積層體LMg、LMg’內部之應力S。這是因為形成於階梯部SP上之絕緣層51産生朝向絕緣層51之外部之拉伸應力。
此種應力之影響於階梯部SP及虛設階梯部SPdf、SPdx等較為顯著。這是因為由狹縫ST於短邊方向上分割後，於階梯部SP及虛設階梯部SPdf、SPdx等延伸之長邊方向上，對積層體LMg施加更大之應力，且於階梯部SP及虛設階梯部SPdf、SPdx等，支持積層體LMg之柱狀部HR之配置密度較於記憶體區域MR中支持積層體LMg之柱PL之配置密度低。
此外，階梯部SP之階梯長度較虛設階梯部SPdf、SPdx長，且由具有更大體積之絕緣層51覆蓋，認為應力影響容易更為顯著。
此處，絕緣層OL、OL’之內側區域DB由格柵狀配置之複數個柱狀部HR支持，成為如兩端固定梁般之狀態。另一方面，絕緣層OL、OL’之狹縫ST側之端部SPs、SPs’不由柱狀部HR支持。因此，絕緣層OL、OL’之端部SPs、SPs’附近之區域CL成為如由靠近端部SPs、SPs’之柱狀部HR，支持積層體LMg短邊方向之單側之懸臂梁般之狀態。
如圖8(a)所示，於平坦地積層絕緣層OL’之積層體LMg’中，因上述情況，故階梯部SP之區域CL較區域DB更容易受應力之影響。
如圖8(b)所示，積層體LMg中，於應力之影響更強之區域CL中，絕緣層OL包含彎曲部RC，例如成為曲柄形狀。但，絕緣層OL亦可包含彎曲之彎曲部RC而褶曲化。藉由絕緣層OL之此種形狀，提高更脆弱之區域CL中之構造強度。因此，抑制絕緣層OL彎曲、或者積層體LMg歪斜或倒塌。
於進行圖7(c)之處理後，於狹縫ST之側壁形成絕緣層55，並於絕緣層55之內部填充導電層22。藉此，形成作為複數個板狀部之接點LI。但，亦可以絕緣層填充狹縫ST內，形成不具有作為接點LI之功能之板狀部。
又，於階梯部SP之各級，形成到達屬於該級之最上級之字元線WL之孔，並於孔之側壁形成絕緣層54，於絕緣層54之內部填充導電層21，形成分別連接於複數個字元線WL之接點CC。
又，於絕緣層52上形成絕緣層53，形成貫通絕緣層53，分別連接於接點LI、CC之插塞V0。又，形成貫通絕緣層53、52，連接於柱PL之插塞CH。再者，形成連接於插塞V0、CH之上層配線等。
藉由以上，製造實施形態之半導體記憶裝置1。
(基底層之構成例) 接著，使用圖9及圖10，對實施形態之基底層10之若干構成例進行說明。圖9及圖10係顯示實施形態之半導體記憶裝置1s、1w具備之基底層之構成例之剖視圖。
如圖9所示，半導體記憶裝置1s具備多晶矽層等具有導電性之層即源極線10s，作為基底層10。
更具體而言，半導體記憶裝置1s具備矽基板等半導體基板SBs、周邊電路CUA、源極線10s、及積層體LM。
周邊電路CUA具有包含形成於半導體基板SBs之有源區域及閘極電極等之電晶體TR，有助於記憶胞MC(參考圖1(b))之動作。周邊電路CUA由絕緣層50覆蓋。於絕緣層50中，配置包含配線D2之複數條配線、接點、及通孔，並與周邊電路CUA電性連接。
於絕緣層50上配置有源極線10s。於源極線10s之上表面，形成有與上述凹部11同樣之複數個凹部11s。於源極線10s上，配置有上述積層體LM。
即，積層體LM具備配置有柱PL之記憶體區域MR(參考圖1(a))、與配置有接點CC及柱狀部HR之階梯部SP，且於階梯部SP中，至少最下層之絕緣層OL於接點LI附近於層厚方向上彎曲。於積層體LM上，依序配置有絕緣層52、53、56。
又，積層體LM除上述構成外，於配置有階梯部SP之區域與於積層體LM之短邊方向上相鄰之1對接點LI之間之階梯區域SR中，還具備將短邊方向之兩側夾於阻擋部BR之絕緣區域NR。絕緣區域NR具有將複數個絕緣層NL、OL逐層交替積層之構成。
1對阻擋部BR貫通積層體LM，且於積層體LM之長邊方向延伸。積層體LM之長邊方向上之阻擋部BR之延伸位置於積層體LM之長邊方向上，例如與相鄰之階梯部SP之位置大體一致。於阻擋部BR之內部，例如填充有氧化矽層等絕緣層。
於上述替換處理時，藉由此種阻擋部BR，阻止被阻擋部BR所夾之區域之替換處理，而形成絕緣區域NR。
於絕緣區域NR，配置有貫通絕緣層52及絕緣區域NR，通過源極線10s具有之開口部OP到達配線D2之貫通接點C4。貫通接點C4具備配置於側壁之絕緣層57、與填充於絕緣層57之內側之銅層等導電層23。
導電層23之下端部連接於配線D2，導電層23之上端部經由貫通絕緣層53之插塞V0，連接於配置於絕緣層56之上層配線WR。藉此，貫通接點C4電性連接周邊電路CUA與上層配線WR。上層配線WR經由接點CC上之插塞V0與接點CC電性連接。
藉由如上構成，可自周邊電路CUA對字元線WL施加特定電壓等而使記憶胞MC動作。
如圖10所示，半導體記憶裝置1w之基底層10構成矽基板等半導體基板10w之一部分。
更具體而言，半導體記憶裝置1w具備半導體基板10w、積層體LM、周邊電路CBA、及與半導體基板10w不同之半導體基板SBw。
於半導體記憶裝置1w中，半導體基板10w具有作為源極線之作用、與作為支持積層體LM之支持基板之作用。於半導體基板10w之上表面，形成有與上述凹部11同樣之複數個凹部11w。於半導體基板10w上，配置有上述積層體LM。
即，積層體LM具備配置有柱PL之記憶體區域MR(參考圖1(a))、與配置有接點CC及柱狀部HR之階梯部SP，且於階梯部SP中，至少最下層之絕緣層OL於接點LI附近於層厚方向上彎曲。於積層體LM上，依序配置有絕緣層52、53、58。
又，於半導體基板10w，介隔配置於積層體LM之上方之絕緣層58，貼合有配置有周邊電路CBA之半導體基板SBw。
周邊電路CBA具有包含形成於半導體基板SBw之有源區域及閘極電極等之電晶體TR，有助於記憶胞MC(參考圖1(b))之動作。周邊電路CBA由絕緣層59覆蓋。於絕緣層59中，配置包含配線D2之複數條配線、接點、及通孔，並與周邊電路CBA電性連接。
又，於具有與半導體基板SBw之接合面之半導體基板10w之絕緣層58，配置有與插塞V0等連接，露出於絕緣層58之表面之複數個端子25m。又，於具有與半導體基板10w之接合面之半導體基板SBw之絕緣層59，配置有與配線D2等連接，露出於絕緣層59之表面之複數個端子25c。
於絕緣層58、59之接合面中，該等端子25m、25c互相連接。藉此，接點CC與周邊電路CBA經由端子25m、25c等互相電性連接。
藉由如上構成，可自周邊電路CBA對字元線WL施加特定電壓等而使記憶胞MC動作。
又，於如圖10所示般之貼合型之半導體記憶裝置中，可將作為源極線之作用、與作為支持基板之作用分為各不相同之構成。該情形時，作為支持基板之基板無需為矽基板等半導體基板，例如亦可為陶瓷基板或石英基板等絕緣性基板等。可於此種支持基板上，形成作為多晶矽層等基底層10之源極線，代替上述半導體基板10w。此時，可於與配置有周邊電路CBA之半導體基板SBw貼合之後，去除支持基板。
又，於採用矽基板等半導體基板作為基底層10之情形時，可不將半導體記憶裝置設為如上述般之貼合型，亦可於該半導體基板上配置積層體LM，且配置有助於記憶胞之動作之周邊電路。該情形時，周邊電路可配置於積層體LM外側之周邊區域PER(參考圖1(a))等上。
於3維非揮發性記憶體等半導體記憶裝置之製造步驟中，有進行將氮化矽層等犧牲層置換為鎢層等導電層之替換處理之情形。於替換處理中，犧牲層被去除積層體成為脆弱之構造。又，如上所述，藉由形成於階梯部之上方等之絕緣層，對積層體作用壓縮應力。藉此，有殘留於積層體中之氧化矽層等絕緣層彎曲、積層體自身歪斜或倒塌之情況。即便於階梯部配置支持積層體之柱狀部，將柱狀部之配置高密度化亦有限，有時無法充分抑制此種應力之影響。
若於殘留於積層體中之絕緣層産生彎曲，則有其後形成之字元線之厚度不均，或由積層方向上相鄰之絕緣層將間隙層堵塞，而引起字元線斷線之情況。又，有因積層體整體歪斜，使得連接於階梯部之各級之接點偏移配置於階梯部之各級之外，或配置於階梯部之柱狀部傾斜，而與各級之接點接觸之情況。若為不使絕緣層彎曲而加厚絕緣層，則亦有積層體之體積增加，阻礙半導體記憶裝置之小型化之情況。
根據實施形態之半導體記憶裝置1，複數個絕緣層OL之至少最下層之絕緣層OL於階梯部SP中積層體LM之沿長邊方向之端部位置，向絕緣層OL之厚度方向彎曲。更具體而言，基底層10配置於階梯部SP之下方位置，並於在短邊方向分割積層體LM之接點LI之附近，形成於積層體LM之長邊方向延伸之凹部11，複數個絕緣層OL之至少最下層之絕緣層OL沿凹部11向絕緣層OL之厚度方向彎曲。
如上所述，自替換處理之前一階段起，絕緣層OL具有向層厚方向彎曲之形狀，藉此，可於替換處理時，提高包含成為如懸臂梁般之狀態之區域CL之積層體LMg之構造強度。因此，抑制絕緣層OL之彎曲、以及積層體LMg之歪斜及倒塌。又，例如，即便不加厚絕緣層OL亦可獲得充分之強度，容易將半導體記憶裝置1小型化。
另，確認到即便於易受到應力之影響之階梯部SP之區域CL中，於積層體LMg下層之屬於靠近於基底層10之絕緣層OL之區域CL中，應力之影響亦較為顯著。與具有積層構造之積層體LMg相比，基底層10例如具有由單一之材料構成之堅固之構造。因此，推測基底層10與積層體LMg之邊界部分為最易受到應力之影響之區域之一。
如上所述，絕緣層OL之彎曲度係隨著越往積層體LMg之上層越低。但，假設即便向層厚方向彎曲之絕緣層OL之效果主要限定於包含最下層之絕緣層OL之積層體LMg之下層部分，亦足以抑制應力之影響。
根據實施形態之半導體記憶裝置1，至少最下層之絕緣層OL包含1對彎曲部RC、與由彎曲部RC夾持之平坦部BM。如此，藉由絕緣層OL於區域CL中，具有包含1對彎曲部RC之褶曲之形狀、或曲柄狀之形狀，而可進一步提高積層體LMg之構造強度。
根據實施形態之半導體記憶裝置1，1個凹部11於由接點LI分割之單側之積層體LM之端部位置之下方，於積層體LM之長邊方向延伸。伴隨於此，1對彎曲部RC於由接點LI分割之單側之積層體LM之端部位置，於積層體LM之長邊方向延伸。
如此，將基底層10之凹部11配置於與接點LI相接之積層體LM之端部位置之下方，使區域CL中之絕緣層OL包含1對彎曲部RC而褶曲化，或使其彎折為曲柄狀，藉此可提高易受到應力之影響之區域CL中之構造強度。
(變化例1～4) 接著，使用圖11～圖14，對實施形態之變化例1～4之半導體記憶裝置2～5進行說明。於變化例1～4之半導體記憶裝置2～5中，絕緣層OL之形狀與上述實施形態各不相同。
圖11～圖14係顯示實施形態之變化例1～4之半導體記憶裝置2～5之構成之一例之剖視圖。圖11～圖14為包含半導體記憶裝置2～5之階梯部SP之沿Y方向之剖視圖，且顯示出與上述實施形態之圖1(c)之位置對應之剖面。
如圖11所示，於變化例1之半導體記憶裝置2中，除接點LI附近外，還於自接點LI朝積層體LM之短邊方向離開之位置之基底層10a之上表面，配置有作為於積層體LM之長邊方向延伸之階差部之凹部11a。藉此，積層體LM之複數個絕緣層OL中至少最下層之絕緣層OL即便於自接點LI朝積層體LM之短邊方向離開之位置，亦具有於絕緣層OL之層厚方向彎曲之形狀。
即，該絕緣層OL具有作為覆蓋由凹部11a之側壁、與基底層10a之上表面構成之角之第1及第2彎曲部之1對彎曲部RCa。又，該絕緣層OL具有作為由1對彎曲部RCa夾持，且覆蓋凹部11a之底面之第1部分之平坦部BMa。
此處，自平坦部BMa之上表面至該絕緣層OL之其他部分之上表面之距離較佳為該絕緣層OL之厚度之20%以上。藉此，可獲得充分之構造強度。
另，於在積層體LM之短邊方向上相鄰之1對接點LI之間，可適當調整凹部11a之個數及配置。伴隨於此，至少最下層之絕緣層OL於1對接點LI之間，亦具有向層厚方向彎曲與凹部11a相應之個數量之形狀。
如圖12所示，變化例2之半導體記憶裝置3於接點LI附近之基底層10b之上表面具備凸部12。
作為階差部之凸部12具有自基底層10b之上表面突出之形狀，且於由接點LI分割之單側之積層體LM之端部位置之下方，於積層體LM之長邊方向延伸。藉此，積層體LM之複數個絕緣層OL中至少最下層之絕緣層OL於基底層10b之凸部12上，具有於絕緣層OL之層厚方向彎曲之形狀。
即，該絕緣層OL具有作為覆蓋由凸部12之於積層體LM之短邊方向上對向之側壁、與凸部12之上表面構成之角之第1及第2彎曲部之1對彎曲部PR。又，該絕緣層OL具有作為由1對彎曲部PR夾持，且覆蓋凸部12之上表面之第2部分之平坦部TM。平坦部TM於積層體LM之積層方向上，位於較該絕緣層OL之其他部分更上方。
此處，平坦部TM之上表面至該絕緣層OL之其他部分之上表面之距離較佳為該絕緣層OL之厚度之20%以上。藉此，可獲得充分之構造強度。
另，基底層10b之凸部12不僅配置於接點LI附近，還可配置於自接點LI朝積層體LM之短邊方向離開之位置之基底層10b之上表面。該情形時，至少最下層之絕緣層OL於自接點LI朝積層體LM之短邊方向離開之位置，亦具有於絕緣層OL之層厚方向彎曲之形狀。
此處，具有凸部12之基底層10b例如與上述實施形態之凹部11同樣，可使用光微影技術及蝕刻技術形成。即，於基底層10b之上表面，形成覆蓋凸部12之形成位置，於除此以外之位置具有開口部之光阻劑層等遮罩圖案。且，藉由利用RIE等加工基底層10b而形成複數個凸部12。
或，亦可藉由於基底層10b上凸狀形成氧化矽層等絕緣層，而成為凸部12。於基底層10b為矽基板等之情形時，亦可藉由外延生長法等形成凸部12。即，可於基底層10b之特定位置，使矽等結晶外延生長，形成自基底層10b之上表面突出之凸部12。
如圖13所示，變化例3之半導體記憶裝置4於位於接點LI之基部之基底層10c之上表面具備凹部13。即，接點LI配置於凹部13之底面。
作為階差部之凹部13具有自基底層10c之上表面凹陷之形狀，於接點LI之基部到達基底層10c之位置，於積層體LM之長邊方向延伸。藉此，積層體LM之複數個絕緣層OL中至少最下層之絕緣層OL係於基底層10c之凹部13上，具有向絕緣層OL之層厚方向彎曲之形狀。
即，該絕緣層OL具有覆蓋由凹部13之於積層體LM之短邊方向上對向之側壁、及基底層10c之上表面構成之角之1對彎曲部RCc。又，該絕緣層OL具有作為由1對彎曲部RCc夾持，且覆蓋凹部13之底面之第1部分之平坦部BMc。接點LI貫通該平坦部BMc。換言之，接點LI於積層體LM之積層方向上，配置於與平坦部BMc重疊之位置。
如此，於半導體記憶裝置4中，配置於以接點LI分割之單側之積層體LM之端部之彎曲部RCc僅為1個，於積層體LM之端部位置觀察時，絕緣層OL不為曲柄狀或褶曲形狀。此處，平坦部BMc之上表面至該絕緣層OL之其他部分之上表面之距離，亦較佳為該絕緣層OL之厚度之20%以上。藉此，於半導體記憶裝置4中，亦可如實施形態之半導體記憶裝置1般，於積層體LM之端部位置包含1對彎曲部RC，而獲得與具有曲柄狀彎曲之形狀、或褶曲之形狀之絕緣層OL同等之構造強度。另，基底層10c之凹部13不僅配置於接點LI之基部，還可配置於自接點LI朝積層體LM之短邊方向離開之位置之基底層10c之上表面。
如圖14所示，變化例4之半導體記憶裝置5於位於接點LI之基部之基底層10d之上表面具備凸部14。即，接點LI係配置於凸部14之上表面。
作為階差部之凸部14係具有自基底層10d之上表面突出之形狀，於接點LI之基部到達基底層10d之位置，於積層體LM之長邊方向延伸。藉此，積層體LM之複數個絕緣層OL中至少最下層之絕緣層OL於基底層10d之凸部14上，具有向絕緣層OL之層厚方向彎曲之形狀。
即，該絕緣層OL具有覆蓋由凸部14之於積層體LM之短邊方向上對向之側壁、及凸部14之上表面構成之角之1對彎曲部PRd。又，該絕緣層OL具有作為由1對彎曲部PRd夾持，且覆蓋凸部14之上表面之第2部分之平坦部TMd。接點LI貫通該平坦部TMd。換言之，接點LI於積層體LM之積層方向上，配置於與平坦部TMd重疊之位置。
如此，於半導體記憶裝置5中，配置於由接點LI分割之單側積層體LM端部之彎曲部PRd僅為1個，於積層體LM之端部位置觀察時，絕緣層OL不為曲柄狀或褶曲形狀。此處，平坦部TMd之上表面至該絕緣層OL之其他部分之上表面之距離，亦較佳為該絕緣層OL之厚度之20%以上。藉此，於半導體記憶裝置5中，亦可如變化例2之半導體記憶裝置3般，於積層體LM之端部位置包含1對彎曲部PR，而獲得與具有曲柄狀彎曲之形狀、或褶曲之形狀之絕緣層OL同等之構造強度。
另，基底層10d之凸部14亦與上述變化例2之凸部12同樣，可藉由使用光微影技術及蝕刻技術之方法、或絕緣層之成膜或外延生長法等而形成。又，基底層10d之凸部14不僅配置於接點LI之基部，還可配置於自接點LI朝積層體LM之短邊方向離開之位置之基底層10d之上表面。
根據變化例1～變化例4之半導體記憶裝置2～5，發揮與上述實施形態之半導體記憶裝置1同樣之效果。
(其他變化例) 於上述實施形態及變化例1～4中，基底層10、10a～10d之凹部11、11a、13或凸部12、14、及伴隨於該等之絕緣層OL之彎曲之部分配置於階梯部SP等階梯區域SR、及虛設階梯部SPdx等。
但，上述實施形態及變化例1～4之構成中配置於接點LI附近之基底層10、10b～10d之凹部11、13或凸部12、14、及伴隨於該等之絕緣層OL向層厚方向彎曲之形狀亦可應用於記憶體區域MR。這是因為與階梯部SP同樣，壓縮應力亦作用於記憶體區域MR，且於替換處理時，於狹縫ST及與狹縫ST相鄰之柱PL之間之位置，積層體LMg可能具有如懸臂梁般之形狀。
於圖15，顯示上述實施形態之凹部11及絕緣層OL向層厚方向彎曲之形狀應用於記憶體區域MR之半導體記憶裝置6之沿Y方向之剖視圖。於圖15之例中，配置於上述階梯部SP之凹部11自階梯區域SR遍及記憶體區域MR，於積層體LM之長邊方向延伸。伴隨於此，絕緣層OL向層厚方向彎曲之形狀亦自階梯區域SR遍及記憶體區域MR，於積層體LM之長邊方向延伸。
又，於上述實施形態及變化例1～4中，階梯部SP配置於積層體LM之長邊方向之中央附近。但，階梯部SP例如亦可配置於積層體LM之長邊方向之一端部或兩端部。即，可於積層體LM之端部，配置具備接點CC之階梯部SP，而非虛設階梯部SPdx。該情形時，亦可如上述實施形態及變化例1～4般，將基底層10、10a～10d之凹部11、11a、13或凸部12、14、及伴隨於該等之絕緣層OL之彎曲之部分配置於階梯部SP。
於圖16顯示代替配置於上述實施形態之積層體LM之中央部之階梯部SP，而於積層體LM之長邊方向之兩端部配置有階梯部SP之半導體記憶裝置7之構成例。該情形時，配置有積層體LM之階梯部SP之兩端部成為階梯區域SR。
又，該情形時，亦可於積層體LM之長邊方向之兩端部外側配置有分離帶STy。分離帶STy具備於積層體LM之長邊方向之兩端部外側，貫通絕緣層51到達基底層10，且於朝沿Y方向之方向延伸之狹縫內填充有絕緣層等之構成。
積層體LM端部之階梯部SP與具有較積層體LM外側更大之體積之絕緣層51對向。於替換處理時，積層體LM之長邊方向之兩端部外側之絕緣層51藉由上述狹縫而與覆蓋積層體LM之階梯部SP上之絕緣層51分離，藉此可抑制絕緣層51之拉伸應力作用於積層體LM。因此，可進一步抑制絕緣層OL之彎曲、以及積層體LMg之歪斜及倒塌。
又，於上述實施形態及變化例1～4中，交替積層絕緣層NL、OL而形成積層體LMs。但，積層體LMs亦可分為複數段(Tier：層)而形成，該情形時，柱PL、柱狀部HR、及階梯部SP可於每形成1段量之積層體LMs時階段性地形成。藉此，可進一步增加字元線WL之積層數。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種方式實施，於未脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案第2021-92365號(申請日：2021年6月1日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
1,1s,1w,2～7:半導體記憶裝置 10,10a～10d:基底層 10s:源極線 10w:半導體基板 11,11a,11s,11w,13:凹部 12,14:凸部 21,22,23:導電層 25c,25m:端子 50～59:絕緣層 BK:阻擋絕緣層 BM,BMa,BMc,TM,TMd:平坦部 BR:阻擋部 C4:貫通接點 CBA:周邊電路 CC,LI:接點 CH:插塞 CL:區域 CN:通道層 CP:蓋層 CR:核心層 CT:電荷累積層 CUA:周邊電路 D2:配線 DB:區域 DN:凹陷 GP:間隙層 HL:孔 HR:柱狀部 LM,LMg,LMs:積層體 LMg’:積層體 MC:記憶胞 ME:記憶體層 MH:記憶體孔 MR:記憶體區域 NL,OL:絕緣層 NR:絕緣區域 OL’:絕緣層 OP:開口部 PER:周邊區域 PL:柱 PR,PRd,RC,RCa,RCc:彎曲部 S:應力 SBs:半導體基板 SBw:半導體基板 SP:階梯部 SPdf,SPds,SPdx,SPdy:虛設階梯部 Spe,SPe’:端部 SPs,SPs’:端部 SR:階梯區域 ST:狹縫 STy:分離帶 TN:隧道絕緣層 TR:電晶體 V0:插塞 WL:字元線 WR:上層配線 X:方向 Y:方向
圖1(a)～(e)係顯示實施形態之半導體記憶裝置之構成之一例之圖。 圖2～圖8(b)係顯示實施形態之半導體記憶裝置之製造方法之順序之一例之圖。 圖9係顯示實施形態之半導體記憶裝置具備之基底層之構成例之剖視圖。 圖10係顯示實施形態之半導體記憶裝置具備之基底層之構成例之剖視圖。 圖11係顯示實施形態之變化例1之半導體記憶裝置之構成之一例之剖視圖。 圖12係顯示實施形態之變化例2之半導體記憶裝置之構成之一例之剖視圖。 圖13係顯示實施形態之變化例3之半導體記憶裝置之構成之一例之剖視圖。 圖14係顯示實施形態之變化例4之半導體記憶裝置之構成之一例之剖視圖。 圖15係顯示實施形態之其他變化例之半導體記憶裝置之構成之一例之剖視圖。 圖16(a)～(c)係顯示實施形態之其他變化例之半導體記憶裝置之構成之一例之剖視圖。
1:半導體記憶裝置
10:基底層
11:凹部
21,22:導電層
51~55:絕緣層
BM:平坦部
CC,LI:接點
HR:柱狀部
LM:積層體
OL:絕緣層
RC:彎曲部
SP:階梯部
SPds:虛設階梯部
SR:階梯區域
V0:插塞
WL:字元線
Y:方向

Claims (20)

  1. 一種半導體記憶裝置，其包含： 積層體，其將複數個導電層與複數個絕緣層逐層交替積層；及 複數個第1柱，其於上述積層體內於上述複數個導電層與上述複數個絕緣層之積層方向延伸，於與上述複數個導電層之至少一部分之交叉部，分別形成記憶胞；且 上述積層體包含： 階梯部，其於自上述複數個第1柱朝與上述積層方向交叉之第1方向離開之位置，將上述複數個導電層加工為階梯狀； 上述複數個絕緣層之至少最下層之絕緣層包含： 彎曲部，其靠近上述階梯部內上述複數個導電層之沿上述第1方向之端部，向上述絕緣層之厚度方向彎曲。
  2. 如請求項1之半導體記憶裝置，其中 上述絕緣層包含： 第1彎曲部，其於上述第1方向延伸； 第2彎曲部，其於自上述第1彎曲部朝與上述積層方向及上述第1方向交叉之第2方向離開之位置，於上述第1方向延伸；及 第1部分，其由上述第1及第2彎曲部夾持，位於較上述絕緣層之其他部分靠上述積層方向之下方。
  3. 如請求項1之半導體記憶裝置，其中 上述絕緣層包含： 第1彎曲部，其於上述第1方向延伸； 第2彎曲部，其於自上述第1彎曲部朝與上述積層方向及上述第1方向交叉之第2方向離開之位置，於上述第1方向延伸；及 第2部分，其由上述第1及第2彎曲部夾持，位於較上述絕緣層之其他部分靠上述積層方向之上方。
  4. 如請求項1之半導體記憶裝置，其進而包含： 板狀部，其於上述積層體內於上述積層方向及上述第1方向延伸，於與上述積層方向及上述第1方向交叉之第2方向分割上述積層體，劃定上述複數個導電層之沿上述第1方向之上述端部。
  5. 如請求項4之半導體記憶裝置，其中 上述絕緣層包含： 上述彎曲部，其於上述第1方向延伸；及 第1部分，其由上述彎曲部及上述板狀部夾持，位於較上述絕緣層之其他部分靠上述積層方向之下方；且 上述板狀部係於上述第2方向上與上述絕緣層之上述第1部分相接。
  6. 如請求項4之半導體記憶裝置，其中 上述絕緣層包含： 上述彎曲部，其於上述第1方向延伸；及 第2部分，其由上述彎曲部及上述板狀部夾持，位於較上述絕緣層之其他部分靠上述積層方向之上方；且 上述板狀部係於上述第2方向上與上述絕緣層之上述第2部分相接。
  7. 如請求項1之半導體記憶裝置，其進而包含： 複數個第2柱，其等配置於上述階梯部，於上述積層體內於上述積層方向延伸；且 上述彎曲部係於上述階梯部內之上述複數個導電層之上述端部、與上述複數個第2柱且係靠近上述端部排列於上述第1方向上之複數個第2柱之間之位置，於上述第1方向延伸。
  8. 一種半導體記憶裝置，其包含： 積層體，其將複數個導電層與複數個絕緣層逐層交替積層； 複數個第1柱，其等於上述積層體內於上述複數個導電層與上述複數個絕緣層之積層方向延伸，於與上述複數個導電層之至少一部分之交叉部，分別形成記憶胞；及 複數個第2柱，其等於自上述複數個第1柱朝與上述積層方向交叉之第1方向離開之位置，於上述積層體內於上述積層方向延伸；且 上述積層體包含： 階梯部，其於自上述複數個第1柱朝上述第1方向離開之位置，配置上述複數個第2柱，並將上述複數個導電層加工為階梯狀； 上述複數個絕緣層之至少最下層之絕緣層包含： 彎曲部，其於上述階梯部內上述複數個導電層之沿上述第1方向之端部、與上述複數個第2柱中和上述端部相鄰之第2柱之間之位置，於上述第1方向延伸，並向上述絕緣層之厚度方向彎曲。
  9. 如請求項8之半導體記憶裝置，其中 上述絕緣層包含： 第1彎曲部，其於上述第1方向延伸； 第2彎曲部，其於自上述第1彎曲部朝與上述積層方向及上述第1方向交叉之第2方向離開之位置，於上述第1方向延伸；及 第1部分，其由上述第1及第2彎曲部夾持，位於較上述絕緣層之其他部分靠上述積層方向之下方。
  10. 如請求項8之半導體記憶裝置，其中 上述絕緣層包含： 第1彎曲部，其於上述第1方向延伸； 第2彎曲部，其於自上述第1彎曲部朝與上述積層方向及上述第1方向交叉之第2方向離開之位置，於上述第1方向延伸；及 第2部分，其由上述第1及第2彎曲部夾持，位於較上述絕緣層之其他部分靠上述積層方向之上方。
  11. 如請求項8之半導體記憶裝置，其中 上述複數個第1及第2柱分別分散配置於上述積層體內； 上述複數個第2柱之間之間距，較上述複數個第1柱之間之間距寬。
  12. 如請求項8之半導體記憶裝置，其中 上述複數個第1及第2柱分別分散配置於上述積層體內； 上述複數個導電層之每單位面積之上述複數個第2柱之配置密度，係較上述每單位面積之上述複數個第1柱之配置密度低。
  13. 如請求項8之半導體記憶裝置，其中 上述複數個第1柱自上述積層方向觀察時交錯狀(staggered)配置； 上述複數個第2柱自上述積層方向觀察時格柵狀配置。
  14. 如請求項8之半導體記憶裝置，其中 上述複數個第1柱各者自外周側起具有記憶體層及通道層； 上述複數個第2柱各自具有於上述積層方向延伸之絕緣體。
  15. 如請求項14之半導體記憶裝置，其中 於包含上述複數個導電層之一個導電層之剖面中，上述複數個第2柱各者之剖面面積較上述複數個第1柱各者之剖面面積大。
  16. 一種半導體記憶裝置，其包含： 基底層； 積層體，其於上述基底層上將複數個導電層與複數個絕緣層逐層交替積層；及 複數個第1柱，其於上述積層體內於上述複數個導電層與上述複數個絕緣層之積層方向延伸，於與上述複數個導電層之至少一部分之交叉部，分別形成記憶胞；且 上述積層體包含： 階梯部，其於自上述複數個第1柱朝與上述積層方向交叉之第1方向離開之位置，將上述複數個導電層加工為階梯狀； 上述基底層包含： 階差部，其配置於上述階梯部之上述積層方向之下方位置，於上述第1方向延伸； 上述複數個絕緣層之至少最下層之絕緣層包含： 彎曲部，其向上述階差部之上述積層方向之上方位置且上述絕緣層之厚度方向彎曲。
  17. 如請求項16之半導體記憶裝置，其中 上述階差部為自配置上述積層體之上述基底層之面凹陷之凹部，或 自配置上述積層體之上述基底層之面突出之凸部。
  18. 如請求項16之半導體記憶裝置，其進而包含： 複數個第2柱，其等配置於上述階梯部，於上述積層體內於上述積層方向延伸；且 上述彎曲部係於上述階梯部內上述複數個導電層之沿上述第1方向之端部、與上述複數個第2柱且係靠近上述端部排列於上述第1方向上之複數個第2柱之間之位置，於上述第1方向延伸。
  19. 如請求項16之半導體記憶裝置，其進而包含： 周邊電路，其有助於上述記憶胞之動作；且 上述基底層構成半導體基板之一部分； 上述周邊電路係配置於上述半導體基板上或上述積層體之上方。
  20. 如請求項16之半導體記憶裝置，其進而： 半導體基板，其於上表面配置上述積層體；及 周邊電路，其配置於上述半導體基板上，有助於上述記憶胞之動作；且 上述基底層係配置於上述周邊電路上方之具有導電性之層。
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