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TW201913127A - 平行測試結構 - Google Patents

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TW201913127A TW107110064A TW107110064A TW201913127A TW 201913127 A TW201913127 A TW 201913127A TW 107110064 A TW107110064 A TW 107110064A TW 107110064 A TW107110064 A TW 107110064A TW 201913127 A TW201913127 A TW 201913127A
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Abstract

示例裝置包括與包含被測裝置的積體電路連接並向其提供測試電壓的測試模組。該測試模組在該被測裝置上執行時間相關介電擊穿(TDDB)測試。解碼器與該被測裝置及該測試模組連接。該解碼器選擇性連接各被測裝置至該測試模組。電子熔絲與該被測裝置中不同的一個連接。當相應被測裝置失效時,該電子熔絲將各該被測裝置與該測試電壓單獨電性斷開。保護電路連接於該電子熔絲與接地電壓之間。當該被測裝置失效時,各保護電路在該解碼器周圍提供分流。

Description

平行測試結構
本揭露關於積體電路的設計,尤其關於用於平行測試(parallel test)大量裝置的結構及方法。
積體電路(integrated circuit;IC)是包含許多小的互連組件例如二極體、電晶體、電阻器及電容器的半導體裝置。這些組件一起作用以使該積體電路能夠執行任務,例如控制電子裝置,或執行邏輯操作。積體電路存在於電腦、計算器、蜂窩電話,以及許多其它電子裝置中。
在小方塊(也被稱為“晶粒(die)”)上製造積體電路及其它半導體裝置,在製程期間,用多層組件例如電晶體、電阻器及電容器填充該些方塊。一般來說,目前實施多種製程技術,其中,對於許多類型的複雜電路,包括場效應電晶體,目前,MOS以及金屬絕緣體半導體(metal insulator semiconductor;MIS)技術因其在操作速度及/或功耗及/或成本效益方面的優越特性而躋身最有前景的方法之列。在利用例如MOS技術製造複雜積體電路期間,在包括結晶半導體層的基板上形成數百萬個電晶體,例如N溝道電晶體及/或P溝道電晶體。
在製造積體電路產品過程中,在半導體基板 上執行各種製程。其中一個組件的製造錯誤可使積體電路或半導體裝置無法正常工作。例如,考慮包含數個積體電路的記憶體裝置。如果其中一個積體電路內的電晶體無法正常工作,則該記憶體裝置可能產生記憶體錯誤。因此,當形成積體電路時,執行測試以確定該電路操作過程中的正確性。
製造商通常執行各種測試以確定各種製程對電路的性能及可靠性的影響。在確定積體電路是否符合質量標準方面可使用各種質量或性能標準。尤其,傳統的時間相關介電擊穿(time dependent dielectric breakdown;TDDB)測試同時自相同測試巨集指令通常僅可平行測試最多24個裝置。此外,受源測量單元(source measurement unit;SMU)的數目限制,實際測試僅限於平行八個裝置。在先進技術節點,不同晶粒之間的變化成為最大的TDDB性能限制因素。因此,在各晶粒內需要收集更多的數據點,以將本征TDDB性能與全域變化分開。沒有符合成本效益的測試實施(結構及測試系統)可用於單個晶粒級的大規模平行TDDB測試。
本文中揭露用於半導體結構的測試結構,尤其用於半導體結構的金屬至金屬或金屬至矽基板洩漏及擊穿測試結構以及使用該測試結構的方法。具體地說,本文中所揭露的測試結構是時間相關介電擊穿(time-dependent dielectric breakdown;TDDB)測試結構,其將解碼器、靜電放電(electro-static discharge;ESD)二極體以及電子熔絲(efuse)組合為一個整體以執行所需的TDDB 可靠性測試。該ESD二極體及電子熔絲的使用隔離該測試結構與內部電路,因此可承載高電壓可靠性應力而無需該解碼器經受高電壓可靠性應力。本文中的結構及方法支持該測試方法用於海量TDDB數據生成(也就是,對於10位解碼器,每個晶粒1024個裝置),伴隨更準確的過程可靠性外推。
一種示例裝置包括與包含被測裝置的積體電路連接並向其提供測試電壓的測試模組。該測試模組在該被測裝置上執行時間相關介電擊穿(TDDB)測試。解碼器與該被測裝置及該測試模組連接。該解碼器選擇性連接各被測裝置至該測試模組。電子熔絲與該被測裝置中不同的一個連接,當相應被測裝置失效時,該電子熔絲將各該被測裝置與該測試電壓單獨電性斷開。保護電路連接於該電子熔絲與接地電壓之間。當該被測裝置失效時,各保護電路在該解碼器周圍提供分流。
一種示例電路包括一個或多個電壓源、電流測量裝置,以及在第一側與該電壓源連接且在第二側與該電流測量裝置連接的被測裝置。通道電晶體連接於各被測裝置與該電流測量裝置之間。解碼器向各通道電晶體選擇性提供通過信號。該解碼器選擇該裝置以供測試。電子熔絲在被測裝置與相應通道電晶體之間與該被測裝置中的不同一個的該第二側連接。當該相應被測裝置失效時,該電子熔絲將該被測裝置的電路與該電壓源斷開。分流電路連接於該電子熔絲與接地電壓之間。當該被測裝置失效時,各分流電路電性保護該解碼器。
依據本文中的一種示例方法,提供具有供測試的裝置的電路。提供測試電壓並依據在該裝置上的時間相關介電擊穿(TDDB)測試向該裝置施加該測試電壓。提供解碼器。該解碼器產生順序選擇執行該TDDB測試的該裝置中的一個的選擇信號。自經選擇以供測試的該裝置中的該一個測量漏電流。設置電子熔絲以保護各裝置。回應(responsive to)該裝置的TDDB失效,利用設置於該電路中的電子熔絲保護該裝置。回應該裝置的TDDB失效,利用設置於該電路中的保護電路將該解碼器與各裝置電性隔離。
101‧‧‧測試電路、測試裝置
104a、104b、104n‧‧‧被測裝置、DUT
107‧‧‧電流測量裝置
110a、110b、110n‧‧‧通道電晶體
113‧‧‧解碼器
116a、116b、116n‧‧‧電子熔絲
119‧‧‧地
122a、122b、122n‧‧‧電阻器
125a、125b、125n‧‧‧保護電路
128a、128b、128n‧‧‧ESD二極體、靜電放電二極體
212、215、218、221、224、227、230、233、236、239、242、245‧‧‧步驟
310‧‧‧處理器、中央處理單元、CPU
311‧‧‧磁碟單元、儲存部分
312‧‧‧系統總線、總線
313‧‧‧磁帶驅動器
314‧‧‧隨機存取記憶體、RAM
315‧‧‧鍵盤
316‧‧‧唯讀記憶體、ROM
317‧‧‧滑鼠
318‧‧‧輸入/輸出適配器、I/O適配器
319‧‧‧用戶界面適配器
320‧‧‧通信適配器
321‧‧‧顯示適配器
322‧‧‧麥克風
323‧‧‧顯示裝置
324‧‧‧揚聲器
325‧‧‧數據處理網路
通過參照圖式自下面的詳細說明將更好地理解該些裝置及方法,該些圖式並非一定按比例繪製,且其中:第1圖顯示依據本文中的裝置及方法的示例測試電路的示意圖;第2圖顯示本文中的方法的流程圖;以及第3圖顯示依據本文中的裝置及方法的硬體系統的示意圖。
製造商通常執行測試以幫助確定介電失效預期,從而確定電路的可靠性。一般來說,被執行以確定介電失效預期的主要測試是TDDB測試。
TDDB測試涉及確定電路部分例如電晶體的閘極何時擊穿。這可由介電質部分薄弱引起。可確定在某 些特定電流水平、電壓水平以及/或者溫度水平,電路部分的介電部分何時擊穿。在電晶體的例子中,擊穿將使該電晶體的閘極無法作為可控制電流流過該電晶體的源極及汲極的開關正常操作。
通常通過使用基本的測試結構(通常為兩端子電容器)在約125℃的溫度在1.5至20V的DC偏置條件下執行TDDB測試。針對每個裝置記錄漏電流來進行擊穿檢測。通常,需要多種不同的電壓應力,以提取電壓加速因子。這裡所述的電路支持針對中間工藝(middle of line;MOL)及後端工藝(back end of line;BEOL)TDDB在高電壓下的測試,不只限於閘極氧化物TDDB。
TDDB的準確壽命預測要求在加速電壓/溫度應力條件下測試大量樣本。現有技術測試系統的問題之一是在給定時間週期的被測裝置(device under test;DUT)的數目受限制。例如,DUT的數目可能受測試電路上可用的測試引腳的數目限制。這導致一些問題,例如對可用於確定特定加速測試的擊穿統計的數據的限制。而且,由於擊穿過程慢(在幾小時至幾天的量級),因此平行測試是優選,以節省測試時間。此外,現有技術測試方案包括確定所謂的貝塔(beta)參數。當在晶圓上使用測試來確定貝塔時,現有技術貝塔參數提供全域變化的標示,但無法有效擷取晶片(chip)級的局部變化。因此,現有技術測試方案不能有效提供本征可靠性。這使確定一個製程是否比另一個製程生產本征更優的介電質的任務變得更加困難。
現在請參照圖式,第1圖顯示示例測試電路 101的示意圖。測試電路101可用以測試多個被測裝置(DUT)104a、104b、...、104n。各被測裝置可包括與測試電壓連接的兩端子裝置。例如,該些DUT可包括兩個金屬元件,在該些金屬元件之間設有介電材料,例如低k介電材料。該些DUT可具有不同的模式,在該些金屬元件之間具有不同的隔離。儘管僅顯示有限數目的DUT,即104a、104b、...、104n,但本領域的技術人員應當理解,本揭露考慮兩個或更多DUT。另外,本領域的技術人員應當理解,可向DUT 104a、104b、...、104n的不同子集施加不同的測試電壓(例如通過V1及V2標示)來進行測試。
測試電路101進一步包括電流測量裝置107。DUT 104a、104b、…、104n在第一側與電壓源連接並在第二側與電流測量裝置107連接。在DUT 104a、104b、…、104n與電流測量裝置107之間連接通道電晶體110a、110b、…、110n。測試電路101進一步包括解碼器113。解碼器113向各通道電晶體110a、110b、…、110n選擇性提供通過信號。在解碼器113的控制下,該通過信號以每次一個的方式開啟各通道電晶體110a、110b、…、110n,以將DUT 104a、104b、…、104n的第二側與電流測量裝置107連接。電流測量裝置107測量經過DUT 104a、104b、…、104n的介電漏電流。解碼器113能夠自各DUT 104a、104b、…、104n選擇性讀取漏電流,以確切地知道哪些臨時失效。解碼器113可與DUT 104a、104b、…、104n位於相同晶片上且可單獨測量各裝置的電流。
測試電路101進一步包括在被測裝置與相應通道電晶體110a、110b、…、110n之間與DUT 104a、104b、…、104n 中不同的一個的第二側連接的電子熔絲116a、116b、…、116n。當擊穿發生時,電壓源的高電壓將通過相應的電子熔絲116a、116b、…、116n以及相關的ESD二極體128a、128b、…、128n短接至地119。當相應被測裝置失效時,通過將失效DUT 104a、104b、…、104n的電路與電壓源斷開,電子熔絲116a、116b、…、116n中斷測試電路。電子熔絲116a、116b、…、116n可為金屬熔絲且可與DUT 104a、104b、…、104n位於相同晶片上。
通常,通道電晶體110a、110b、...、110n的最大操作電壓顯著小於電壓源所提供的高應力電壓。例如,通道電晶體110a、110b、...、110n的最大操作電壓可為約1.8V或更小,而應力電壓可能高得多。當DUT 104a、104b、...、104n失效時,其基本通過該裝置提供短路,這意味著在相關通道電晶體110a、110b、...、110n上可能有很大的電位。最終,相應電子熔絲116a、116b、...、116n會熔斷以將失效的DUT 104a、104b、...、104n與電壓源斷開。在電子熔絲116a、116b、...、116n即將熔斷之前,可能有瞬時電流尖峰。為保護通道電晶體110a、110b、...、110n及解碼器113,將保護電路125a、125b、...、125n連接於電子熔絲116a、116b、...、116n與地119之間。當相應DUT 104a、104b、...、104n失效時,保護電路125a、125b、...、125n在通道電晶體110a、110b、...、110n周圍提供分流。保護電路125a、125b、...、125n包括一個或多個靜電放電(electrostatic discharge;ESD)二極體128a、128b、...、128n。
測試電路101進一步包括在該電子熔絲與地之間與電子熔絲116a、116b、…、116n中不同的一個的第二側連接的電阻器122a、122b、…、122n,以在漏電流極小的常規應力條件下形成低電阻路徑。電阻器122a、122b、…、122n的電阻遠大於通道電晶體110a、110b、…、110n在被開啟時的電阻,以迫使大部分電流流經電流測量裝置107,但不會過大而在常規應力條件下引起顯著的電壓降。在擊穿後,電子熔絲116a、116b、…、116n需要高電流路徑來熔斷,這需要在該電流路徑中具有低電阻,並由於ESD二極體128a、128b、…、128n的獨特的I-V特性,ESD二極體128a、128b、…、128n用於在擊穿時排放高電流,而在應力條件下提供大電阻。ESD二極體128a、128b、…、128n及電子熔絲116a、116b、…、116n支持較寬的應力電壓範圍,電阻器122a、122b、…、122n的較寬電阻範圍,以及各測試結構上的擊穿事件期間的最小中斷。
儘管上面的例子僅討論幾個測試結構,但本領域的普通技術人員將理解,測試結構的數目不受限制,且本文中的任意裝置及方法可包括大量測試結構,但只是出於便於說明並簡化理解的目的未顯示這樣的大數目。
在操作過程中,在測試期間,該測試結構指示電路自各地址位置向單個輸出引腳順序路由測量信號。通過應用一系列地址,可掃描電路例如整組結構用於失效簽名。接著,可使用該地址信息識別各失效點的確切位置,也就是確定失效電路元件的位置。失效電路可通過熔斷的電子熔絲以及電流測量裝置所測量的電流確定。
可使用上述結構節省時間並減少測試時的破壞效應,同時允許使用大於解碼器的最大操作電壓的電壓。第2圖顯示依據本文中的裝置及方法用於測試積體電路裝置的方法的邏輯流程圖。更具體地說,在項目212,提供具有供測試的裝置的電路。在215,提供測試電壓並依據在該裝置上的時間相關介電擊穿(TDDB)測試向該裝置施加該測試電壓。針對不同的被測裝置,該測試電壓可為相同或不同。在一些情況下,該測試電壓可針對單個被測裝置而變化。在218,解碼器選擇經歷該TDDB測試的該裝置中的一個。也就是說,該解碼器產生順序選擇執行該TDDB測試的該裝置中的一個的信號。換句話說,儘管所有的裝置都處於TDDB測試中,但該解碼器選擇該裝置中的一個來讀取漏電流。該解碼器略過先前已知的失效裝置。在221,自該解碼器所選擇的該裝置中的該一個測量漏電流。在224,依據該裝置的狀態,特定的動作可能發生。例如,如果該裝置健康,則在227,測出低的漏電流。當該裝置開始失效時,設置於電路中的電子熔絲保護該裝置,如230中所示。在233,回應該裝置的TDDB失效,利用設置於電路中的保護電路將該解碼器與各裝置電性隔離。在236,測出高的漏電流標示該裝置失效。如果該裝置已失效,則其電路為開路且在239僅測出噪聲級電流。在一個時間週期內執行TDDB測試。在242,如果已達到時限或者所有該裝置已失效,則在245,測試結束。否則,在218,該流程繼續並選擇下一裝置。
總之,依據本文中的裝置,示例裝置包括與包含被測裝置的積體電路連接並向其提供測試電壓的測試模組。該測試模組在該被測裝置上執行時間相關介電擊穿 (TDDB)測試。解碼器與該被測裝置及該測試模組連接。該解碼器選擇性連接各被測裝置至該測試模組。電子熔絲與該被測裝置中不同的一個連接。當相應被測裝置失效時,該電子熔絲將各該被測裝置與該測試電壓單獨電性斷開。保護電路連接於該電子熔絲與接地電壓之間。當該被測裝置失效時,各保護電路在該解碼器周圍提供分流。
第3圖中顯示實施本文中的系統及方法的代表性硬體環境。此示意圖式顯示依據本文中的系統及方法的信息處理/電腦系統的硬體配置。該系統包括至少一個處理器或中央處理單元(central processing unit;CPU)310。CPU 310通過系統總線312與各種裝置例如隨機存取記憶體(random access memory;RAM)314、唯讀記憶體(read only memory;ROM)316以及輸入/輸出(I/O)適配器318互連。I/O適配器318可與周邊裝置例如磁碟單元311及磁帶驅動器313或者該系統可讀取的其它程序儲存裝置連接。該系統可讀取該程序儲存裝置上的發明指令並按照這些指令來執行本文中的系統及方法的方法。
在第3圖中,CPU 310基於唯讀記憶體(ROM)316中所儲存的程序或自周邊裝置例如磁碟單元311及磁帶驅動器313加載至隨機存取記憶體(RAM)314的程序執行各種處理。必要時,在RAM 314中還儲存CPU 310執行所述各種處理或類似處理時的所需數據。CPU 310、ROM 316及RAM 314通過總線312彼此連接。必要時,輸入/輸出適配器318也與總線312連接,以提供輸入/輸 出接口。必要時,在該周邊裝置上安裝可移動媒體,例如磁碟、光碟、磁光碟、半導體記憶體或類似物,從而在必要時可將自其讀取的電腦程序安裝於RAM 314中。
該系統進一步包括用戶界面適配器319,該用戶界面適配器將鍵盤315、滑鼠317、揚聲器324、麥克風322及/或其它用戶界面裝置例如觸控裝置(未顯示)與總線312連接,以收集用戶輸入。此外,通信適配器320(包括網路介面卡例如LAN卡、調制解調器或類似物)將總線312與數據處理網路325連接。通信適配器320通過網路例如因特網執行通信處理。顯示適配器321將總線312與顯示裝置323連接,可將該顯示裝置實施為輸出裝置例如監控器(例如陰極射線管(cathode ray tube;CRT)、液晶顯示器(liquid crystal display;LCD)或類似物)、印表機,或發送器。
本領域的技術人員將瞭解,該儲存媒體不限於如第3圖中所示的其中儲存有程序的周邊裝置,其獨立于向用戶提供程序的裝置分佈。可移動媒體的例子包括磁碟(包括軟碟)、光碟(包括光碟唯讀記憶體(CD-ROM)以及數位多功能光碟(DVD))、磁光碟(包括迷你碟(MD)(注冊商標)),以及半導體記憶體。或者,該儲存媒體可為ROM 316、包含於儲存部分311中的硬碟,或類似物,其具有儲存於其中的程序並與包含它們的裝置一起被分配給用戶。
依據本揭露的態樣,第3圖中所示的硬體系統可用於實施測試裝置101。CPU 310可與解碼器113連 接,以提供指令供解碼器113輸出關於特定通道電晶體110a、110b、...、110n的選擇。也就是說,解碼器113使用該指令以選擇性且單獨開啟各通道電晶體110a、110b、...、110n,從而測量相應DUT 104a、104b、...、104n的洩漏。CPU 310可順序地向解碼器113發送信號,從而於開啟各相應通道電晶體110a、110b、...、110n時可逐一測量所有DUT 104a、104b、...、104n的漏電流。可通過電流測量裝置107測量相應DUT 104a、104b、...、104n的漏電流並進行記錄。CPU 310使用來自電子熔絲116a、116b、...、116n的數據識別失效裝置並確定解碼器113所使用的序列,也就是不重複先前的讀取。而且,CPU 310可執行洩漏數據的後處理,例如,確定漏電流數據等。計算系統可保存並顯示洩漏數據。例如,當任意DUT 104a、104b、...、104n的洩漏增加時,可測量並記錄相應的漏電流,從而可顯示隨著時間推移,各DUT 104a、104b、...、104n的漏電流性能。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是,作為具有多個未封裝晶片的單個晶圓)、作為裸晶粒,或者以封裝形式分配所得的積體電路晶片。在後一種情況中,該晶片設于單晶片封裝中(例如塑料承載件,其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝中(例如陶瓷承載件,其具有單面或雙面互連或嵌埋互連)。在任何情況下,接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成,作為(a)中間產品例如母板的部分,或者作 為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品,涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
對於電子應用,可使用半導體基板例如矽晶圓。該基板支持通過許多製造步驟的微裝置的易加工。常常,許多單獨裝置可被一起製造於一個基板上並接著在製造結束時分成獨立裝置。為製造微裝置,執行許多製程,一個接一個,重複許多次。這些製程通常包括沉積膜、以所需微特徵圖案化該膜,以及移除(或蝕刻)該膜的部分。例如,在記憶體晶片製造中,可具有數個光刻步驟、氧化步驟、蝕刻步驟、摻雜步驟,以及執行許多其它步驟。微製造製程的複雜性可由其遮罩數說明。
本文中參照依據各種系統及方法的方法、裝置(系統)及電腦程序產品的流程圖和/或方塊圖來說明本揭露的態樣。應當理解,該流程圖和/或二維方塊圖的各方塊以及該流程圖和/或方塊圖中的方塊的組合可通過電腦程序指令實施。可向通用電腦、專用電腦或其它可編程數據處理裝置的處理器提供這些電腦程序指令以產生機器,從而使該些指令(通過該電腦或其它可編程數據處理裝置的處理器執行)創建用以實施該流程圖和/或方塊圖中一個或多個方塊所指定的功能/動作的方式。
圖式中的流程圖及方塊圖顯示依據本文中各種裝置及方法的系統、方法及電腦程序產品的可能實施的架構、功能及操作。在此方面,該流程圖或方塊圖中的各方塊可表示模組、片斷或代碼部分,其包括一個或多個可 執行指令以實施指定的邏輯功能。還應當注意,在一些替代實施中,方塊中所示的功能可在圖式中所示的順序之外發生。例如,連續顯示的兩個方塊實際上可基本同時執行,或者有時可以相反順序執行該些方塊,取決於所涉及的功能。還應當注意,該方塊圖和/或流程圖的各方塊以及該方塊圖和/或流程圖中的方塊的組合可通過執行指定功能或動作的基於專用硬體的系統實施,或者通過專用硬體與電腦指令的組合實施。
依據本文中另外的系統及方法,提供一種製品,其包括有形電腦可讀媒體,其中實施有電腦可讀指令,以執行該電腦實施方法(包括但不限於第2圖中所示的方法)的步驟。可使用一個或多個電腦可讀非暫時性媒體的任何組合。該電腦可讀媒體可為電腦可讀信號媒體或電腦可讀儲存媒體。該非暫時性電腦儲存媒體儲存指令,且處理器執行該指令以執行本文中所述的方法。電腦可讀儲存媒體可為例如但不限於電子的、磁的、光的、電磁的、紅外的,或半導體的系統、裝置或設備,或上述任意合適的組合。任意這些裝置可具有電腦可讀指令,以執行上面參照第2圖所述的方法的步驟。
該些電腦程序指令可儲存於電腦可讀媒體中,其可引導電腦、其它可編程數據處理裝置或其它裝置以特定方式作用,以使儲存於該電腦可讀媒體中的該些指令產生包括實施該流程圖和/或方塊圖中一個或多個方塊所指定的功能/動作的指令的製品。
而且,該些電腦程序指令也可被加載至電腦、其它可編程數據處理裝置或其它裝置上,以在該電腦、其它可編程裝置或其它裝置上執行一系列操作步驟,從而產生電腦實施過程,以使執行於該電腦或其它可編程裝置上的該些指令提供用以實施該流程圖和/或方塊圖中一個或多個方塊所指定的功能/動作的過程。
若通過軟體及/或韌體實施本文中的系統及方法,可將構成該軟體的程序自儲存媒體或網路安裝於具有專用硬體的電腦中,且該電腦能夠在其中安裝有各種程序的情況下執行各種功能。
本領域的技術人員將瞭解,本文中的系統及方法的態樣可被實施為系統、方法或電腦程序產品。因此,本揭露的態樣可採取完全硬體系統、完全軟體系統(包括韌體、駐留軟體、微代碼等)或結合軟體與硬體態樣的系統的形式,本文中通常可將其全部稱為“電路”、“模組”或“系統”。而且,本發明的態樣可採取電腦程序產品的形式,該電腦程序產品被實施於一個或多個電腦可讀媒體中,該電腦可讀媒體上實施有電腦可讀程序代碼。
可使用一個或多個電腦可讀非暫時性媒體的任意組合。該電腦可讀媒體可為電腦可讀信號媒體或電腦可讀儲存媒體。該非暫時性電腦儲存媒體儲存指令,且處理器執行該指令以執行本文中所述的方法。電腦可讀儲存媒體可為例如但不限於電子的、磁的、光的、電磁的、紅外的或半導體的系統、裝置或設備,或上述任意合適的組 合。該電腦可讀儲存媒體的更具體的例子(非詳盡無遺的列表)包括以下:具有一條或多條導線的電性連接、便攜式電腦軟碟、硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可擦除可編程唯讀記憶體(erasable programmable read-only memory;EPROM或閃速記憶體)、光纖、磁儲存裝置、便攜式光碟只讀記憶體(CD-ROM)、光儲存裝置、“即插即用”記憶體裝置,如USB閃速驅動器,或上述任意合適的組合。在此文檔的背景下,電腦可讀儲存媒體可為任意有形媒體,其可包含或儲存由指令執行系統、裝置或設備使用或與其結合使用的程序。
實施於電腦可讀儲存媒體上的程序代碼可通過使用任意合適的媒體傳輸,包括但不限於無線、有線、光纖電纜、RF等,或上述任意合適的組合。
針對本揭露的態樣執行操作的電腦程序代碼可用一種或多種編程語言的任意組合編寫,包括面向對象的編程語言,例如Java、Smalltalk、C++等,以及傳統的過程編程語言,例如“C”編程語言或類似編程語言。該程序代碼可完全執行於用戶的電腦上,部分執行於用戶的電腦上,作為獨立軟體包,部分執行於用戶的電腦上並部分執行于遠程電腦上或者完全執行于遠程電腦或服務器上。在後一種情況下,該遠程電腦可通過任意類型的網路與該用戶的電腦連接,包括局域網(local area network;LAN)或廣域網(wide area network;WAN),或者可與外部電腦建立連接(例如通過使用Internet Service Provider(因特網服務提供商)的Internet(因特網))。
本文中所使用的術語是出於說明特定裝置及方法的目的,並非意圖限制該裝置及方法。除非上下文中另外明確指出,否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。還應當理解,術語“包括”以及“包含”使用在本說明書中時,表明所述特徵、整體、步驟、操作、元件和/或組件的存在,但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件,和/或其群組。
另外,本文中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意圖說明當它們以圖式中取向並顯示時的相對位置(除非另外指出)。術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”等意味著至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。
申請專利範圍中的所有手段或步驟加功能元素的相應結構、材料、動作及均等物意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。對本發明的各種裝置及方法所作的說明是出於示例目的,而非意圖詳盡無遺或限於所揭露的裝置及方法。許多修改及變更將對於本領域的普通技術人員顯而易見,而不背離所述裝置及方法的範圍及精神。本文中所使用的術語經選擇以最佳解釋該裝置及方法的原理、實際應用或在市場已知技術上的技術改進,或者使本領域的普通技術人員能夠理解具有各種適合所考慮的特定使用的各種修改 的本文中所揭露的裝置及方法。

Claims (20)

  1. 一種裝置,包括:測試模組,與包含被測裝置的積體電路連接並向該包含被測裝置的積體電路提供測試電壓,該測試模組在該被測裝置上執行時間相關介電擊穿(TDDB)測試;解碼器,與該被測裝置及該測試模組連接,該解碼器選擇性連接各被測裝置至該測試模組;電子熔絲,各該電子熔絲與該被測裝置中不同的一個連接,當相應被測裝置失效時,該電子熔絲將各該被測裝置與該測試模組單獨電性斷開;電阻器,各該電阻器與該電子熔絲中不同的一個連接,在該TDDB測試的常規應力條件下,該電阻器提供至地的低電阻路徑;以及保護電路,連接於該電子熔絲與接地電壓之間,當該被測裝置失效時,各保護電路在該解碼器周圍提供至地的電性路徑,其中,該電性路徑引導電流離開該測試模組以保護該測試模組。
  2. 如申請專利範圍第1項所述的裝置,其中,該解碼器與該被測裝置位於相同晶片上。
  3. 如申請專利範圍第1項所述的裝置,其中,該解碼器順序選擇裝置以測量漏電流並單獨測量各被測裝置的漏電流。
  4. 如申請專利範圍第1項所述的裝置,其中,該電子熔絲 及該電阻器的至少其中之一與該被測裝置位於相同晶片上。
  5. 如申請專利範圍第1項所述的裝置,該測試模組進一步包括測量該被測裝置的漏電流的電流測量裝置。
  6. 如申請專利範圍第5項所述的裝置,進一步包括:通道電晶體,連接於該電子熔絲與該電流測量裝置之間,其中,該解碼器通過開啟各通道電晶體順序選擇裝置以測量漏電流,以及其中,當開啟該通道電晶體時,該電阻器經設置以迫使電流流經該電流測量裝置。
  7. 如申請專利範圍第1項所述的裝置,該保護電路進一步包括靜電放電(ESD)二極體。
  8. 一種電路,包括:電壓源;電流測量裝置;被測裝置,在第一側與該電壓源連接且在第二側與該電流測量裝置連接;通道電晶體,連接於各被測裝置與該電流測量裝置之間;解碼器,向各通道電晶體選擇性提供通過信號,該解碼器選擇該裝置以供測試;電子熔絲,各該電子熔絲在被測裝置與相應通道電晶體之間與該被測裝置中的不同一個的該第二側連接,當該相應被測裝置失效時,該電子熔絲將該被測裝置的電路與該電壓源斷開; 電阻器,各該電阻器與該電子熔絲中不同的一個連接,該電阻器在常規應力條件下提供至地的低電阻路徑並在開啟該通道電晶體時迫使電流流經該電流測量裝置;以及保護電路,連接於該電子熔絲與接地電壓之間,當該被測裝置失效時,各保護電路電性隔離該解碼器。
  9. 如申請專利範圍第8項所述的電路,其中,該解碼器與該被測裝置位於相同晶片上。
  10. 如申請專利範圍第8項所述的電路,其中,該解碼器產生信號以單獨選擇各被測裝置。
  11. 如申請專利範圍第10項所述的電路,其中,該解碼器順序選擇裝置以測量漏電流並略過已知的失效裝置。
  12. 如申請專利範圍第8項所述的電路,其中,該電子熔絲及該電阻器的至少其中之一與該被測裝置位於相同晶片上。
  13. 如申請專利範圍第8項所述的電路,該電流測量裝置測量該被測裝置的漏電流。
  14. 如申請專利範圍第8項所述的電路,該保護電路進一步包括靜電放電(ESD)二極體。
  15. 一種方法,包括:提供具有供測試的裝置的電路;提供測試電壓並依據在該裝置上的時間相關介電擊穿(TDDB)測試向該裝置施加該測試電壓;提供具有選擇執行該TDDB測試的該裝置中的一 個的信號的解碼器;提供電流測量裝置並測量所選擇的該裝置中的該一個的漏電流;回應該裝置中的該一個的TDDB失效,利用設置於該電路中的電子熔絲保護該裝置中的該一個;以及回應該裝置中的該一個的TDDB失效,利用設置於該電路中的保護電路將該解碼器與該裝置中的該一個電性隔離。
  16. 如申請專利範圍第15項所述的方法,其中,用於該TDDB測試的該測試電壓可大於該解碼器的最大操作電壓。
  17. 如申請專利範圍第15項所述的方法,其中,該測試電壓是針對不同裝置的相同電壓以及針對不同裝置的不同電壓的其中之一。
  18. 如申請專利範圍第15項所述的方法,其中,該解碼器產生順序選擇執行該TDDB測試的該裝置中的該一個的信號。
  19. 如申請專利範圍第15項所述的方法,其中,該解碼器與該裝置位於相同晶片上並單獨測量各裝置的漏電流。
  20. 如申請專利範圍第15項所述的方法,進一步包括:提供連接於該電子熔絲與該電流測量裝置之間的通道電晶體;以及在該電路中提供電阻器,各該電阻器與該電子熔 絲中不同的一個連接,其中,該解碼器通過開啟各通道電晶體順序選擇裝置以測量漏電流,以及其中,該電阻器經設置以在該TDDB測試的常規應力條件下提供至地的低電阻路徑並在開啟該通道電晶體時迫使電流流經該電流測量裝置,該電子熔絲與該電阻器的至少其中之一與該裝置位於相同晶片上。
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