TW201724446A

TW201724446A - 錨定的通矽孔技術

Info

Publication number: TW201724446A
Application number: TW105134773A
Authority: TW
Inventors: 姜志鎬; 詹姆斯鄭; 沙竹軒; 希頓科薩里
Original assignee: 英特爾公司
Priority date: 2015-12-02
Filing date: 2016-10-27
Publication date: 2017-07-01
Also published as: WO2017095398A1; TWI739770B

Abstract

錨定的通矽孔(TSVs)，以及相關的裝置和方法係揭示於本案。在一些具體例中，錨定的TSV可包括具有一第一寬度的一第一銅部分；具有大於該第一寬度的一第二寬度的一第二銅部分；以及具有小於該第二寬度的一第三寬度的一第三銅部分；其中該第二銅部分係配置在介於該第一銅部分與該第三銅部分之間。

Description

錨定的通矽孔技術

本揭示內容大致上關於積體電路裝置的領域，更尤其，關於錨定的通矽孔技術。

通矽孔(TSVs)係用於在矽基板的前側和後側之間提供導電通路。在該矽基板兩側上的元件可使用該TSV用於電通信，或電源路由和接地信號。

依據本發明之一實施例，係特地提出一種通矽孔(TSV)，其包含：具有一第一寬度的一第一銅部分；具有大於該第一寬度的一第二寬度的一第二銅部分；以及具有小於該第二寬度的一第三寬度的一第三銅部分；其中該第二銅部分係配置在該第一銅部分與該第三銅部分之間。

100‧‧‧通矽孔

102‧‧‧第一銅部分

104‧‧‧第二銅部分

106‧‧‧第三銅部分

108‧‧‧主體

110‧‧‧第一突起部

112、182‧‧‧第一寬度

114、184‧‧‧第二寬度

116、186‧‧‧第三寬度

118、126、130‧‧‧尖端

120、188‧‧‧第一表面

122、190‧‧‧第二表面

124‧‧‧第二突起部

128‧‧‧第三突起部

132‧‧‧第一表面的一部分

134、164‧‧‧底表面

135、150、158‧‧‧側表面

136‧‧‧高度

138‧‧‧矽基板

140‧‧‧前側

142‧‧‧後側

144‧‧‧前金屬層

146‧‧‧氧化矽

148‧‧‧鈦層

152‧‧‧氮化物層

154‧‧‧硬式光罩

156、191、196‧‧‧開口

160‧‧‧深度

162‧‧‧橫向凹槽

168‧‧‧銅種晶層

172‧‧‧第一部分

174‧‧‧第二部分

176‧‧‧第三部分

187‧‧‧導電接點

189‧‧‧IC封裝

192‧‧‧後側表面

193‧‧‧金屬墊

194‧‧‧光阻劑

195‧‧‧氮化層

197‧‧‧背金屬層

198‧‧‧銅的填充

199‧‧‧銅接點

200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400‧‧‧組件

1600‧‧‧方法

1602、1604、1606‧‧‧步驟

1700‧‧‧晶圓

1702‧‧‧晶粒

1800‧‧‧IC裝置

1802‧‧‧基板

1804‧‧‧裝置層

1806、1808、1810‧‧‧互連層

1819‧‧‧內層介電質(ILD)堆疊

1820‧‧‧S/D區域

1822‧‧‧閘極

1824‧‧‧S/D接點

1826‧‧‧介電材料

1828‧‧‧互連結構

1828a‧‧‧溝型結構

1828b‧‧‧通孔結構

1834‧‧‧阻焊材料

1836‧‧‧焊盤

1840‧‧‧電晶體

1850‧‧‧前側

1854‧‧‧背側

1900‧‧‧IC裝置組件

1902‧‧‧線路板

1904‧‧‧中介層

1906‧‧‧通矽孔(TSVs)

1908‧‧‧金屬互連

1910‧‧‧通孔

1914‧‧‧埋入式裝置

1916、1918、1928、1930‧‧‧耦合元件

1920‧‧‧IC封裝

1922‧‧‧耦合元件

1924、1926、1932‧‧‧IC封裝

1934、1936‧‧‧中介層結構封裝

1940‧‧‧第一面

1942‧‧‧第二面

2000‧‧‧計算裝置

2002‧‧‧處理裝置

2004‧‧‧記憶體

2006‧‧‧顯示器裝置

2008‧‧‧音頻輸出裝置

2010、2020‧‧‧其他輸出裝置

2012‧‧‧通信晶片

2014‧‧‧電池/電源電路

2018‧‧‧GPS裝置

2022‧‧‧天線

2024‧‧‧音頻輸入裝置

藉由下列詳細說明與附圖，將容易地理解具體例。為利於本說明，相似的參考編號表示相似的結構元件。具體例是以舉例的方式，而非以限制的方式繪示於附圖的圖示中。

圖1A-B為根據各式具體例之錨定的通矽孔(TSV)的剖面側視圖。

圖2、3A-3B和4-15為根據各式具體例在製造包括圖1錨定的TSV之積體電路(IC)裝置的各個階段之組件的剖面側視圖。

圖16為根據各式具體例製造錨定的TSV方法的流程圖。

圖17A-B為晶圓和晶粒的俯視圖，其可包括根據本案揭示具體例的任一者之錨定的TSV。

圖18為IC裝置的剖面側視圖，其可包括根據本案揭示具體例的任一者之錨定的TSV。

圖19為IC裝置組件的剖面側視圖，其可包括根據本案揭示具體例的任一者之錨定的TSV。

圖20為示例計算裝置的方塊圖，其可包括根據本揭示內容教示之錨定的TSV。

本案揭示錨定的通矽孔(TSVs)技術，以及相關的裝置和方法。在一些具體例中，錨定的TSV可包括具有一第一寬度的一第一銅部分；具有大於該第一寬度的一第二寬度的一第二銅部分；以及具有小於該第二寬度的一第三寬度的一第三銅部分；其中該第二銅部分係配置在介於該第一銅部分與該第三銅部分之間。

相對於傳統的TSV技術，本案揭示之該錨定的TSVs可展現改良的信賴性和機械穩定性。尤其，傳統的 TSVs在壓力測試期間或當該TSV從其周圍元件(譬如，氧化物襯墊或內層介電質)分層時的位置可能失效。分層可發生在，舉例來說，當該TSV具有與周圍元件(譬如，內層介電質)不同的熱膨脹係數時，導致該TSV隨著溫度變化而膨脹或收縮至與周圍組件不同的程度。由此分層形成的裂痕可中斷TSV為其中一部分的導電通路，妨礙所欲電流。

本案揭示錨定的TSVs的各式具體例可提供將該TSVs錨定在該矽基板中的「閃焰(flare)」，提供可分散應力的更多表面積(譬如，由於污染造成的熱或材料不匹配)，減少分層的可能性。

在下列詳細說明中，參照形成本案一部分的附圖，其中通篇相似的編號標示相似的組件，且其中以例示方式顯示本揭示內容可實行的具體例。應理解的是可使用其他具體例且可進行結構上或邏輯的變化，而不逸離本揭示內容的範疇。因此，下列詳細說明不應以限制性的意義理解。

各種操作可以最有助於理解所主張標的之方式用多個分立動作或依序操作說明。然而，說明的順序不應解釋為暗示該等操作必須依照該順序。尤其，該等操作可不以呈現的順序進行。所述操作可以異於所述具體例的順序進行。在額外的具體例中，可進行各種額外的操作及/或可省略所述操作。

就本揭示內容目的而言，用語「A及/或B」意指(A)、(B)、或(A與B)。就本揭示內容目的而言，用語「A、B、及/或C」意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)、或(A、B、與C)。

本說明使用了用語「在一具體例中」或「在具體例中」，其可各指稱相同或不同具體例的一或多者。再者，術語「包含」、「包括」、「具有」、等等在用於本揭示內容的具體例時是同義的。該揭示內容可使用基於透視的說明，例如「在...之上」、「在...之下」、「頂部」、「底部」、和「側邊」；使用此類說明係便於討論並不意欲限制所揭示具體例的應用。該附圖不一定按比例繪製。

圖1A-B係根據各式具體例之錨定的通矽孔(TSV)100的剖面側視圖。尤其，圖1B為圖1A指示部分的詳細圖。該TSV 100可包括具有第一寬度112的一第一銅部分102、具有第二寬度114的一第二銅部分104、以及具有第三寬度116的一第三銅部分106。該第二寬度114可大於該第一寬度112，且該第三寬度116可小於該第二寬度114。如圖1顯示，該第二銅部分104可配置在介於該第一銅部分102與該第三銅部分106之間。如本案使用，元件的「寬度」可指為該元件在指示方向中的最大延伸。

在一些具體例中，如圖1例示，該第一銅部分102可經由該TSV 100的延伸接近矽基板138的後側142。該第三銅部分106可接近該矽基板138的前側140，並且接近配置在該矽基板138前側140的前金屬層144。該前金屬層144可包括金屬互連結構和層間的介電質(ILD)，且可與包括在裝置層(未顯示)中的電晶體裝置耦合。舉例來說，該前金屬層144可為下文參照圖18討論的M1層。該第一銅部分102的側表面150可實質上平行，如例示，或可略呈錐形(與該矽基板138的後側142形成略微大於或略微少於90°的角度)。當深反應離子蝕刻(DRIE)程序用在製造該TSV 100時(譬如，下文參照圖2-4的討論)，該第一銅部分102的該側表面150可為帶有介於大約100和500nm之間深度的圓齒形。

該TSV 100的截面可包括一主體108和遠離該主體108延伸的兩個第一突起部110。舉例來說，如圖1例示，該第一突起部110可在實質上垂直於該第一銅部分102的側表面150的方向橫向地遠離該主體108延伸。該第一突起部110可包括在該第二銅部分104中，並且可具有尖端118，俾使該第二銅部分104的該第二寬度114為該尖端118之間的距離。

該第一突起部110可具有接近該第一銅部分102的第一表面120，以及接近該第三銅部分106的第二表面122。該第一表面120和該第二表面122可交會在該尖端118。在一些具體例中，如圖1例示，該第一表面120可包括具有其自身尖端126的一第二突起部124。此外，在一些具體例中，該第一表面120可包括具有其自身尖端130的一第三突起部128。在一些具體例中，如圖1例示，該第二突起部124的「高度」可大於該第三突起部128的「高度」。儘管該尖端118、126、和130係例示為尖角，該尖端118、126、及/或130可為圓角。在一些具體例中，該第一表面 120可不包括第二突起部124及/或第三突起部128。

該第一表面120及/或該第二表面122可包括帶有凸曲率的部分。舉例來說，該第一表面120的部分132，以及實質上該第二表面122全部，在圖1中係例示為具有凸曲率。在一些具體例中，該第二銅部分104在該第一銅部分102的該第一寬度112與該第二銅部分104的該第二寬度114之間可為錐形，其帶有逐漸遠離該第一銅部分102的該側表面150延伸的該第一突起部110。同樣地，該第二銅部分104在該第三銅部分106的該第三寬度116與該第二銅部分104的該第二寬度114之間可為錐形(譬如，而非該第二銅部分104與該第三銅部分106形成尖角)。

在一些具體例中，該第三寬度116可與該第一寬度112相同(譬如，當下文參照圖2-4討論的過蝕刻程序用於在該矽基板138中形成至少由該TSV 100部分填充的一開口時)。在其他具體例中，該第一寬度112和該第三寬度116可不相同，但兩者可皆小於該第二寬度114。

該TSV 100適宜的尺寸可取決於將使用該TSV 100的設置。在一些具體例中，該第一寬度112可至少為4μm(譬如，介於4μm和8μm之間)。舉例來說，該第一寬度112可為6-7μm。在一些具體例中，該第三寬度116可至少為4μm(譬如，介於4μm和8μm之間)。舉例來說，該第三寬度116可為6-7μm。在一些具體例中，該第二寬度114可至少比該第一寬度112及/或該第三寬度116大3μm，或至少比該第一寬度112及/或該第三寬度 116大4μm。舉例來說，該第二寬度114可比該第一寬度112及/或該第三寬度116大4-5μm(譬如，當第一突起部110的各者具有其本身2-2.5μm的「寬度」時)。於是在一些具體例中，該第二寬度114可至少為7μm(譬如，介於7和13μm之間，或介於9和11μm之間)。該TSV 100的高度136(在該矽基板138的後側142和前側140之間測量)可取決於該矽基板138的厚度；在一些具體例中，該高度136可至少為50μm，或至少100μm。舉例來說，該高度136可為80-120μm。

在圖1中，鈦層148係例示為接觸該TSV 100的側表面135和底表面134，尤其，例示為配置在該TSV 100和該前金屬層144的底表面134之間。氧化矽層146係例示為接觸該矽基板138的側表面158，俾使該氧化矽146配置在介於該矽基板138的側表面158與該TSV 100的側表面135之間(該鈦層148至少部分地配置在介於該氧化矽146與該TSV 100的側表面135之間)。

圖2-15係根據各式具體例在製造包括圖1TSV 100的IC裝置1800之各種階段的組件剖面側視圖。儘管在圖2-15中例示的具體操作和組件例示用於製造特定的TSV 100技術的具體例，根據本揭示內容以及本領域普通技藝者習知的教示，其可使用其他製造技術，以及可形成其他組件。

圖2例示包括一矽基板138的組件200，該矽基板具有配置在該矽基板138前側140的一前金屬層144。氮化物層152，其藉由硬式光罩154圖形化，可配置在該矽基板138的後側142。

圖3A和3B例示組件300，其接續在該組件200(圖2)的該矽基板138中進行DRIE程序，以形成介於該矽基板138的後側142以及配置在該矽基板138前側140的該前金屬層144之間的一開口156之後。如本領域所習知，DRIE程序(亦指為波希法(Bosch process)，或分時多工蝕刻)可包括兩階段的多次重覆程序：用六氯化硫(SF₆)電漿蝕刻該矽基板138以及用八氟環丁烷(C₄F₈)氣體源的鈍化層塗佈該暴露的表面。在氟自由基開始一般地同向性蝕刻之前，該SF₆中的氟離子電漿可蝕刻在該開口底部的該鈍化層；在短暫的蝕刻期間之後，該鈍化層被替代，並且再次開始循環。可進行任何適宜的重複次數(譬如，100或更多)，以達到帶有所欲幾何形狀的開口156。如本領域所習知(以及如圖3B中例示)，該開口156的該側表面158可為圓齒形(scalloped)，該圓齒形通常具有在100-500nm範圍之間的深度160。如本領域習知，該圓齒形側表面158的幾何形狀之深度160、間距、與其他態樣可藉由改變該DRIE程序的參數控制。如上文參照圖1的討論，在一些具體例中，該開口156的該側表面158可實質上為平形，而在其他具體例中，該開口156可具有略微錐形。

圖4例示組件400，其接續在抵達該組件300(圖3)的前金屬層144時持續以該DRIE程序「過蝕刻」該開口156，俾使該開口156的截面包括在該矽基板138中的橫向凹槽162之後。當該DRIE程序抵達該前金屬層144時，可形成該橫向凹槽162，以及該前金屬層144不接地；在該DRIE程序期間產生的氟自由基可從前金屬層144「彈回」並且繼續橫向地蝕刻該矽基板138(而非經由電通道放電，假使該前金屬層144接地的話會發生)。DRIE的傳統方式在TSV製造程序期間已試圖避免形成該橫向凹槽162；然而，如本案進一步的詳細討論，本案揭示的錨定的TSVs 100利用此傳統的「缺點」，以改良該TSVs 100和該矽基板138之間的機械耦合，於是減少TSVs的機械故障率。進行過蝕刻以形成該橫向凹槽162的量可取決於該組件300的幾何形狀和材料。舉例來說，在一些具體例中，可進行10%的過蝕刻。

該組件400的開口156可包括上文參照圖1討論的TSV 100之實質上互補的特點。尤其，該開口156可包括具有第一寬度182的一第一部分172、具有第二寬度184的一第二部分174、以及具有第三寬度186的一第三部分176。該第二部分174可配置在介於該第一部分172與該第三部分176之間，而且該第二寬度184可大於該第一寬度182以及大於該第三寬度186。從圖1和4之間的比較可清楚看出，該開口156的第一部分172可對應於該TSV 100的第一銅部分102，該開口156的第二部分172可對應於該TSV 100的第二銅部分104，以及該開口156的第三部分176可對應於該TSV 100的第三銅部分106(如參照圖9與以下進一步的討論例示)。尤其，該橫向凹槽162可包括接近該開口156的該第一部分172的第一表面188，以及接近該開口156的該第三部分176的第二表面190。該第一表面188可對應於該TSV 100的第一表面120，以及該第二表面190可對應於該TSV 100的第二表面122(如參照圖9與以下進一步的討論例示)。

圖5例示組件500，其接續在提供氧化矽層146至該組件400(圖4)的開口的表面156(譬如，該側表面158和該底表面164)之後。在一些具體例中，該氧化矽層146可覆蓋該橫向凹槽162的該第一表面188和該第二表面190兩者。該氧化矽146可使用，舉例來說，傳統的化學氣相沉積(CVD)程序提供。

圖6例示組件600，其接續在開口156的底表面164移除該氧化矽146，使前金屬層144暴露至該開口156之後。該氧化矽146可保留在該開口156的該側表面158上(包括該橫向凹槽162的第一表面188和第二表面190)。作為傳統DRIE的一部分(譬如，使用Ar化學)，可使用「穿透蝕刻("break-through etch")」程序移除該氧化矽146，以製造帶有前金屬層144的一開口。

圖7例示組件700，其接續在提供鈦層148至該組件600(圖6)的開口表面156之後。該鈦層148可提供銅種晶層可黏著在其上的表面，如下文參照圖8的討論，於是可實質上「密封」該氧化矽146。如參照圖1的上文討論，該鈦層148可接觸該前金屬層144以及該氧化矽146可配置在介於該鈦層148與該矽基板138之間。在一些具體例中，該鈦層148不可覆蓋該橫向凹槽162的該第一表面188及/或該第二表面190；舉例來說，在一些具體例中，該鈦層148不可抵達該第一表面188及/或不可完全地塗佈該第一表面188。該鈦層148可使用，舉例來說，傳統的濺鍍程序提供。

圖8例示組件800，其接續在提供銅種晶層168至該組件700(圖7)的開口的表面156之後。該銅種晶層168可實質上覆蓋該開口156的側表面158和底表面164。在一些具體例中，該銅種晶層168可不覆蓋該橫向凹槽162的該第一表面188及/或該第二表面190兩者；舉例來說，在一些具體例中，該銅種晶層168可不抵達該第一表面188及/或可不完全地塗佈該第一表面188。該銅種晶層168可使用，舉例來說，傳統的濺鍍程序提供。

圖9例示組件900，其接續在用銅的填充該組件800(圖8)的開口156以形成一TSV 100之後。如參照圖1的上文討論，圖9的TSV 100可具有一第一銅部分102、一第二銅部分104、與一第三銅部分106；該第二銅部分104可配置在介於該第一銅部分102與該第三銅部分106之間，並且可具有大於該第一銅部分102和該第三銅部分106寬度之寬度。該組件800的開口156可藉由在該銅種晶層168上電鍍銅的填充。該開口156可甚至在無銅種晶層168存在於該橫向凹槽162的第一表面188上的具體例中填充銅。

圖10例示組件1000，其接續在接近該組件 900(圖9)的矽基板138後側142進行化學機械拋光(CMP)，以移除該硬式光罩154以及一些氮化物152(譬如，留下大約2μm厚度的氮化物層152)並形成該TSV 100平坦的後側表面192之後。

圖11例示組件1100，其接續在該矽基板138的後側142提供圖形化的光阻劑194(譬如，藉由使用任何適宜的方法沉積光阻劑並將其圖形化)之後。該圖形化的光阻劑194可包括接近該TSV 100的後側表面192的開口196。

圖12例示組件1200，其接續在該組件1100(圖11)的開口196中提供銅的填充198之後。如本領域習知，該銅的填充198可藉由，舉例來說，沉積銅種晶層並且在該種子層上電鍍銅提供。

圖13例示組件1300，其接續在進行濕式蝕刻，以移除在該組件1200(圖12)的光阻劑194上之該銅的填充198之後，留下與該TSV 100的後側表面192接觸的銅接點199。該銅接點199可為背金屬層197的一部分。在一些具體例中，該背金屬層197可為，舉例來說，再分佈層。

圖14例示組件1400，其接續下列之後：在該組件1300(圖13)的背金屬層197上沉積氮化物層195，圖形化該氮化物195，以在該銅接點199上形成一開口191，並在該開口191中形成一金屬墊193。該金屬墊193可與該銅接點199導電接觸，該銅接點可與該TSV 100電接觸，如上文討論，該TSV 100可與該前金屬層144電接觸。在一些具體例中，該氮化物195可使用CVD程序沉積，以及該開口191可使用任何適宜的光蝕刻技術形成。在一些具體例中，該金屬墊193可由非-銅材料(譬如，鈷或金)形成，以及可經由無電電鍍形成。

圖15例示IC裝置1800，其接續在經由該金屬墊193將IC封裝189的導電接點187耦合至該組件1400(圖14)的背金屬層197之後。從該IC封裝189至該前金屬層144的導電通路可包括該導電接點187、該金屬墊193、該銅接點199、該TSV 100、與該鈦層148。該IC封裝可包括任何用於進行所欲功能的適宜電路。舉例來說，在一些具體例中，該IC封裝189可為記憶體裝置。

圖16為根據各式具體例製造錨定的TSV之方法1600的流程圖。雖然在圖16中該方法1600的操作係以特定的順序佈置並且各者例示一次，在各式具體例中，可重複該操作的一或多者(譬如，當形成多個TSVs時)。下文參照該方法1600討論的操作可參照圖2-15例示的TSV 100，但此僅僅為了容易討論，該方法1600可用於形成任何適宜錨定的TSV。下文參照該方法1600討論的各式操作，舉例來說，可根據本案揭示的TSV 100的任何具體例進行。

在1602中，DRIE程序可在一矽基板中進行，以形成介於該矽基板後側與配置在該矽基板前側的前金屬層之間的一開口。舉例來說，如上文參照圖3的討論，DRIE程序可在一矽基板138中進行，以形成介於矽基板 138後側142與配置在該矽基板138前側140的前金屬層144之間的一開口156。在一些具體例中，在1602的DRIE程序期間，該前金屬層不可接地。

在1604中，可在抵達該前金屬層時繼續該DRIE程序，俾使該開口的截面包括在該矽基板中的橫向凹槽，其中該橫向凹槽接近該前金屬層。舉例來說，如上文參照圖4的討論，可在抵達該前金屬層144時繼續該DRIE程序，俾使該開口156的截面包括橫向凹槽162和該矽基板138。圖4的橫向凹槽162接近該前金屬層144。在一些具體例中，在1604的DRIE程序期間，該前金屬層不可接地。

在1606中，該DRIE程序可在形成該橫向凹槽之後終止，俾使該開口包括具有第一寬度的第一部分、具有大於該第一寬度的第二寬度之第二部分、以及具有第三寬度少於該第二寬度之第三部分，其中該第二部分係配置在介於該第一和第三部分之間，以及該第二部分包括橫向凹槽。舉例來說，如圖4例示，該開口156包括具有第一寬度182的第一部分172、具有大於該第一寬度182的第二寬度184的第二部分174、以及具有小於該第二寬度184的第三寬度186的第三部分176。圖4的第二部分174係配置在介於該第一部分172和該第三部分176之間，且包括該橫向凹槽162。

本案揭示的TSVs可被包括在任何適宜的IC裝置中，反過來該IC裝置可被包括在任何適宜的計算裝置中。圖17-20例示可包括任何本案揭示的TSVs之設備的各式例子。同樣地，本案揭示的方法可用在製造下文參照圖17-20討論的任何設備之任何適宜的階段。

圖17A-B為晶圓1700和晶粒1702的俯視圖，其可包括根據本案揭示的具體例的任一者之TSV 100(未顯示)。該TSV 100可被包括在形成於該晶圓1700上的任何多個IC結構中。該晶圓1700可由半導體材料組成以及可包括具有在該晶圓1700的表面上形成的IC結構的一或多個晶粒1702。尤其，該晶圓1700可提供配置該TSV 100的矽基板138。該晶粒1702的各者可為包括該TSVs 100的一或多者之半導體產品的重複單元。在該半導體產品的製備完成之後(譬如，包括上文參照圖2-14討論的操作)，該晶圓1700可經受將該晶粒1702的各者彼此分離的單片化程序，以提供半導體產品的個別「晶片」。於是，由於該TSV存在於晶粒1702，所以該TSV 100可存在於該晶圓1700中。尤其，該TSV 100可採用該晶圓1700的形式(譬如，非單片化)或該晶粒1702的形式(譬如，單片化)。除了該TSV 100之外，該晶粒1702可包括一或多個電晶體(譬如，下文討論之圖18的(多個)電晶體1840)及/或路由電信號至一或多個電晶體、以及任何其他IC元件的支援電路。

在一些具體例中，該TSV 100可包括在單一晶粒1702上組合的記憶體和邏輯裝置。舉例來說，可在相同的晶粒1702上形成記憶體陣列作為處理裝置(譬如，圖20的處理裝置2002)或其他邏輯，其構形成在該記憶體陣列儲存資訊或在該記憶體陣列執行指令。舉例來說，可在相同的晶粒上形成處理裝置和快取記憶體。

圖18為IC裝置1800的剖面側視圖，其可包括根據本案揭示的具體例任一者的TSV 100。該IC裝置1800可在基板1802(譬如，圖17A的晶圓1700，以及該TSV 100的矽基板138)上形成並可包括在一晶粒中(譬如，圖17B的晶粒1702)。該基板1802可為由半導體材料系統組成的一半導體基板，其包括，舉例來說，N-型或P-型材料系統。尤其，該基板1802可包括矽，以提供該TSV 100的矽基板138。該基板1802可包括，舉例來說，使用矽塊或在絕緣體上的矽的次結構形成的晶體基板。在一些具體例中，該半導體基板1802，或用於其他IC裝置的基板，其包括在一般計算裝置中帶有該TSV 100，該TSV可使用另擇的材料形成，其可或可不與矽組合，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。列為II-VI、III-V、或IV族材料的其他材料亦可用於形成IC裝置的基板。儘管此處說明可形成基板材料的一些例子，但是可適於IC裝置1800基礎的任何材料亦可適宜的使用。該基板1802可為單片化晶粒(譬如，圖17B的晶粒1702)或晶圓(譬如，圖17A的晶圓1700)的一部分。該基板1802可具有前側1850(譬如，對應於圖1的矽基板138的前側140)與背側1854(譬如，對應於圖1的矽基板138的後側142)。

該IC裝置1800可包括配置在該基板1802上的一或多個裝置層1804。該裝置層1804可包括形成在基板 1802上的一或多個電晶體1840(譬如，金氧半導體場效電晶體(MOSFETs))的特點。該裝置層1804可包括，舉例來說，一或多個源極及/或汲極(S/D)區域1820、在電晶體1840中介於該S/D區域1820之間控制電流的閘極1822、以及將電信號路由至該S/D區域1820或從該S/D區域路由的一或多個S/D接點1824。該電晶體1840可包括為了清晰起見未描繪的額外特點，例如裝置隔離區、閘極接點，等等。該電晶體1840並不限於在圖18中描繪的類型和構形，其可包括各式各樣的類型和構形，例如，舉例來說，平面的電晶體、非平面的電晶體、或兩者的組合。非平面的電晶體可包括FinFET電晶體，例如雙柵極電晶體或三柵極電晶體，以及環繞式或全方位(all-around)閘極電晶體，例如奈米帶和奈米線電晶體。

各個電晶體1840可包括由閘極介電層和閘極層至少兩層形成的閘極1822。該閘極介電層可包括一層或多層的堆疊。該一或多個層可包括氧化矽、二氧化矽、及/或高k介電材料。該高k介電材料可包括下列元素，例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅。可用在該閘極介電層的高k材料的例子包括，但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、以及鉛鋅鈮酸鹽。在一些具體例中，可在該閘極介電層上執行退火程序，以改良當使用高k材料時的品質。

該閘極層可在該閘極介電層上形成並可包括至少一P-型功函數金屬或N-型功函數金屬，其取決於該電晶體1840為PMOS或NMOS電晶體。在一些實例中，該閘極層可由二或多個金屬層堆疊組成，其中一或多個金屬層為功函數金屬層並且至少一金屬層為填充金屬層。可包括用於其他目的之另外的金屬層，例如屏障層。就PMOS電晶體而言，可用於閘極的金屬包括，但不限於，釕、鈀、鉑、鈷、鎳、以及導電性金屬氧化物(譬如，氧化釕)。對於NMOS電晶體，可用於該閘極的金屬包括，但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如鉿碳化物、鋯碳化物、鈦碳化物、鉭碳化物、和鋁碳化物。

在一些具體例中，當沿著源極-通道-汲極方向以該電晶體1840的截面觀察時，閘極可由一U-型結構組成，該結構包括實質上平行於基板表面的一底部部分與實質上垂直於基板上表面的兩個側壁部分。在其他具體例中，形成該閘極的至少一金屬層可僅為一平面層，其為實質上平行於基板的上表面並且不包括實質上垂直於基板上表面的側壁部分。在其他具體例中，該閘極可由U-型結構以及平面的、非-U-型結構的組合組成。舉例來說，該閘極可由在一或多個平面的、非-U-型層上形成的一或多個U-型金屬層組成。

在一些具體例中，可在該閘極堆疊的相對側上形成一對側壁間隔物，以支撐該閘極堆疊。該側壁間隔物可由下列材料形成，例如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、以及氮氧化矽。用於形成側壁間隔物的程序在本領域為公知並且一般包括沉積和蝕刻程序步驟。在一些具體例中，可使用複數個間隔物對；舉例而言，可在該閘極堆疊的相對側上形成兩對、三對、或四對側壁間隔物。

S/D區域1820可在基板1802內與各個電晶體1840的閘極1822相鄰形成。該S/D區域1820可使用植入/擴散程序或蝕刻/沉積程序形成。在前者的程序中，例如硼、鋁、銻、磷、或砷的摻雜物可離子-植入至該基板1802，以形成該S/D區域1820。活化該摻雜物並使其進一步擴散至該基板1802的退火程序可在離子植入程序之後進行。在後者的程序中，該基板1802可首先在該S/D區域1820的位置蝕刻形成凹槽。可隨後執行磊晶沉積程序，以用於製作該S/D區域1820的材料填充該凹槽。在一些實例中，可使用例如矽鍺或碳化矽的矽合金製作該S/D區域1820。在一些具體例中，該磊晶沉積的矽合金可在原地用例如硼、砷、或磷的摻雜物摻雜。在一些具體例中，該S/D區域1820可使用一或多個另擇的半導體材料形成，例如鍺或III-V族材料或合金。在另一個具體例中，可使用一或多個金屬層及/或金屬合金形成該S/D區域1820。

電信號，例如電源及/或輸入/輸出(I/O)信號，可經由配置在該裝置層1804上的一或多個互連層(在圖18中例示為互連層1806-1810)路由至該裝置層1804的該電晶體1840及/或從該裝置層路由。舉例來說，該裝置層1804的導電特徵(譬如，該閘極1822和該S/D接點1824)可與該互連層1806-1810的互連結構1828電耦合。該一或多個互連層1806-1810可形成該IC裝置1800的內層介電質(ILD)堆疊1819。在一些具體例中，互連層可指為「金屬層」或「金屬層堆疊」。

該互連結構1828可佈置在互連層1806-1810內，以根據各式各樣的設計路由電信號(尤其，該佈置並不限於在圖18中描繪的互連結構1828的特定組態)。雖然在圖18中描繪特定數目的互連層1806-1810，本揭示內容的具體例包括具有比互連層1806-1810描繪之更多或更少互連層的IC裝置。

在一些具體例中，該互連結構1828可包括溝型結構1828a(有時指為「線」)及/或用例如金屬的導電材料填充的通孔結構1828b(有時指為「孔」)。該溝型結構1828a可在一平面的一方向佈置路由電信號，該平面實質上平行於裝置層1804形成在該基板1802上的表面。舉例來說，該溝型結構1828a可從圖18的透視頁面進出之方向路由電信號。該通孔結構1828b可佈置在一平面的方向路由電信號，該平面實質上垂直於裝置層1804形成在該基板1802上的表面。在一些具體例中，該通孔結構1828b可將不同互連層1806-1810的溝型結構1828a電耦合在一起。

該互連層1806-1810可包括配置在互連結構1828之間的一介電材料1826，如圖18顯示。在一些具體例中，配置在不同互連層1806-1810的互連結構1828之間的介電材料1826可具有不同的組成；在其他具體例中，不同互連層1806-1810之間的介電材料1826的組成可為相同。

第一互連層1806(指為金屬1或"M1")可直接地在裝置層1804上形成。在一些具體例中，該第一互連層1806可包括溝型結構1828a及/或通孔結構1828b，如圖示。該第一互連層1806的溝型結構1828a可與該裝置層1804的接點(譬如，S/D接點1824)耦合。在一些具體例中，該第一互連層1806可提供上文參照圖1-16討論的前金屬層144。如圖18例示，TSV 100可與該前金屬層144導電接觸，並且可為介於該前金屬層144與該IC封裝189之間的導電通路的一部分，如上文參照圖15的討論。為了容易例示，在圖18中僅顯示一個TSV 100，IC裝置1800可包括多個TSVs 100。

第二互連層1808(指為金屬2或"M2")可直接地在第一互連層1806上形成。在一些具體例中，該第二互連層1808可包括將該第二互連層1808的溝型結構1828a與該第一互連層1806的溝型結構1828a耦合的通孔結構1828b。儘管為了清晰起見，該溝型結構1828a與該通孔結構1828b在各個互連層內(譬如，在第二互連層1808內)用線來結構性地描繪，在一些具體例中，該溝型結構1828a與該通孔結構1828b可結構地及/或材料地相接(譬如，在雙-金屬鑲嵌程序期間同時填充)。

第三互連層1810(指為金屬3或"M3")(以及如所欲的額外互連層)可根據在該第一互連層1806上連接該第二互連層1808中說明的類似技術和組態接續地在該第二互連層1808上形成。

該IC裝置1800可包括阻焊材料1834(譬如，聚醯亞胺或類似的材料)與形成在該互連層1806-1810上的一或多個焊盤1836。該焊盤1836可與該互連結構1828電耦合並且構形成將(多個)電晶體1840的電信號(以及耦合至該半導體基板1802背側並且與該TSV 100導電連接的任何裝置，例如IC封裝189)路由至其他外部裝置。舉例來說，可在該一或多個焊盤1836上形成焊接，將包括IC裝置1800的晶片與另一個元件(譬如，線路板)機械地及/或電耦合。該IC裝置1800比在其他具體例中描繪的裝置可具有其他另擇的組態，以從該互連層1806-1810路由電信號。舉例來說，該焊盤1836可被取代或更可包括將電信號路由至外部元件的其他類比特徵(譬如，插腳)。

圖19為IC裝置組件1900的剖面側視圖，其可包括根據本案揭示具體例的任一者的TSV 100。該IC裝置組件1900包括配置在線路板1902(舉例來說，其可為主機板)上的數個元件。該IC裝置組件1900包括配置在該線路板1902第一面1940上並且相對於該線路板1902第二面1942的元件；一般來說，元件可配置在一或兩面1940和1942上。

在一些具體例中，該線路板1902可為印刷電路板(PCB)，其包括由多層介電材料彼此分離以及由導電通孔互連的多個金屬層。該金屬層的任意一或多者可以所欲的線路圖案形成，以路由耦合至該線路板1902的元件之間的電信號(任擇地與其他金屬層連接)。在其他具體例中，該線路板1902可為非PCB基板。

在圖19中例示的IC裝置組件1900包括藉由耦合元件1916耦合至該線路板1902第一面1940的中介層結構封裝1936。該耦合元件1916可將中介層結構封裝1936電性地和機械地耦合至該線路板1902，並且可包括焊球(如圖19顯示)、插座的公插頭和母插頭部分、黏著劑、底部填充材料、及/或任何其他適宜的電性及/或機械耦合的結構。

該中介層結構封裝1936可包括藉由耦合元件1918耦合至中介層1904的IC封裝1920。該耦合元件1918可為了應用採用任何適宜的形式，例如參照上文討論的耦合元件1916的形式。儘管在圖19中顯示單個IC封裝1920，可耦合多個IC封裝至該中介層1904；確實，額外的中介層可耦合至該中介層1904。該中介層1904可提供用於橋接該線路板1902與該IC封裝1920的中介基板。該IC封裝1920可為或可包括，舉例來說，晶粒(圖17B的晶粒1702)、IC裝置(譬如，圖18的IC裝置1800)、或任何其他適宜的元件。一般來說，該中介層1904可將接線擴展至更寬的間距或將接線重新路由至不同的接線。舉例來說，為了耦合至該線路板1902，該中介層1904可將該IC封裝 1920(譬如，晶粒)耦合至耦合元件1916的球形陣列(BGA)。在圖19例示的具體例中，IC封裝1920和線路板1902係接附至中介層1904的相對側；在其他具體例中，IC封裝1920和線路板1902可接附至中介層1904的相同側。在一些具體例中，三個或更多的元件可藉由中介層1904的方式互連。

該中介層1904可由環氧樹酯、玻璃纖維強化的環氧樹酯、陶瓷材料、或例如聚醯亞胺的聚合物材料形成。在一些實例中，該中介層1904可任擇的由剛性或軟性的材料形成，其可包括上文說明用於半導體基板的相同材料，例如矽、鍺、和其他III-V族和IV族材料。該中介層1904可包括金屬互連1908和通孔1910，包括但不限於TSVs 1906(其可包括一或多個TSVs 100)。該中介層1904更可包括埋入式裝置1914，其包括被動和主動裝置兩者。此類裝置可包括，但不限於，電容器、去耦合電容器、電阻、電感、保險絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、以及記憶體裝置。更複雜的裝置，例如無線電頻率(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、和微機電系統(MEMS)裝置亦可在該中介層1904上形成。該中介層結構封裝1936可採用任何本領域習知的中介層結構封裝的形式。

該IC裝置組件1900可包括藉由耦合元件1922耦合至該線路板1902第一面1940的IC封裝1924。該耦合元件1922可採用參照上文討論的耦合元件1916的具體例之任一者形式，以及該IC封裝1924可採用參照上文討論的IC封裝1920的具體例之任一者形式。

例示在圖19中的IC裝置組件1900包括藉由耦合元件1928耦合至該線路板1902第二面1942的中介層結構封裝1934。該中介層結構封裝1934可包括藉由耦合元件1930耦合在一起的一IC封裝1926和一IC封裝1932，俾使該IC封裝1926係配置在該線路板1902與該IC封裝1932之間。耦合元件1928和1930可採用上文討論的耦合元件1916的具體例之任一者形式，以及IC封裝1926和1932可採用上文討論的IC封裝1920的具體例之任一者形式。堆疊式結構1934可根據任何本領域習知的堆疊式結構構形。

圖20為例示計算裝置2000的方塊圖，其可包括根據本揭示內容教示的TSV 100。尤其，該計算裝置2000的任何元件可包括TSVs，其可包括該TSV 100(譬如，以IC裝置1800的形式(圖18)，及/或在1702中的晶粒(圖17B))。在圖20中例示的數個元件被包括在該計算裝置2000中，但如適宜應用，這些元件的任意一或多者可省略或重複。在一些具體例中，包括在該計算裝置2000中的一些或全部元件可接附至一或多個主機板。在一些具體例中，這些元件的一些或全部係在單個單晶片系統(SoC)晶粒上製作。

此外，在各式具體例中，該計算裝置2000可不包括圖20例示的元件的一或多者，但該計算裝置2000可包括耦合至該一或多個元件的介面電路。舉例來說，該計算裝置2000可不包括顯示器裝置2006，但可包括顯示器裝置2006可耦合的顯示器裝置介面電路(譬如，連接器和驅動器電路)。在另一組例子中，該計算裝置2000可不包括音頻輸入裝置2024或音頻輸出裝置2008，但可包括音頻輸入裝置2024或音頻輸出裝置2008可耦合的音頻輸入或輸出裝置介面電路(譬如，連接器和支援電路)。該計算裝置2000的任何一或多個元件可包括在一或多個IC裝置中，該裝置可包括本案揭示的TSV 100的具體例。

該計算裝置2000可包括處理裝置2002(譬如，一或多個處理裝置)。當本案使用時，術語「處理裝置」或「處理器」可指稱處理來自暫存器及/或記憶體的電子數據以將該電子數據轉變成可儲存於暫存器及/或記憶體的其他電子數據的任何裝置或裝置的一部分。該處理裝置2002可包括一或多個數位信號處理器(DSPs)、特殊應用積體電路(ASICs)、中央處理器(CPUs)、圖像處理單元(GPUs)、密碼處理器(在硬體中執行加密算法的特殊處理器)、伺服器處理器、或任何其他適宜的處理裝置。該計算裝置2000可包括記憶體2004，其本身可包括一或多個記憶體裝置，例如揮發性記憶體(譬如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(譬如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體、及/或硬式磁碟機。在一些具體例中，該記憶體2004可包括與該處理裝置2002共享晶粒的記憶體。此記憶體可用作快取記憶體並且可包括埋入式DRAM(eDRAM)或自旋轉移磁矩隨機存取記憶體 (STT-MRAM)。該處理裝置2002及/或該記憶體2004可包括一或多個TSVs 100。

在一些具體例中，該計算裝置2000可包括通信晶片2012(譬如，一或多個通信晶片)。舉例來說，該通信晶片2012可構形成管理用於傳輸資料至該計算裝置2000以及從該裝置傳輸資料的無線通信。術語「無線」及其衍生詞可用於說明其可經由使用調製的電磁輻射通過非固體介質傳送數據之電路、裝置、系統、方法、技術、通信頻道、等等。該術語並不意味該關連裝置不含任何線路，儘管在一些具體例中，彼等可能沒有。

該通信晶片2012可實施數個無線標準或協議的任一者，包括但不限於電氣及電子工程師學會(IEEE)標準，該標準包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(譬如，IEEE 802.16-2005修正案)、長期演進技術(LTE)計劃連同任何修正、更新、及/或改版(譬如，先進的LTE計劃、超行動寬頻(UMB)計劃(亦稱作"3GPP2")，等等)。IEEE 802.16相容的寬頻廣域(BWA)網路一般稱作WiMAX網路，首字母的縮寫代表全球互通微波存取，其係通過IEEE 802.16標準的一致性與互通性測試之產品的認證標誌。該通信晶片2012可根據全球移動通信系統(GSM)、通用封包無線服務(GPRS)、通用移動通訊系統(UMTS)、高速封包存取(HSPA)、進化HSPA(E-HSPA)，或LTE網絡。該通信晶片2012可根據GSM進化增強數據(EDGE)、GSM EDGE無線存取網絡 (GERAN)、通用陸面無線存取網絡(UTRAN)、或進化的UTRAN(E-UTRAN)操作。該通信晶片2012可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線通訊(DECT)、最佳進化數據(EV-DO)、其等的衍生物，以及命名為3G、4G、5G、與以外的任何其他無線協議操作。在其他具體例中，該通信晶片1906可根據其他無線協議操作。在其他具體例中，該通信晶片2012可根據其他無線協議操作。該計算裝置2000可包括天線2022，以利於無線通信及/或接收其他無線通信(例如AM或FM無線電傳輸)。

在一些具體例中，該通信晶片2012可管理有線通信，例如以電、光、或任何其他適宜的通信協定(譬如，乙太網路)。如上所註明，該通信晶片2012可包括多個通信晶片。舉例而言，一第一通信晶片2012可專門用於較短範圍無線通信，例如Wi-Fi與藍芽，以及一第二通信晶片2012可專門用於較長範圍無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、與其他。在一些具體例中，一第一通信晶片2012可專門用於無線通信，以及一第二通信晶片2012可專門用於有線通信。該通信晶片2012可包括一或多個TSVs 100。

該計算裝置2000可包括電池/電源電路2014。該電池/電源電路2014可包括用於將該計算裝置2000的元件耦合至與該計算裝置2000分離的能量源(譬如，AC線路電源)的一或多個能量儲存裝置(譬如，電池或電容器)及/或電路。

該計算裝置2000可包括顯示器裝置2006(或對應如上文討論的介面電路)。該顯示器裝置2006可包括任何視覺指示器，舉例來說，例如抬頭顯示器、電腦螢幕、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器，或平板顯示器。

該計算裝置2000可包括音頻輸出裝置2008(或對應如上文討論的介面電路)。該音頻輸出裝置2008可包括產生音頻指示器的任何裝置，舉例來說例如擴音機、頭戴式耳機，或耳機。

該計算裝置2000可包括音頻輸入裝置2024(或對應如上文討論的介面電路)。該音頻輸入裝置2024可包括產生代表聲音信號的任何裝置，例如麥克風、麥克風陣列、或數位儀器(譬如，具有樂器數位介面(MIDI)輸出的儀器)。

該計算裝置2000可包括全球定位系統(GPS)裝置2018(或對應如上文討論的介面電路)。該GPS裝置2018可用以衛星為主的系統通信以及可接收該計算裝置2000的位置，如本領域所習知。

該計算裝置2000可包括其他輸出裝置2010(或對應如上文討論的介面電路)。其他輸出裝置2010的例子可包括音頻編碼解碼器、視頻編碼解碼器、印表機、用於提供資訊至其他裝置、或額外儲存裝置的有線或無線的傳送器。

該計算裝置2000可包括其他輸入裝置2020(或對應如上文討論的介面電路)。其他輸入裝置2020的例子可包括加速計、陀螺儀、羅盤、影像採集裝置、鍵盤、游標控制裝置例如滑鼠、觸控筆、觸控板、條碼讀取器、快速回應(QR)矩陣碼閱讀機、任何感測器，或無線射頻識別(RFID)閱讀機。

該計算裝置2000可具有任何所欲的外型，例如手持式或移動計算裝置(譬如，手機、智慧型手機、移動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、輕省筆電、超輕薄電腦、個人數位助理(PDA)、超行動個人電腦，等等)、桌上型計算裝置、伺服器或其他聯網的計算機元件、印表機、掃描器、螢幕、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位錄影機，或可穿戴的計算裝置。在一些具體例中，該計算裝置2000可為處理資料的任何其他電子裝置。

下列段落提供本案揭示之具體例的實施例。

實施例1為一種通矽孔(TSV)，其包括：具有一第一寬度的一第一銅部分；具有大於該第一寬度的一第二寬度的一第二銅部分；以及具有小於該第二寬度的一第三寬度的一第三銅部分；其中該第二銅部分係配置在介於該第一銅部分與該第三銅部分之間。

實施例2可包括實施例1的標的，以及可再指明該第三寬度與該第一寬度相同。

實施例3可包括實施例1-2的任一者的標的，以及可再指明該第二銅部分的一截面包括遠離該TSV的主體延伸的兩個突起部。

實施例4可包括實施例3的標的，以及可再指明該第二寬度為該兩個突起部的尖端之間的距離。

實施例5可包括實施例3-4的任一者的標的，以及可再指明各個突起部具有接近該第一銅部分的一第一表面以及接近該第二銅部分的一第二表面。

實施例6可包括實施例5的標的，以及可再指明該突起部為第一突起部，並且該第一突起部的各個第一表面包括一第二突起部。

實施例7可包括實施例6的標的，以及可再指明各個第二突起部具有一尖端。

實施例8可包括實施例6-7的任一者的標的，以及可再指明各個第一表面具有凸曲率的部分。

實施例9可包括實施例5-8的任一者的標的，以及可再指明各個第二表面具有凸曲率的部分。

實施例10可包括實施例1-9的任一者的標的，以及可再指明該第一寬度至少為4μm。

實施例11可包括實施例1-10的任一者的標的，以及可再指明該第三寬度至少為4μm。

實施例12可包括實施例1-11的任一者的標的，以及可再指明該第二寬度至少為7μm。

實施例13可包括實施例1-12的任一者的標的，以及可再指明該第二寬度至少為10μm。

實施例14可包括實施例1-13的任一者的標的，以及可再指明該TSV具有大於50μm的高度。

實施例15可包括實施例1-14的任一者的標的，以及可再指明該TSV具有大於100μm的高度。

實施例16可包括實施例1-15的任一者的標的，以及可再指明該第二銅部分係張開在介於該第一寬度與該第二寬度之間。

實施例17可包括實施例1-16的任一者的標的，以及可再指明該第二銅部分係張開在介於該第一寬度與該第三寬度之間。

實施例18可包括實施例1-17的任一者的標的，以及可再指明該第一銅部分的側表面係呈圓齒形(scalloped)。

實施例19為一種積體電路(IC)裝置，其包括：一矽基板，其具有一前側和一背側；一前金屬層，其配置在該矽基板的該前側；以及一通矽孔(TSV)，其從該前金屬層延伸至該背側，其中該TSV包括：具有一第一寬度的一第一銅部分，具有大於該第一寬度的一第二寬度的一第二銅部分，以及具有小於該第二寬度的一第三寬度的一第三銅部分，其中該第二銅部分係配置在介於該第一銅部分與該第三銅部分之間。

實施例20可包括實施例19的標的，以及可再指明該第三銅部分係配置在介於該第二銅部分與該前金屬層之間。

實施例21可包括實施例19-20的任一者的標的，以及可再指明該第一銅部分具有側表面，以及該IC裝置更包括氧化矽，其配置在介於該側表面和該矽基板之間。

實施例22可包括實施例21的標的，以及更可包括鈦，其配置在介於該側表面和該氧化矽之間。

實施例23可包括實施例19-22的任一者的標的，以及可再指明在該背側的該TSV的一表面被化學機械拋光。

實施例24可包括實施例19-23的任一者的標的，以及更可包括一背金屬層，其配置在該背側，其中該TSV延伸至該背金屬層。

實施例25可包括實施例19-24的任一者的標的，以及更可包括一記憶體裝置，其配置在該背側並且耦合至該TSV。

實施例26為製造通矽孔(TSV)的方法，其包括：在矽基板中進行深反應離子蝕刻(DRIE)程序，以形成介於該矽基板背側以及配置在該矽基板前側的前金屬層之間的開口；在抵達該前金屬層時持續該DRIE程序，俾使該開口的一截面包括在該矽基板中的橫向凹槽，其中該橫向凹槽為接近該前金屬層；以及在形成該橫向凹槽之後結束該DRIE程序，俾使該開口包括：具有第一寬度的一第一部分，具有大於該第一寬度的第二寬度的一第二部分，以及具有少於該第二寬度的第三寬度的一第三部分，其中該第二部分係配置在介於該第一和第三部分之間，且該第二部分包括該橫向凹槽。

實施例27可包括實施例26的標的，以及可再指明在該DRIE程序期間，該前金屬層不接地。

實施例28可包括實施例26-27的任一者的標的，以及更可包括：提供氧化矽層至該開口的表面；在該開口的底表面移除該氧化矽層，其中該底表面係接近該前金屬層；以及在該開口的底表面移除該氧化矽層之後，提供鈦層至該開口的表面。

實施例29可包括實施例28的標的，以及更可包括：隨後提供該鈦層，提供一銅種晶層至該開口的表面；以及隨後提供該銅種晶層、用銅的填充該開口，以形成該TSV。

實施例30可包括實施例29的標的，以及可再指明該橫向凹槽具有接近該第一部分的一第一表面，接近該第二部分的一第二表面，以及在該第一表面上不存在銅種晶層。

實施例31可包括實施例29-30的任一者的標的，以及更可包括在該矽基板的該背側上形成一背金屬層，該背金屬層耦合至該TSV。

實施例32可包括實施例31的標的，以及更可包括將積體電路(IC)封裝耦合至該背金屬層。

實施例33為計算裝置，其包括：記憶體裝置；以及耦合至該記憶體裝置的處理裝置，其中該處理裝置包括：具有一前側和一背側的矽基板、配置在該矽基板前側的前金屬層、以及從該前金屬層延伸至該背側的通矽孔(TSV)，其中該TSV包括具有一第一寬度的一第一銅部分，具有大於該第一寬度的一第二寬度的一第二銅部分，以及具有小於該第二寬度的一第三寬度的一第三銅部分，其中該第二銅部分係配置在介於該第一銅部分與該第三銅部分之間。

實施例34可包括實施例33的標的，以及更可包括：天線；通信晶片；顯示器；以及電池。

實施例35可包括實施例33-34的任一者的標的，其更可包括圖像處理單元、功率放大器、全球定位系統接收器，或電壓調節器。

實施例36可包括實施例33-35的任一者的標的，以及可再指明該第二銅部分的一截面包括遠離該TSV的主體延伸的兩個突起部。

實施例37可包括實施例36的標的，以及可再指明各個突起部具有接近該第一銅部分的一第一表面與接近該第二銅部分的一第二表面。

實施例38可包括實施例37的標的，以及可再指明該突起部為第一突起部，以及該第一突起部的各個第一表面包括第二突起部。

實施例39可包括實施例38的標的，以及可再指明各個第二突起部具有一尖端。

實施例40可包括實施例37-39的任一者的標的，以及可再指明各個第二表面具有凸曲率。

實施例41可包括實施例37-40的任一者的標的，以及可再指明各個第一表面具有凸曲率。