Изобретение относитс к цифровой вычислительной технике и может бьзть использовано в цифровых вычислительных устройствах высокой ИЕ1формационной лроиэводительности. Известны различные сумматоры, у. которых увеличиние быстродействи достигаетс за счет обеспечени работы по реальным задержкам и индикации моментов окончани переходных процессов. Например, асинхронный сум матор, выполненный на триггерах 1 Существенным недостатком данного сумматора вл етс то, что один разр д сумматора эквивалентен по быстро действию 7-8-уровневой комбинационно схеме, так как задержка триггера в 2-3 раза больше задерх ки логических элементов. Наиболее близким по технической сущности к предлагаемому вл етс комбинационный сумматор,содержащий в каждом разр де элементы И и ИЛИ и реализующий с помощью четырех элемен тов И и одного элемента ИЛИ логическую функцию суммы данного разр да сумматора и с помощью других четырех элементов И и одного элемента ИЛИ логическую функцию переноса в последующий разр д сумматора Г2 Недостатком такого сумматора вл етс мала надежность при использовании его в асинхронном режиме, так как сигнал завершени переходного процесса может по вл тьс раньше сигнала на выходе суммы. Цель изобретени - устранение этого недостатка, т.е. повышение его надежности . Дл достижени поставленной цели в комбинационном сумматоре, содержащем в каждом разр де элементы И и ИЛИ, причем входы первого элемента И сое-динены соответственно со входами инверсного значени первого, пр мого значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы второго элемента И соединены соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы третьего элемента И соединены соответственно со входами инверсных значений первого и второго операндов и входом пр мого значени переноса из предыдущего разр да сумматора, входы четвертого элемента И соединены соответственно со входами пр мых значений первог и второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы п того элемента И соединены соответственно со входами инверсного значени первого , пр мого значени второго операндов и входом пр мого значени переноса из предыдущего разр да сумматора , входы шестого элемента И соединены , соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом пр мого .значени переноса из предыду щего разр да сумматора, входы седьмого элемента И соединены соответственно , со йходами пр мых значений пер вого и второго операндов и входом пр шого значени переноса из предыдущего разр да сумматора, выходы первого, второго и третьего элементо И соеринены соответственно со входами первого элемента ИЛИ, выходы четвертого , п того и шестого элементов И соединены соответственно со входами второго элемента ИЛИ, входы восьмого элемента И соединены со входами инверсных значений первого и второго операндов и входом инверсного значени , переноса из предыду14его разр да сумматора, выходы первого элемента ИЛИ и седьмого элемента И соединены соответственно со входами третьего элемента ЛЛК и с первьоми входами дев того и дес того элементов И, вторые входы которых соединены соответстве-нно с выходом третьего элемента ИЛИ и выходом суммы данного разр да сумматора, входы четвертого элемента ИЛИ ПОДК ЕЮчены соответственно к выходам восьмого и дев того элементов И, а выход - к выходу инверсного значени переноса в последующий разр д сумматора , входы п того элемента ИЛИ подключе-ны соответственно к выходам вто рого элемента ИЛИ и дес того элемента И , а ВЫ.ХОД - к выходу пр мого значени переноса в последующий разр д сумматораНа чертеже представлена функциональна схема одного разр да комбинационного сумматора. Разр д комбинационного сумматора содержит элементы И l-1O, элементы ИЛИ 11-15. Дл организации инверсных входов разр дов первого и второго операндов а и b используютс элементы НЕ 16 и 17. Выход S -. выход сигнала суммы, выходы , Y 3. выходы соответственно инверсного и пр мого значений переносов в последующий разр д (сигналы завершени переходного процесса в сумматоре), у , у - входы инверсного и пр мого значений переносов из предыдущего разр да (сигналы завершени переходного процесса в предыдущем разр де), Z - сигнал, привод щий схему сумматора в инертное состо ние, характеризующеес набором выходных переменных s у у (0,0,0).1 Логические элементы И и ИЛИ 1-15, вход щие в состав каждого разр да комбинационного сумматора, реализуют четыре булевых функции X ,Х, Х, Х. Наборы, значений выходов булевых функций Х,Х2,Х2,,Х соответствуют п ти состо ни м сумматора, приведенным в табл.1. Состо ние 5-инертное. В табл.2 - приведены данные истинности комбинационного сумматора. Схема комбинационного сумматора описываетс следующей системой булевых выражений X oit) 2 Ч 1 , 51 v 7. + а 5у 2-н а t i/ 2 X :afe / 2-i-a-bv 2 + ati 2 a2 4 Сумматор работает следующим образом . В исходном состо нии на вход z подаетс сигнал О, который приводит схему в инертное состо ние. Сумматор находитс в состо нии ожидани сигнала разрешени на сложение от предыдущего разр да, которым служит по вление любом из входов или у или ,3TO говорит о том, что в предыдущем разр де переходной процесс закончилс и по вл етс информаци ti переносе из предыдущего разр да О или 1. При по влении на входе у или у сигнала 1 сумматор начинает сложение и переходит из инертного состо ни в действительное. Если при переходе из инертного состо ни , в котором сигнал суммы , в действительное состо ние, в котором , то сигнал завершени (Y l- или ) по вл етс только после.по влени на выходе S сигнала . Если при переходе из инертного в действительное состо ние выход суммы 5 остаетс в состо нии , то выход S не вли ет на по вление на выходе Y или Y,2 единицы. При такой, организации схемы сумматора логические элементы И 9 и 10 служат в качестве управл емых временных задержек, врем по влени сиг .нала которых от времени по влени сигнала суммы (т.е. 5) вл етс управл ющим сигналом.. Если а и Ь устанавливаютс одновременно ,, то выгодно булевые функции X и X , записать в следующем виде X ciBz X atz-vatV,).z Это повысит быстродействие параллельного сумматора, так .как разрешение на суммирование одновременно распростран етс и от младшего разр да и от разр дов, у которых -входы ав равны 00 и таким образом, поедложенна ооганизаци комбинированного сумматора выгодно отличает его от известных сумматоров, так как позвол ет производить индикацию момента окончани переходного процесса с повышенной надежностью. ТаблицаThe invention relates to digital computing and can be used in digital computing devices of high informational capacity. There are various adders, at. which increase in speed is achieved by providing work on real delays and indicating the end points of transients. For example, an asynchronous summator performed on triggers 1 A significant disadvantage of this adder is that one discharge of the adder is equivalent in terms of the 7-8-level combinational circuit, since the delay of the trigger is 2-3 times more than the back of the logic elements. The closest in technical essence to the proposed is a combinational adder containing in each bit the elements AND and OR and implementing with the help of four AND elements and one element OR the logical function of the sum of this digit adder and using the other four elements AND and one element OR logical transfer function to the subsequent discharge of the G2 adder. The disadvantage of such an adder is its low reliability when used in asynchronous mode, since the transient completion signal may result from before the signal at the output of the sum. The purpose of the invention is to eliminate this disadvantage, i.e. increase its reliability. To achieve this goal, in the combinational adder containing the elements AND and OR in each bit, the inputs of the first element AND are connected respectively to the inputs of the inverse value of the first, direct value of the second operand and the input of the inverse transfer value from the previous digit of the adder, the inputs The second element And are connected respectively to the inputs of the direct value of the first, inverse value of the second operand and the input of the inverse transfer value from the previous bit of the adder, the inputs of the third element And connected respectively to the inputs of the inverse values of the first and second operands and the input of the direct transfer value from the previous bit of the adder, the inputs of the fourth element And are connected respectively to the inputs of the direct values of the first and second operands and the input of the inverse transfer value from the previous bit of the adder, inputs n of the element And are connected respectively to the inputs of the inverse value of the first, the direct value of the second operand and the input of the direct transfer value from the previous bit of the adder, the inputs the sixth element And are connected, respectively, with the inputs of the direct value of the first, inverse values of the second operand and the input of the direct transfer value from the previous bit of the adder, the inputs of the seventh element And are connected respectively with the inputs of the direct values of the first and second operands and the input the direct transfer value from the previous bit of the adder, the outputs of the first, second and third elements AND are respectively connected to the inputs of the first element OR, the outputs of the fourth, fifth and sixth elements AND are connected respectively Actually with the inputs of the second element OR, the inputs of the eighth element AND are connected to the inputs of the inverse values of the first and second operands and the input of the inverse value, the transfer from the previous bit of the adder, the outputs of the first OR element and the seventh AND element are connected respectively to the inputs of the third LLK element and the first the inputs of the ninth and tenth elements And, the second inputs of which are connected appropriately with the output of the third element OR and the output of the sum of the given digit of the adder, the inputs of the fourth element OR respectively to the outputs of the eighth and ninth elements AND, and the output to the output of the inverse transfer value to the subsequent discharge of the adder, the inputs of the fifth element OR are connected respectively to the outputs of the second element OR and the tenth element AND, and OUTPUT to the output of the direct value of the transfer to the subsequent discharge of the adder. The drawing shows a functional diagram of one discharge of the combinational adder. The bit of the combinational adder contains the elements AND l-1O, the elements OR 11-15. Elements 16 and 17 are used to organize the inverse inputs of the bits of the first and second operands a and b. Output S -. the output of the sum signal, the outputs, Y 3. the outputs of the inverse and direct values of the transfers, respectively, into the subsequent discharge (completion signals of the transient in the adder), y, y are the inputs of the inverse and direct values of transfers from the previous discharge (signals of the completion of the transient in the previous bit), Z is a signal that brings the adder circuit to an inert state, characterized by a set of output variables s y y (0,0,0) .1 Logic elements AND and OR 1-15, included in each bit yes combination adder, implement four Nya Ullevi function X, X, X, X. Kits X Boolean function output values, X2, X2, and X correspond to the five states of the adder given in Table 1. The state is 5 inert. Table 2 shows the truth data of the combinational adder. The combinational adder circuit is described by the following system of Boolean expressions X oit) 2 × 1, 51 v 7. + a 5y 2-na t i / 2 X: afe / 2-i-a-bv 2 + ati 2 a2 4 The adder works as follows. In the initial state, the signal O is applied to the input z, which brings the circuit to an inert state. The adder is in the state of waiting for the addition signal from the previous bit, which is the appearance of any of the inputs or y or, 3TO indicates that in the previous bit the transient has ended and information appears from the previous bit O or 1. When an input at y or y of signal 1 is received, the adder starts addition and changes from an inert state to a real one. If during the transition from the inert state, in which the sum signal, to the actual state, in which, then the completion signal (Y l or) appears only after the output signal S is produced. If during the transition from inert to real state, the output of the sum 5 remains in the state, then the output S does not affect the appearance at the output Y or Y, 2 units. With such an organization of the adder circuit, the AND 9 and 10 logic elements serve as controllable time delays, the time of which the signal from the output of which from the time of the signal of the sum (i.e., 5) is the control signal. B is set simultaneously, then the Boolean functions X and X are advantageous, write X ciBz X atz-vatV in the following form,). Z This will increase the speed of the parallel adder, since the resolution to summing simultaneously spreads from both the lower bit and the bit. Dov, in which the inputs av are equal to 00 and thus, eat dix ooganizatsi combined adder distinguishes it from the known combiners, since allows to produce an indication of the time the completion of the transition process with high reliability. Table
Входы изобретени Формула Комбинационный сумматор, содержащий в каждом разр де элементы И и ИЛИ, причем входы первого элемента И соединены соответственно со входами инверсного значени первого, пр мого значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы второго элемента И соединены соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы третьего элемента И соединены соответственноInputs: Formula A combinational adder containing AND and OR elements in each bit, the inputs of the first element AND are connected respectively to the inputs of the inverse value of the first, direct value of the second operand and the input of the inverse value of transfer from the previous bit of the adder, the inputs of the second element AND are connected respectively, with the inputs of the direct value of the first, inverse value of the second operand and the input of the inverse transfer value from the previous bit of the adder, the inputs of the third element And are connected to responsibly
ТаблицаTable
Выходы со входами инверсных значений nepi, го и второго операндов и входом при мого значени переноса из предыдущего разр да сумматора, входы четвертого э; емента и соединены соответственно со входами -пр мых значений -первого и второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы п того элемента И соединены соответственно со входами инверсного значени первого, пр мого значени втоу-ого операндов и входом пр мого значени переноса из предыдущего разр да сумматора, входы шестого элемента И соединены соответственно со входами пр мого значени первого инверсногоThe outputs with the inputs of the inverse values of nepi, th and second operands and the input of the transfer value from the previous bit of the adder, the inputs of the fourth e; element and are connected respectively to the inputs of the direct values of the first and second operands and the input of the inverse transfer value from the previous bit of the adder, the inputs of the fifth element And are connected respectively to the inputs of the inverse value of the first, direct value of the second operand and the input of the first transfer values from the previous bit of the adder, the inputs of the sixth element And are connected respectively with the inputs of the direct value of the first inverse