Изобретение относитс к радиоизмерительной технике и предназначено дл различных видов фазовых и временных Измерений при наличии единичных случайных возмущений (помех) в канале Измерени . Известен цифровой фазовый дискрим натор, предназначенный дл измерений фазовых сдвигов сигналов при наличии помех в измерительном канале, в котором , в случае подавлени полезного сигнала помехами, на выход устройства поступает предыдущее измеренное значе ние фазового сдвига измер емого сигНала 1 . Известен также цифровой фазовый-ди криминатор, содержащий два формировател опорного и измер емого сигналов и.генератор эталонных импульсов, подключенные раздельно ко входам формировател мерного интервала, один выход которого соединен со входом счетчика , второй - со входом счетчика-делител , регистр пам ти, выход которог соединен с первым входом комз $утатора выходного сигнала, регистр опорного числа, подключенный своим выходом КО второму входу счетчика, узел анализа . с пр мым и инверсным выходами, первый вход которого соединен с выходом формировател измер емого сигнала 2 . На выход устройства поступает значение предыдущего измеренного значени фазового сдвига информационного сигнала, когда в результате воздействи помех в измерительном канале полезный сигнал либо подавл етс , либо внутри одного интервала измерени , равного периоду опорного сигнала, по вл етс несколько сигналов, среди которых невозмож- . но выделить полезный. Замена недостоверного измерени , получившегос в результате воздействи помех, предыдущим измеренным значением фазового сдвига, справедлива , при достаточно большом интервале коррел ции между соседними значени ми (выборками) измер емого сигнала, приводит к снижению точности измерени , причем погрешность измерени возрастает с уменьшением интервала коррел ции между выборками измер емого сигнала . Целью изобретени вл етс повышение точности измерений при наличии единичных помех. Это достигаетс тем, чт.о в предлагаемое устройство введены дешифратор, соединенный по входу с выходом счетчика-делител , а по первому выходу - с четвёртым входом формировател мерного интервала, со вторым входом узла анализа, со входом регистра опорного числа, по второму выходу -с первыми . входами введенных первой и второй . схем И, которые ВТОЕИМИ входами раздельно соединены с пр мым и инверсным выхрда1 р1 узла анализа, а выходами раздельно с двум входами введенного триггера, причем выход схемы И, соеди ненный с инверсным выходом узла; ана;1иза , соединен с единичным входом единичный и нулевой триггера, ;выходы которого соединены соответстве но с третьим и четвертым входс1ми коммутатора выходного сигнала, при этом единичный выход триггера дополнительно соединен с первьлуш входами введенных третьей и ч| твертой схем И второй вход одной из которых соединен с выходом регистра пам ти, а второй вход другой соединен с выходом счетчи ка и одновременно со входом введенной п той схемы И, второй вход которой co динен со вторым выходом дешифратора, третий вход - с пр мым выходом узла анализа, а выход соединен со входом регистра пам ти, а также введен сумматор , два входа которого раздельно подключены к рыходам третьей и четвер той схем И, а выход соединен со входом введенного делител на два , выход которого соединен со вторым вхо дом коммутатора выходного сигнала, соединенного п тым входом с третьим ,выходом дешифратора. На чертеже показан блок-схема циф рового фазового дискриминатора, содержаща формирователь измер емого сигнала .1, формирователь опорного сиг Нсша 2, генератор эталонных импульсов 3, формирователь мерного интервала 4, состо щий из двух статических триггеров 5, 6 и двух логических элементов И 7, 8, узел анализа 9, состо щий из счетного триггера 10, двух ста тических триггеров 11, 12, логического элемента И 13 и логического элемента НЕ 14, логические элементы И 15, 16, триггер 17, дешифратор 18, счетчик-делитель 19, логический эЛемент И 20, сумматор 21, логический эл мент И 22, регистр пам ти 23, логический элемент И 24, счетчик 25, реГистр опорного числа 26, блок 27 с коэффициентом передачи 1/2, коммутатор выходного сигнала 28, состо щий из двух логических элементов И 29, 30 и логического элемента ИЛИ 31. Поступающий на вход устройства измер емый сигнал преобразуетс в формирователе 1 в последовательность импульсов , фазовый сдвиг которых равен фазовому сдвигу реального измер емого сигнала. Аналогично э формирователе 2 опорный сигнал с периодом Т преоб азуетс в последовательность синхроимпульсов с тем же периодом. Очередной информационный импульс-с выхода формировател 1 устанавливает триггер 5 формировател 4 в состо ние , и импульсы с генератора 3 через логический элемент И 7 поступают на вход счетчика 25, Число их авно NH fjT-UCM , где -,™- частота эталонных импуль Э i ИОВ на вЕгходе генератора 3, it Tj-uT здесь ut - временной интервал , пропорциональный фазовому измер емого сигнгша. одновременно, очередной информационный импульс поступает на счетный вход триггера 10 узла 9 и импульс переноса с его единичного плеча устанавливает триггер 11 в состо ние . При этом на выходе элемента И 13 (пр мой выход узла 9) устанавливаетс единичный потенциал, так как на его.входы поступают одновременно единичные потенциалы с еди зичного выхода триггера 11 и с нулевого выхода триггера 12. На выходе элемента НЕ 14 (инверсный выход узла 9) устанавливаетс при этом нулевой потенциал. При этом формируетс разрешение на .аходе элемента И 16 дл установки (подтверждени ) состо ни О триггера 17 на перепись текущего значени фазового сдвига в регистр пам ти 23. , С приходом очередного опорного сиг:нала , синхроимпульс с выхода формировател 2 устанавливает в состо ние О триггер 5, прекраща тем поступление импульсов в счетчик 25, а также устанавливает в состо ние триггер 6 формировател 4, запуска тем самым счетчик-делитель 19. Число, сформировавшеес в счетчике 25 имеет вид N«NO-K, , где NO поправка, введенна в счетчик 25 перед измерением, равна 3 о ат-То. Исход из того, чтоN Jj ut, a-fg tTQ-bf), величина Nоказываетс равной : «No-Nv,)t..t, то есть пропорциональной реальному фазовому сдвигу измер емого сигнала. Импульс с Третьего выхода дешифратора 18 опрашивает регистр 23, и через элемент И 30 коммутатора 28 содержимое регистра пам ти, записанное туда в предыдущем такте работы устройства, ввдаетс на выход. Импульс со второго выхода дешифратора 18 переписывает через элемент И :24 содержимое счетчика 25 в регистр 2 И устанавливает триггер 17 в состо ние О (в данном случае подтверж;цает его предыдущее состо ние). Импульс с первого выхода дешифратора 18 устанавливает в исходное (нулевое) состо ние триггеры узла 9, переписывает поправку Ng из. регистра 26 в счетчик 25 и устанавливает в О триггер 6 формировател разреша тем самым проведение следуюtaero замера. Ксикдый раз на выход устройства выдаетс не текущее значение замера, формирующеес в .счетчике 25, а значение предыдущего sciMepa, хран щеес в регистре 23. В 1случае; пропадани информационного импульса, на счетный вход триггера 10 узла 9 ничего не поступит и на его выходах не будут формироватьс ;импульсы переноса. В этом случае три теры 11 и 12 останутс оба в нулевом (исходном) состо нии. При этом на выходе элемента И 13 (пр мой выход узла 9) сформируетс потенциал нул , а на выходе элемента НЕ 14 (инверсный выход узла 9) - единичный потенциал. В случае по влени нескольких ин формационных импульсов на текущем и тервале измерени , на счетный вход триггера 10 поступит несколько импуль сов, первый из которых сформирует импульс переноса с единичного плеча триггера 10,который, в свою очередь установит триггер 11 в состо ние Второй импульс по входу триггера 10 сформирует импульс переноса на его нулевом. плече, который установит ъ состо ние Т1зиггер 12. При поступлении каждого следующего импуль са состо ние триггеров 11 и 12 будет оставатьс неизменным и лишь поочеред но будет подтверждатьс . В итоге оба триггера 11 и 12 установ тс в единичное состо ние, что приведет, как и в случае пропадани информационного импульса, к по влению на выходе элемента И 13 потенциала нул , а на выходе элемен та НЕ 14 - потенциала единицы. Таким образом, в случае возникнове ни недостоверного замера на пр мом выходе узла 9 по вл етс потенциал нул , запрещающий с помощью элемента И 16 установку в нуль триггера 17, а на инверсном выходе узла формируетс потенциал разрешени на запись через элемент И 15 единичного состо ни в триггер 17. С приходом очередного опорного си нала на вход счетчика-делител 19 на чинают поступать импульсы с генерато ра 3 , и импульс с третьего выхода де шйфратора 18. опросит регистр 23 и на выход устройства поступит предыдущее измеренное значение фазового сдвига. Импульс со второго выхода дешифратора 18 установит триггер 17 в единичноесосто ние, при этом с единичного плеча 17 на вход элемента И 29 ког в -гутатора 28 поступает разрешгиощий потенциал, подготавливающий вьадачу информации в следующем ( L +1)-м такте с сумматора 21. Перепись текущего недостоверного i-ro значени фазового сдвига из счетчика 25 в регистр 23 через элемент И 24 блокируетс нулевым потенциалом с пр мого выхода узла 9 и значение предыдущего фазового сдвига N.j хранитс в регистре 23 до следующего,( I +1) такта. Импульс с первого выхода дешифратора 18 возвреодает узел анализа 9 в исходное состо ние , вводит в счетчик 25 поправку из регистра 26 и подготавливает формирователь 4 к очередному замеру. По окончании формировани (I +1)-го (достоверного) замера на пр мом выходе узла 9 сформируетс единичный потенциал, разрешающий установку О триггера 17 и перепись числа i + i в регистр 23. При этом черезэлементы И 20 и 22, отк 5Е1тые разрешающим потенциалом с единичного плеча триг гера 17, сформированным в предыдущем I -м такте, на выход сумматора 21 поступают коды NL-J. из регистра 23 и из счетчика 25. На выходе сумматора 21 по вл етс число, равное .N,,.-N..,. Импульс с третьего выхода дешифратора 18 перепишет на выход устройства через открытый элемент И 29 коммутатора 28 выходной код сумматора 21 через блок делени на два 27. При этом на выходе устройства сформируетс число -Мб,,, 2ii±.Lj2iki, которое представл ет собой вычисленное значение i--ro фазового сдвига. Импульс со второго выхода дешифратора- 18 перепишет очередной результат измерени (.i + i) из счетчика 25 через открытый потенциалом разрешени с пр мого выхода узла анализа 9 элемент И 24 в регистр 23 и установит триггер 17 в состо ние О. Импульс с первого выхода дешифратора 18 подготовит устройство к следующему такту измерени , по окончании Которого число + i будет передано на выход. Таким образом, в предлагаемом цифровом фазовом дискриминаторе информаци о текущем измерении выдаетс на выход с задержкой на один такт