RU2717631C1 - Unit for single-bit range detection - Google Patents
Unit for single-bit range detection Download PDFInfo
- Publication number
- RU2717631C1 RU2717631C1 RU2019135815A RU2019135815A RU2717631C1 RU 2717631 C1 RU2717631 C1 RU 2717631C1 RU 2019135815 A RU2019135815 A RU 2019135815A RU 2019135815 A RU2019135815 A RU 2019135815A RU 2717631 C1 RU2717631 C1 RU 2717631C1
- Authority
- RU
- Russia
- Prior art keywords
- elements
- group
- bits
- starting
- outputs
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY
Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также для обработки результатов физических экспериментов.The invention relates to the field of computer engineering, in particular to data processing devices, and can be used to build automation equipment and functional units of control systems, as well as to process the results of physical experiments.
ПРЕДШЕСТВУЮЩИЙ УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE INVENTION
Известно устройство для определения количества единиц в упорядоченном двоичном числе (RU №2522875, МПК Н03К 21/12, заявлено 24.05.2012, опубликовано 20.07.2014, Бюл. №20), содержащее буферы с тремя состояниями с прямым и инверсным входами разрешения, n разрядов входного двоичного числа, (k+1) разрядов выходного двоичного кода (k=[log2n] меньшее целое), причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[большее целое), и в выходной блок, содержащий к буферов с тремя состояниями с инверсным входом разрешения и k буферов с тремя состояниями с прямым входом разрешения, при этом каждая i-я ступень (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом разрешения и 2i-1 буферов с тремя состояниями с прямым входом разрешения.A device is known for determining the number of units in an ordered binary number (RU No. 2522875, IPC Н03К 21/12, announced May 24, 2012, published July 20, 2014, Bull. No. 20), containing buffers with three states with direct and inverse resolution inputs, n bits of the input binary number, (k + 1) bits of the output binary code (k = [log 2 n] is a smaller integer), and buffers with three states are combined into a pyramidal structure consisting of (m-1) steps (m =] log 2 n [larger integer), and into the output block containing k buffers with three states with an inverse input of permission and k buffer ers with three states with a direct resolution input, each i-th step (i = 1, ..., (m-1)) contains (2 i -1) buffers with three states with an inverse resolution input and 2 i -1 buffers with three states with direct entry permission.
Недостатком данного устройства является определение количества единиц в упорядоченном двоичном числе, а не выявление диапазона единичных бит.The disadvantage of this device is the determination of the number of units in an ordered binary number, and not the identification of a range of unit bits.
Известно устройство для упорядочения единиц (SU №1751746 А1, МПК G06F 7/38, 7/06, заявлено 26.11.1990, опубликовано 30.07.1992, Бюл. №28), содержащее по (n-1)-й группе элементов И и ИЛИ (где n - четное число, разрядность операнда, n=2К), две группы К-разрядных входов упорядоченных единиц и n-разрядный выход упорядоченных единиц.A device for organizing units is known (SU No. 1751746 A1, IPC
Недостатком данного устройства является формирование на выходах упорядоченного кода, а не выявление диапазона единичных бит.The disadvantage of this device is the formation at the outputs of an ordered code, and not the identification of a range of single bits.
Известно устройство для определения количества единиц (нулей) в двоичном числе (RU №2446442, МПК G06F 7/50, Н03К 21/00, заявлено 11.04.2011, опубликовано 27.03.2012, Бюл. №9), содержащее блок управляемой инверсии, состоящий из n-элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ» (n - количество разрядов входного числа), элементы ИЛИ и модули, состоящие из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И, которые объединены в группы, состоящие из ярусов, и объединены в k-каскадов (k=]log2n[), так, что каждый i-й каскад содержит g(i)=n/2i групп (i=1, …, k), каждая группа i-го каскада разделена на j ярусов (j=1, …, i), при этом первый ярус каждой группы i-го каскада содержит i модулей, а каждый j-й ярус каждой группы i-го каскада (j=2, …, i,) содержит (i-j) модулей и элемент «ИЛИ».A device is known for determining the number of units (zeros) in a binary number (RU No. 2446442, IPC
Недостатком данного устройства является определение только общего количества единиц (нулей) в двоичном числе, а не выявление диапазона единичных бит.The disadvantage of this device is the determination of only the total number of units (zeros) in a binary number, and not the identification of a range of unit bits.
Известен указатель старшей единицы (Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2000. - 528 с., рис. 2.8 с. 50-54), содержащий группу элементов И и группу элементов запрета И с одним инверсным входом. В данном устройстве реализована цепочечная схема передачи сигнала опроса путем последовательного опроса, начиная со старшего разряда, и прекращения дальнейшего опроса при выявлении первой же единицы.The index of the senior unit is known (Ugryumov EP Digital circuitry. - St. Petersburg: BHV-Petersburg, 2000. - 528 s., Fig. 2.8 p. 50-54) containing a group of elements And and a group of elements of prohibition And with one inverse the entrance. This device implements a chain diagram for transmitting a polling signal by sequential polling, starting with the highest level, and terminating further polling when the first unit is detected.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, указатель старшей единицы (Схемотехника ЭВМ. Сборник задач: учебное пособие. М.: НИЯУ МИФИ, 2012. - 240 с, рис. 53, с. 55-56), содержащий группу элементов ИЛИ объединенных в цепочку и группу элементов запрета И с одним инверсным входом.The closest device of the same purpose to the claimed invention according to the totality of features is the pointer of the senior unit adopted as a prototype (Computer circuitry. Task book: study guide. M .: NRNU MEPhI, 2012. - 240 s, Fig. 53, p. 55 -56), containing a group of OR elements combined in a chain and a group of AND inhibit elements with one inverse input.
Недостатком данных устройств является выявление только одного старшего единичного бита.The disadvantage of these devices is the identification of only one senior single bit.
ЗАДАЧА ИЗОБРЕТЕНИЯOBJECT OF THE INVENTION
Задачей изобретения является выявление левого (старшего) бита и правого (младшего) бита во входных данных и заполнение диапазона разрядов между ними единичными значениями.The objective of the invention is to identify the left (high) bit and the right (low) bit in the input data and fill the range of bits between them with unit values.
При обработке результатов физических экспериментов устройство предназначено для выявления диапазона событий. Кроме того изобретение может применяться для индикации диапазона единичных бит.When processing the results of physical experiments, the device is designed to identify a range of events. In addition, the invention can be used to indicate a range of single bits.
Техническим результатом изобретения является расширение функциональных возможностей в части возможности выявления диапазона единичных бит.The technical result of the invention is the expansion of functionality in terms of the ability to identify a range of single bits.
КРАТКОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯSUMMARY OF THE INVENTION
Указанный технический результат при осуществлении изобретения достигается тем, что устройство для детектирования диапазона единичных бит содержит N разрядную входную шину D, N разрядную выходную шину О, первую группу из (N-2) элементов ИЛИ 11, 12, …, 1(N-2), вторую группу из (N-2) элементов ИЛИ 21, 22, …, 2(N-2) и группу из (N-2) элементов И 31, 32, …, 3(N-2),The specified technical result in the implementation of the invention is achieved by the fact that the device for detecting the range of single bits contains N bit input bus D, N bit output bus O, the first group of (N-2) elements OR 1 1 , 1 2 , ..., 1 (N -2) , the second group of (N-2) elements OR 2 1 , 2 2 , ..., 2 (N-2) and the group of (N-2) elements AND 3 1 , 3 2 , ..., 3 (N- 2)
причем (N-2) разрядов D2, D3, …, D(N-2) входной шины D, начиная со второго до (N-1)-го разрядов, соединены со вторыми входами соответствующих (N-2) элементов первой группы ИЛИ 11, 12, …, 1(N-2), начиная с первого до (N-2)-го элементов, и соединены с первыми входами соответствующих (N-2) элементов второй группы ИЛИ 21, 22, …, 2N, начиная с первого до (N-2)-го элементов,moreover, (N-2) bits D2, D3, ..., D (N-2) of the input bus D, starting from the second to the (N-1) -th bits, are connected to the second inputs of the corresponding (N-2) elements of the first group OR 1 1 , 1 2 , ..., 1 (N-2) , starting from the first to the (N-2) -th elements, and connected to the first inputs of the corresponding (N-2) elements of the second group OR 2 1 , 2 2 , ... , 2 N , starting from the first to the (N-2) -th element,
при этом первые входы первых (N-3) элементов 11, 12, …, 1(N-3) из первой группы элементов ИЛИ, начиная с первого до (N-3)-го элементов, соединены с выходами соответствующих последующих (N-3) элементов 12, 13, …, 1(N-2) из первой группы элементов ИЛИ, начиная со второго до (N-2)-го элементов, а первый вход последнего (N-2)-го элемента 1(N-2) из первой группы элементов ИЛИ соединен с последним N-м разрядом DN входной шины D,the first inputs of the first (N-3)
причем вторые входы (N-3) элементов второй группы ИЛИ 22, 23, …, 2(N-2), начиная со второго до (N-2)-го элементов, соединены с выходами соответствующих предыдущих (N-3) элементов 21, 22, …, 2(N-2) из второй группы элементов ИЛИ, начиная с первого до (N-3)-го элементов, а первый вход первого элемента 21 из второй группы элементов ИЛИ соединен с первым разрядом D1 входной шины D,moreover, the second inputs (N-3) of the elements of the second group OR 2 2 , 2 3 , ..., 2 (N-2) , starting from the second to the (N-2) -th elements, are connected to the outputs of the corresponding previous (N-3)
кроме того выходы (N-2) элементов первой группы ИЛИ 11, 12, …, 1(N-2), начиная с первого до (N-2)-го элементов, также соединены с первыми входами соответствующих одноименных элементов группы из (N-2) элементов И 31, 32, …, 3(N-2), у которых вторые входы соединены с соответствующими одноименными выходами (N-2) элементов второй группы ИЛИ 21, 22, …, 2(N-2),in addition, the outputs of (N-2) elements of the first group OR 1 1 , 1 2 , ..., 1 (N-2) , starting from the first to the (N-2) -th elements, are also connected to the first inputs of the corresponding elements of the same group from (N-2) elements AND 3 1 , 3 2 , ..., 3 (N-2) , in which the second inputs are connected to the corresponding outputs of the same name (N-2) elements of the second group OR 2 1 , 2 2 , ..., 2 ( N-2)
причем выходы (N-2) элементов группы элементов И 31, 32, …, 3(N-2) являются соответствующими (N-2) разрядами выходной шины Q, начиная со второго до (N-1)-го разряда, а первый и N-й разряды выходной шины Q соединены соответственно с первым и N-м разрядами входной шины D.moreover, the outputs of (N-2) elements of the group of elements And 3 1 , 3 2 , ..., 3 (N-2) are the corresponding (N-2) bits of the output bus Q, starting from the second to the (N-1) -th discharge, and the first and Nth digits of the output bus Q are connected respectively to the first and Nth digits of the input bus D.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS
На фиг. 1 представлена функциональная схема предлагаемого устройства для детектирования диапазона единичных бит при количестве разрядов N=8 входной шины D - D1, D2, …, D8(N). В таблице 1 приведены тестовые примеры формирования единичных диапазонов при количестве разрядов N=8.In FIG. 1 shows a functional diagram of the proposed device for detecting the range of single bits with the number of bits N = 8 of the input bus D - D1, D2, ..., D8 (N). Table 1 shows test examples of the formation of unit ranges with the number of bits N = 8.
На фиг. 1 и в тексте введены следующие обозначения:In FIG. 1 and the following notation is introduced in the text:
D - N разрядная входная шина,D - N bit input bus
D1, D2, …, D8 - разряды входной шины,D1, D2, ..., D8 - bits of the input bus,
О - N разрядная выходная шина,O - N bit output bus,
Q1, Q2, …, Q8 - разряды выходной шины,Q1, Q2, ..., Q8 - bits of the output bus,
i - правый (младший) разряд, имеющий единичное значение, где 1≤i≤N;i is the right (least) bit having a unit value, where 1≤i≤N;
j - левый (старший) разряд, имеющий единичное значение, где i≤j;j is the left (senior) bit having a unit value, where i≤j;
11, 12, …, 1(N-2) - первая группа из (N-2) элементов ИЛИ,1 1 , 1 2 , ..., 1 (N-2) - the first group of (N-2) OR elements,
21, 22, …, 2(N-2) - вторая группа из (N-2) элементов ИЛИ,2 1 , 2 2 , ..., 2 (N-2) - the second group of (N-2) elements OR,
31, 32, …, 3(N-2) - группа из (N-2) элементов И.3 1 , 3 2 , ..., 3 (N-2) - a group of (N-2) elements I.
Предлагаемое устройство для детектирования диапазона единичных бит содержит N разрядов входной шины D - D1, D2, …, DN, N разрядов выходной шины Q - Q1, Q2, …, QN, первую группу из (N-2) элементов ИЛИ 11, 12, …, 1(N-2), вторую группу из (N-2) элементов ИЛИ 21, 22, …, 2(N-2) и группу из (N-2) элементов И 31, 32, …, 3(N-2).The proposed device for detecting the range of single bits contains N bits of the input bus D - D1, D2, ..., DN, N bits of the output bus Q - Q1, Q2, ..., QN, the first group of (N-2) elements OR 1 1 , 1 2 , ..., 1 (N-2) , the second group of (N-2) elements OR 2 1 , 2 2 , ..., 2 (N-2) and the group of (N-2) elements AND 3 1 , 3 2 , ..., 3 (N-2) .
Первая группа элементов ИЛИ 11, 12, …, 1(N-2) предназначена для формирования упорядоченной группы единиц (подряд идущих) в младших разрядах, начиная со второго разряда до j-го левого (старшего) разряда, а вторая группа элементов ИЛИ 21, 22, …, 2(N-2) предназначена для формирования упорядоченной группы единиц в старших разрядах, начиная с i-го правого (младшего) разряда до (N-1)-го разряда. В группе элементов И 31, 32, …, 3(N-2) осуществляется проверка единичных значений в одноименных разрядах упорядоченных групп единиц.The first group of elements OR 1 1 , 1 2 , ..., 1 (N-2) is designed to form an ordered group of units (in succession) in the lower digits, starting from the second digit to the j-th left (senior) digit, and the second group of elements OR 2 1 , 2 2 , ..., 2 (N-2) is intended to form an ordered group of units in the higher digits, starting from the i-th right (least) digit to the (N-1) -th digit. In the group of elements And 3 1 , 3 2 , ..., 3 (N-2) , unit values are checked in the same digits of the ordered groups of units.
Причем (N-2) разрядов D2, D3, …, D(N-2) входной шины D, начиная со второго до (N-1)-го разрядов, соединены со вторыми входами соответствующих (N-2) элементов первой группы ИЛИ 11, 12, …, 1(N-2), начиная с первого до (N-2)-го элементов, и соединены с первыми входами соответствующих (N-2) элементов второй группы ИЛИ 21, 22, …, 2N, начиная с первого до (N-2)-го элементов.Moreover, (N-2) bits D2, D3, ..., D (N-2) of the input bus D, starting from the second to the (N-1) -th bits, are connected to the second inputs of the corresponding (N-2) elements of the first group OR 1 1 , 1 2 , ..., 1 (N-2) , starting from the first to the (N-2) -th elements, and connected to the first inputs of the corresponding (N-2) elements of the second group OR 2 1 , 2 2 , ... , 2 N , starting from the first to the (N-2) -th element.
При этом первые входы первых (N-3) элементов 11, 12, …, 1(N-3) из первой группы элементов ИЛИ, начиная с первого до (N-3)-го элементов, соединены с выходами соответствующих последующих (N-3) элементов 12, 13, …, 1(N-2) из первой группы элементов ИЛИ, начиная со второго до (N-2)-го элементов, а первый вход последнего (N-2)-го элемента 1(N-2) из первой группы элементов ИЛИ соединен с последним N-м разрядом DN входной шины D.Moreover, the first inputs of the first (N-3)
Причем вторые входы (N-3) элементов второй группы ИЛИ 22, 23, …, 2(N-2), начиная со второго до (N-2)-го элементов, соединены с выходами соответствующих предыдущих (N-3) элементов 21, 22, …, 2(N-2) из второй группы элементов ИЛИ, начиная с первого до (N-3)-го элементов, а первый вход первого элемента 21 из второй группы элементов ИЛИ соединен с первым разрядом D1 входной шины D.,Moreover, the second inputs (N-3) of the elements of the second group OR 2 2 , 2 3 , ..., 2 (N-2) , starting from the second to the (N-2) -th elements, are connected to the outputs of the corresponding previous (N-3)
Кроме того выходы (N-2) элементов первой группы ИЛИ 11, 12, …, 1(N-2), начиная с первого до (N-2)-го элементов, также соединены с первыми входами соответствующих одноименных элементов группы из (N-2) элементов И 31, 32, …, 3(N-2), у которых вторые входы соединены с соответствующими одноименными выходами (N-2) элементов второй группы ИЛИ 21, 22, …, 2(N-2).In addition, the outputs (N-2) of the elements of the first group OR 1 1 , 1 2 , ..., 1 (N-2) , starting from the first to the (N-2) -th elements, are also connected to the first inputs of the corresponding elements of the same group from (N-2) elements AND 3 1 , 3 2 , ..., 3 (N-2) , in which the second inputs are connected to the corresponding outputs of the same name (N-2) elements of the second group OR 2 1 , 2 2 , ..., 2 ( N-2) .
Выходы (N-2) элементов группы элементов И 31, 32, …, 3(N-2) являются соответствующими (N-2) разрядами выходной шины Q, начиная со второго до (N-1)-го разряда, а первый и N-й разряды выходной шины Q соединены соответственно с первым и N-м разрядами входной шины D.The outputs (N-2) of the elements of the group of elements And 3 1 , 3 2 , ..., 3 (N-2) are the corresponding (N-2) bits of the output bus Q, starting from the second to the (N-1) -th discharge, and the first and Nth digits of the output bus Q are connected respectively to the first and Nth digits of the input bus D.
ПОДРОБНОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯDETAILED DESCRIPTION OF THE INVENTION
Принцип работы предлагаемого устройства состоит в следующем.The principle of operation of the proposed device is as follows.
Предлагаемое устройство позволяет детектировать правый (младший) i разряд (где 1≤i≤N) и левый (старший) j разряд (где i≤j) входной шины D, которые имеют единичное значение, и заполнить диапазон разрядов между ними, начиная с i-го до j-го разрядов, выходной шины Q единичными значениями. При отсутствии единичных значений в разрядах выходной шины Q устанавливаются нулевые значения.The proposed device allows to detect the right (junior) i bit (where 1≤i≤N) and the left (senior) j bit (where i≤j) of the input bus D, which have a unit value, and fill the range of bits between them, starting with i th to jth digits, output bus Q with unit values. In the absence of unit values in the bits of the output bus Q, zero values are set.
На входы устройства одновременно поступают N разрядов входной шины D - D1, D2, …, DN. При выявлении только одного единичного значения в i-м разряде (где 1≤i≤N, при этом j=i) входной шины D на выходах элементов ИЛИ, начиная с первого до (i-1)-го элементов, первой группы элементов ИЛИ 11, …, 1(i-1) устанавливаются единичные значения и одновременно на выходах элементов ИЛИ, начиная с (i-1)-го до (N-2)-го элементов, второй группы элементов ИЛИ 2(i-1), …, 2(N-2) также устанавливаются единичные значения. При этом на два входа только одного (i-1)-го элемента И 3(i-1) группы из (N-2) элементов И поступают единичные значения и поэтому на выходе только одного элемента И 3(i-1) устанавливается единичное значение.At the inputs of the device simultaneously received N bits of the input bus D - D1, D2, ..., DN. If only one unit value is detected in the i-th category (where 1≤i≤N, with j = i) of the input bus D at the outputs of the OR elements, starting from the first to the (i-1) th element, the first group of
При одновременном поступлении нескольких единичных значений на входной шине D и выявлении единичных значений в правом (младшем) i-м разряде и в левом (старшем) j-м разряде (где i≤j) на выходах элементов ИЛИ, начиная с первого до (j-1)-го элементов, первой группы элементов ИЛИ 11, …, 1(j-1) и на выходах элементов ИЛИ, начиная с (i-1)-го до (N-2)-го элементов, второй группы элементов ИЛИ 2(i-1), …, 2(N-2) устанавливаются единичные значения. При этом единичные значения поступают на два входа элементов И, начиная с (i-1)-го до (j-1)-го элементов, группы из (N-2) элементов И 31, 32, …, 3(N-2) и поэтому единичные значения устанавливаются на выходах элементов И 3(i-1), …, 3(j-1), которые далее передаются на разряды, начиная i-го разряда до j-го разряда, выходной шины Q - Qi, …, Qj.With the simultaneous receipt of several unit values on the input bus D and the identification of unit values in the right (junior) i-th category and in the left (senior) j-th category (where i≤j) at the outputs of the OR elements, starting from the first to (j -1) th elements, the first group of elements OR 1 1 , ..., 1 (j-1) and at the outputs of the elements OR, starting from the (i-1) th to (N-2) th elements, the second group of elements OR 2 (i-1) , ..., 2 (N-2) unit values are set. In this case, unit values are supplied to two inputs of AND elements, starting from the (i-1) th to the (j-1) th elements, a group of (N-2) elements AND 3 1 , 3 2 , ..., 3 (N -2) and therefore, unit values are set at the outputs of the elements And 3 ( i-1) , ..., 3 (j-1) , which are then transferred to the bits, starting from the i-th discharge to the j-th discharge, the output bus Q - Qi , ..., Qj.
Кроме того, значения младшего первого разряда и старшего N-го разряда входной шины D непосредственно поступают на младший первый разряд и старший N-й разряд выходной шины Q.In addition, the values of the lowest first bit and the highest Nth bit of the input bus D directly go to the lowest first bit and the highest Nth bit of the output bus Q.
Таким образом, в диапазоне разрядов с i-го до j-го выходной шины О устанавливаются единичные значения.Thus, in the range of bits from the i-th to the j-th output bus O, unit values are set.
Предлагаемое устройство работает следующим образом.The proposed device operates as follows.
На входную шину шины D одновременно поступают N разрядов - D1, D2, …, DN. Значения с входной шины D поступают на соответствующие входы первой группы элементов ИЛИ 11, 12, …1(N-2) и второй группы элементов ИЛИ 21, 22, …, 2(N-2).At the input bus of the bus D, N bits simultaneously arrive - D1, D2, ..., DN. The values from the input bus D go to the corresponding inputs of the first group of elements OR 1 1 , 1 2 , ... 1 (N-2) and the second group of elements OR 2 1 , 2 2 , ..., 2 (N-2) .
При выявлении единичных значений в правом (младшем) i-ом разряде (где 1≤i≤N) и в левом (старшем) j-ом разряде, единичные значение последовательно передаются на выходы элементов ИЛИ, начиная с (j-1)-го до первого элементов, первой группы элементов ИЛИ 11, …, 1(j-1), а также последовательно передаются на выходы элементов ИЛИ, начиная с (i-1)-го до (N-2)-го элементов, второй группы элементов ИЛИ 2(i-1), …, 2(N-2). Далее значения с выходов первой группы 11, 12, …, 1(N-2) и второй группы 21, 22, …, 2(N-2) элементов ИЛИ поступают на входы группы элементов И 31, 32, …, 3(N-2), выходы которых совместно с первым D1 и N-м разрядами входной шины D являются соответствующими разрядами выходной шины Q.When identifying unit values in the right (junior) i-th category (where 1≤i≤N) and in the left (senior) j-th category, unit values are sequentially transmitted to the outputs of the OR elements, starting from the (j-1) -th to the first elements, the first group of OR
В таблице 1 приведены тестовые примеры формирования единичных диапазонов при количестве разрядов N=8.Table 1 shows test examples of the formation of unit ranges with the number of bits N = 8.
В тесте №1 единичное значение поступает только в одном четвертом разряде D4 входной шины D, при этом i=4 и j=4. Поэтому единичные значения последовательно устанавливаются на выходах элементов первой группы 11, …, 13 и элементов второй группы 23, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом единичное значение устанавливается только на одном (i-1)-м элементе И 33. Значения с выходов группы элементов И 31, 32, …, 36, а также с разрядов D1 и D8 входной шины передаются на соответствующие разряды Q1, …, Q8 выходной шины Q, на которых устанавливается только одно единичное значение в четвертом разряде Q4.In test No. 1, a single value occurs only in one fourth bit D4 of the input bus D, with i = 4 and j = 4. Therefore, unit values are sequentially set at the outputs of the elements of the
В тесте №2 единичные значения поступают в третьем D3, четвертом D4 и шестом D6 разрядах входной шины D. При этом детектируются единичные значения в правом (младшем) i=3 и левом (старшем) j=6 разрядах. Поэтому единичные значения последовательно устанавливаются на выходах элементов первой группы 11, …, 15 и элементов второй группы 22, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом единичные значения устанавливаются на элементах И 32, …, 35. Далее единичные значения устанавливаются в разрядах с третьего по шестой выходной шины Q, что соответствует значениям i=3 и j=6.In test No. 2, single values are received in the third D3, fourth D4, and sixth D6 bits of the input bus D. In this case, single values are detected in the right (lower) i = 3 and left (senior) j = 6 bits. Therefore, unit values are sequentially set at the outputs of the elements of the
В тестовых примерах №3 - №8 приведены особые случаи, когда по входной шине D поступают единичные значения по последнему восьмому разряду D8 (тест №3) или первому разряду D1 (тест №4) одновременно с единичными значениями в других разрядах входной шины D, или поступают только нулевые значения (тест №5), или единичные значения поступают во всех разрядах (тест №6), или единичные значения поступают только по последнему восьмому разряду D8 (тест №7) или только по первому разряду D1 (тест №8).In test examples No. 3 - No. 8, there are special cases when the input bus D receives single values for the last eighth digit D8 (test No. 3) or the first bit D1 (test No. 4) simultaneously with the single values in other bits of the input bus D, either only zero values come in (test No. 5), or single values come in all digits (test No. 6), or single values come only in the last eighth digit of D8 (test No. 7) or only in the first bit of D1 (test No. 8) .
В тесте №3 единичные значения поступают в третьем D3, шестом D6, седьмом D7 и восьмом D8 разрядах входной шины D. При этом детектируются единичные значения в правом (младшем) i=3 и левом (старшем) j=8 разрядах. Поэтому единичные значения последовательно устанавливаются на выходах всех элементов первой группы 11, …, 16 и элементов второй группы 22, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом единичные значения устанавливаются на элементах И 32, …, 36. Далее единичные значения устанавливаются в разрядах с третьего по седьмой Q3, …, Q7 выходной шины Q, а также устанавливается единичное значение в разряде Q8 с восьмого разряда D8 входной шины, что соответствует значениям i=3 и j=8 входной шины D.In test No. 3, unit values are received in the third D3, sixth D6, seventh D7 and eighth D8 bits of the input bus D. In this case, single values are detected in the right (lower) i = 3 and left (high) j = 8 bits. Therefore, unit values are sequentially set at the outputs of all elements of the
В тесте №4 единичные значения поступают в первом D1 и третьем D3 разрядах входной шины D. При этом детектируются единичные значения в правом (младшем) i=1 и левом (старшем) j=3 разрядах. Поэтому единичные значения последовательно устанавливаются на выходах элементов первой группы 11, …, 12 и всех элементов второй группы 21, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом единичные значения устанавливаются на двух элементах И - 31, 32. Далее единичные значения устанавливаются во втором и третьем разрядах Q2, Q3 выходной шины Q, а также устанавливается единичное значение в разряде Q1 с разряда D1 входной шины, что соответствует значениям i=1 и j=3 входной шины D.In test No. 4, unit values are received in the first D1 and third D3 bits of the input bus D. In this case, unit values are detected in the right (junior) i = 1 and left (senior) j = 3 digits. Therefore, unit values are sequentially set at the outputs of the elements of the
В тесте №5 единичные значения отсутствуют в разрядах входной шины D, при этом i=0 и j=0. Поэтому нулевые значения устанавливаются на выходах всех элементов первой группы 11, …, 16 и всех элементов второй группы 21, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36, и далее на соответствующие разряды выходной шины Q, на которую также поступают нулевые значения с D1 и D8 разрядов входной шины D. Поэтому нулевые значения устанавливаются во всех разрядах выходной шины Q, что соответствует значениям i=0 и j=0 входной шины D.In test No. 5, unit values are absent in the bits of the input bus D, with i = 0 and j = 0. Therefore, zero values are set at the outputs of all elements of the
В тесте №6 единичные значения поступают во всех разрядах входной шины D. При этом детектируются единичные значения в правом (младшем) i=1 и левом (старшем) j=8 разрядах. Поэтому единичные значения устанавливаются на выходах всех элементов первой группы 11, …, 16 и всех элементов второй группы 21, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36, и далее на соответствующие разряды выходной шины Q, на которую также поступают единичные значения с D1 и D8 разрядов входной шины D. Поэтому единичные значения устанавливаются во всех разрядах выходной шины Q, что соответствует значениям i=1 и j=8 входной шины D.In test No. 6, unit values are received in all bits of the input bus D. In this case, unit values are detected in the right (junior) i = 1 and left (senior) j = 8 bits. Therefore, unit values are set at the outputs of all elements of the
В тесте №7 единичное значение поступает только в одном восьмом разряде D8 входной шины D, при этом i=8 и j=8. Поэтому единичные значения последовательно устанавливаются на выходах всех элементов первой группы 11, …, 13 и нулевые значения на выходах всех элементов второй группы 23, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом нулевые значения устанавливаются на выходах всех элементов группы элементов И 31, 32, …, 36, и далее на соответствующих разрядах выходной шины Q. При этом также нулевое значение поступает с первого разряда D1 и единичное значение поступает с восьмого разряда D8 входной шины D соответственно на первый Q1 и восьмой Q8 разряды выходной шины Q. Поэтому на выходной шине Q формируется только одно единичное значение в восьмом разряде Q8.In test No. 7, a single value comes in only one eighth bit D8 of the input bus D, with i = 8 and j = 8. Therefore, the unit values are sequentially set at the outputs of all elements of the
В тесте №8 единичное значение поступает только в первом восьмом разряде D1 входной шины D, при этом i=1 и j=1. Поэтому нулевые значения последовательно устанавливаются на выходах всех элементов первой группы 11, …, 13 и единичные значения на выходах всех элементов второй группы 23, …, 26, которые далее поступают на входы группы элементов И 31, 32, …, 36. При этом нулевые значения устанавливаются на выходах всех элементов группы элементов И 31, 32, …, 36, и далее на соответствующих разрядах выходной шины Q. При этом также нулевое значение поступает с восьмого разряда D8 и единичное значение поступает с первого разряда D1 входной шины D соответственно на восьмой Q8 и первый Q1 разряды выходной шины Q. Поэтому на выходной шине Q формируется только одно единичное значение в первом разряде Q1.In test No. 8, a single value occurs only in the first eighth bit D1 of the input bus D, with i = 1 and j = 1. Therefore, zero values are sequentially set at the outputs of all elements of the
Таким образом, на выходах предлагаемого устройства между выявленными левым (старшим) битом и правым (младшим) битом формируется диапазон единичных бит.Thus, at the outputs of the proposed device between the identified left (high) bit and the right (low) bit is formed a range of single bits.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство решает поставленную задачу и соответствует заявляемому техническому результату.The above information allows us to conclude that the proposed device solves the problem and corresponds to the claimed technical result.
УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ДИАПАЗОНА ЕДИНИЧНЫХ БИТDEVICE FOR DETECTING THE RANGE OF SINGLE BITS
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019135815A RU2717631C1 (en) | 2019-11-07 | 2019-11-07 | Unit for single-bit range detection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019135815A RU2717631C1 (en) | 2019-11-07 | 2019-11-07 | Unit for single-bit range detection |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2717631C1 true RU2717631C1 (en) | 2020-03-24 |
Family
ID=69943277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019135815A RU2717631C1 (en) | 2019-11-07 | 2019-11-07 | Unit for single-bit range detection |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2717631C1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758205C1 (en) * | 2020-12-29 | 2021-10-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Two-threshold comparator of the binary bit range |
RU2759002C1 (en) * | 2021-03-11 | 2021-11-08 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of parallel-sequential structure for detecting the boundaries of the range of single bits |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5568410A (en) * | 1994-09-29 | 1996-10-22 | International Business Machines Corporation | Method and apparatus for determining the amount of leading zeros or ones in a binary data field |
US20040223580A1 (en) * | 2003-04-25 | 2004-11-11 | J. Barry Shackleford | Ones counter employing two dimensional cellular array |
RU2446442C1 (en) * | 2011-04-11 | 2012-03-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) | Device for determining number of ones (zeros) in binary number |
RU2633110C1 (en) * | 2016-12-09 | 2017-10-11 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) | Device for determining number of senior units (zeros) in binary number |
RU2680762C1 (en) * | 2018-04-13 | 2019-02-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of group structure for detection of groups of zero and one bits and determination of their quantity |
RU2680759C1 (en) * | 2018-02-16 | 2019-02-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of serial type for detection of groups of zero and unit bits and determination of number thereof |
-
2019
- 2019-11-07 RU RU2019135815A patent/RU2717631C1/en active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5568410A (en) * | 1994-09-29 | 1996-10-22 | International Business Machines Corporation | Method and apparatus for determining the amount of leading zeros or ones in a binary data field |
US20040223580A1 (en) * | 2003-04-25 | 2004-11-11 | J. Barry Shackleford | Ones counter employing two dimensional cellular array |
RU2446442C1 (en) * | 2011-04-11 | 2012-03-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) | Device for determining number of ones (zeros) in binary number |
RU2633110C1 (en) * | 2016-12-09 | 2017-10-11 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) | Device for determining number of senior units (zeros) in binary number |
RU2680759C1 (en) * | 2018-02-16 | 2019-02-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of serial type for detection of groups of zero and unit bits and determination of number thereof |
RU2680762C1 (en) * | 2018-04-13 | 2019-02-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of group structure for detection of groups of zero and one bits and determination of their quantity |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2758205C1 (en) * | 2020-12-29 | 2021-10-26 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Two-threshold comparator of the binary bit range |
RU2759002C1 (en) * | 2021-03-11 | 2021-11-08 | федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Device of parallel-sequential structure for detecting the boundaries of the range of single bits |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2717934C1 (en) | Device for on-bit range boundary detecting | |
RU2446442C1 (en) | Device for determining number of ones (zeros) in binary number | |
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
RU2717631C1 (en) | Unit for single-bit range detection | |
US6550001B1 (en) | Method and implementation of statistical detection of read after write and write after write hazards | |
KR100217531B1 (en) | Method and apparatus for determining the amount of leading zero or one binary data field | |
RU2680762C1 (en) | Device of group structure for detection of groups of zero and one bits and determination of their quantity | |
CN101606160A (en) | The relevant improvement of mode detection | |
RU2522875C2 (en) | Device for determining number of ones in ordered binary number | |
US3938087A (en) | High speed binary comparator | |
EP0568374A2 (en) | Parallelized magnitude comparator for comparing a binary number to a fixed value | |
RU2591017C1 (en) | Multi-output indicator of most significant unit | |
JPH07177005A (en) | Bit pattern detector circuit and bit pattern detecting method | |
RU2703335C1 (en) | Pyramidal structure for detecting groups of zero and single bits and determining their number | |
RU2633110C1 (en) | Device for determining number of senior units (zeros) in binary number | |
WO2024066561A1 (en) | Apparatus and method for searching for free memory and chip | |
RU2758205C1 (en) | Two-threshold comparator of the binary bit range | |
US7817653B2 (en) | Priority selection circuit | |
RU2649948C1 (en) | Arbiter of priorities of multirange requests | |
US6487550B1 (en) | Method and apparatus for finding a first element | |
RU2759002C1 (en) | Device of parallel-sequential structure for detecting the boundaries of the range of single bits | |
RU2819111C1 (en) | Device for detecting given k-bit groups of single bits in data units | |
RU2809741C1 (en) | Group structure device for detecting variable bit patterns | |
RU2701709C1 (en) | Device of cascade structure for detection of groups of zero and single bits, determination of their number and maximum groups | |
CN117667010B (en) | Leading zero number determining method and circuit for binary number of circuit |