Nothing Special   »   [go: up one dir, main page]

RU2507680C2 - Триггер, регистр сдвига, схема возбуждения устройства отображения, устройство отображения и панель устройства отображения - Google Patents

Триггер, регистр сдвига, схема возбуждения устройства отображения, устройство отображения и панель устройства отображения Download PDF

Info

Publication number
RU2507680C2
RU2507680C2 RU2012101244/08A RU2012101244A RU2507680C2 RU 2507680 C2 RU2507680 C2 RU 2507680C2 RU 2012101244/08 A RU2012101244/08 A RU 2012101244/08A RU 2012101244 A RU2012101244 A RU 2012101244A RU 2507680 C2 RU2507680 C2 RU 2507680C2
Authority
RU
Russia
Prior art keywords
transistor
signal
terminal
source
trigger
Prior art date
Application number
RU2012101244/08A
Other languages
English (en)
Other versions
RU2012101244A (ru
Inventor
Юхитиро МУРАКАМИ
Сиге ФУРУТА
Ясуси САСАКИ
Макото ЁКОЯМА
Такахиро ЯМАГУТИ
Original Assignee
Шарп Кабусики Кайся
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Шарп Кабусики Кайся filed Critical Шарп Кабусики Кайся
Publication of RU2012101244A publication Critical patent/RU2012101244A/ru
Application granted granted Critical
Publication of RU2507680C2 publication Critical patent/RU2507680C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

Изобретения относятся к вычислительной технике и могут быть использованы в устройствах отображения. Техническим результатом является уменьшение размеров устройства. Триггер содержит первый (p-типа), второй (n-типа), третий (p-типа) и четвертый (p-типа) транзисторы; входные клеммы; первую и вторую выходные клеммы, первый и второй транзисторы составляют первую КМОП-схему, затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим, третий и четвертый транзисторы составляют вторую КМОП-схему, затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим, первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы, вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы, по меньшей мере, один входной транзистор, включенный в группу указанных транзисторов с первого по четвертый, исток входного транзистора соединен с одной из входных клемм. 9 н. и 30 з.п. ф-лы, 75 ил.

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к триггеру и к различным схемам возбуждения устройства отображения.
Уровень техники
На фиг.75 (а) показана схема известного триггера, используемого в качестве схемы возбуждения затворов для жидкокристаллического устройства отображения или аналогичного устройства. Известный триггер (FF) 900, показанный на фиг.75 (а), включает пять p-канальных транзисторов (р100, р101, р102, р103, р104), пять n-канальных транзисторов (n100, n101, n102, n103, n104), клемму SB инвертированного сигнала установки, клемму R сигнала сброса, выходную клемму Q, клемму QB инвертированного выхода и клемму INITB инвертированного сигнала инициализации. В дальнейшем сигнал, поступающий на клемму SB, будет именоваться "SB-сигнал" (инвертированный сигнал установки), сигнал, поступающий на клемму R, будет именоваться "R-сигнал" (сигнал сброса), сигнал, поступающий на клемму INITB, (инвертированный сигнал инициализации) будет именоваться "INITB-сигнал", сигнал, снимаемый (выходящий) с клеммы Q, (выходной сигнал) будет именоваться "Q-сигнал" и сигнал, снимаемый (выходящий) с клеммы QB, (клеммы инвертированного выхода) будет именоваться "QB-сигнал". Далее, электрический потенциал VDD (источник питания высокого напряжения) будет именоваться "Vdd" и электрический потенциал VSS (источник питания низкого напряжения) будет именоваться "Vss".
Здесь, в схеме триггера FF900 (i) исток транзистора р100 соединен с клеммой VDD (источник питания высокого напряжения), (ii) сток транзистора р100, сток транзистора n100, сток транзистора р102, сток транзистора nl02, затвор транзистора р104, затвор транзистора n104 и клемма Q соединены одно с другими, (hi) исток транзистора n100 и сток транзистора nl01 соединены один с другим и (iv) исток транзистора nl01 соединен с клеммой VSS (источник питания низкого напряжения). Далее, в триггере FF900 (i) исток транзистора р101 соединен с клеммой VDD, (ii) сток транзистора р101 и исток транзистора р102 соединены один с другим, (iii) исток транзистора n102 и сток транзистора n103 соединены один с другим, (iv) исток транзистора n103 соединен с клеммой VSS, (v) исток транзистора p104 соединен с клеммой VDD, (vi) сток транзистора р104 и сток транзистора n104 соединены один с другим и (vii) исток транзистора n104 соединен с клеммой VSS. Кроме того, в триггере FF 900 (i) затвор транзистора р101, затвор транзистора n100 и клемма R соединены одно с другим, (ii) затвор транзистора р100, затвор транзистора n101, затвор транзистора n103 и клемма SB соединены одно с другим, (iii) исток транзистора р103 соединен с клеммой VDD, (iv) затвор транзистора р103 соединен с клеммой INITB и (v) затвор транзистора р102, затвор транзистора n102, сток транзистора р103 и клемма QB соединены одно с другим. В схеме триггера FF900 (i) транзистор р100 составляет схему SC установки, (ii) транзистор n100 составляет схему RC сброса, (iii) транзистор n101 составляет схему PDC определения приоритета, (iv) транзистор р103 составляет схему IC инициализации, (v) транзистор р101 и транзистор n103, соответственно, составляет схемы LRC освобождения защелки и (vi) транзистор р102, транзистор n102, транзистор р104 и транзистор n104 составляют схему LC защелки.
Фиг.75 (b) представляет временную диаграмму, иллюстрирующую работу триггера FF900, и фиг.75 (с) представляет таблицу истинности для триггера FF900.
Когда SB-сигнал активен (=низкий уровень) и R-сигнал неактивен (=высокий уровень) (период t1 времени, показанный на фиг.75 (b)), триггер FF900 работает, как описано ниже. Когда SB-сигнал становится активным (=низкий уровень), транзистор р100 (схема SC установки) отпирается. Это приводит к электрическому соединению клеммы Q с клеммой VDD (источник питания высокого напряжения) через транзистор р100. В результате Q-сигнал становится активным (=высокий уровень). Клемма SB электрически соединена с затвором транзистора n103. Поскольку транзистор n103 (схема LRC освобождения защелки) заперт в течение периода времени, когда SB-сигнал имеет низкий уровень, клемма Q не имеет короткого замыкания на клемму VSS (источник питания низкого напряжения). Соответственно, можно устойчиво поддерживать Q-сигнал в активном состоянии (=высокий уровень). Клемма Q соединена с затвором транзистора р104 и затвором транзистора n104. По этой причине, в течение периода времени, когда Q-сигнал имеет высокий уровень, транзистор р104 заперт, а транзистор n104 открыт. Соответственно, клемма QB электрически соединена с клеммой VSS (источник питания низкого напряжения) через транзистор n104, так что QB-сигнал стал активным (=низкий уровень). Клемма QB соединена с затвором транзистора р102 и затвором транзистора n10. По этой причине, в течение периода времени, когда QB-сигнал имеет низкий уровень, транзистор р102 открыт, а транзистор n10 заперт. Кроме того, в течение периода времени, когда R-сигнал имеет низкий уровень, транзистор р101 (схема LRC освобождения защелки) открыт. Соответственно, клемма Q электрически соединена с клеммой VDD (источник питания высокого напряжения) через транзистор р101 и транзистор р102. Как описано выше, в течение периода t1 времени Q-сигнал активен (=высокий уровень), в то время как QB-сигнал тоже активен (=низкий уровень) (см. А на фиг.75 (с)).
Если SB-сигнал неактивен (=высокий уровень) и R-сигнал неактивен (=низкий уровень) (период t2 времени, показанный на фиг.75 (b)), триггер FF900 работает, как описано ниже. Когда R-сигнал перешел на низкий уровень и SB-сигнал перешел на высокий уровень, транзистор n103 отпирается. В этом случае оба транзистора р101 и n103 (схемы LRC освобождения защелки) открыты, так что эта схема защелки образована (i) инвертором, составленным из транзистора р102 и транзистора n102, и (ii) другим инвертором, составленным из транзистора р104 и транзистора n104 (схема LC защелки включена). Здесь, поскольку оба транзистора - транзистор р100 (схема SC установки), передающий напряжение от клеммы VDD к клемме Q, и транзистор n100 (схема RC сброса) передающий напряжение Vss к клемме Q, заперты, электрическое напряжение в схему LC защелки не поступает. В таком защелкнутом состоянии сохраняется состояние, в котором SB-сигнал не изменялся, т.е. состояние, имевшее место в период t1 времени (Q-сигнал имеет высокий уровень, когда QB-сигнал имеет низкий уровень), сохраняется в течение периода t2 времени (см. С на фиг.75 (с)).
Когда SB-сигнал неактивен (=высокий уровень) и R-сигнал активен (=высокий уровень) (период t3 времени показан на фиг.75 (b)), триггер FF 900 работает, как описано ниже. Когда R-сигнал стал активным (=высокий уровень), транзистор n100 (схема RC сброса) отпирается. Поскольку SB-сигнал имеет высокий уровень, транзистор n101 (схема PDC определения приоритета) открыт. Поскольку оба транзистора - транзистор n100 и транзистор n101, открыты, клемма Q электрически соединена с источником напряжения VSS. Транзистор р101 (схема определения защелки) заперт в течение периода времени, когда R-сигнал имеет высокий уровень, так что клемма Q и клемма VDD не будут короткозамкнуты одна с другой. Соответственно, можно устойчиво поддерживать Q-сигнал в неактивном состоянии (=низкий уровень). Далее, поскольку транзистор n104 заперт и транзистор р104 открыт в течение периода времени, когда Q-сигнал имеет низкий уровень, клемма QB оказывается соединена с клеммой VDD электрически. В результате QB-сигнал переходит на высокий уровень. Более того, поскольку в период времени, когда QB-сигнал имеет высокий уровень и SB-сигнал имеет высокий уровень, (i) оба транзистора - транзистор n102 и транзистор n103, (схема LRC освобождения защелки) открыты и (ii) транзистор р102 заперт. Соответственно, клемма Q электрически соединена с клеммой VSS через транзистор n102 и транзистор n103. Как описано выше, в течение периода t3 времени Q-сигнал неактивен (=низкий уровень) и QB-сигнал неактивен (=высокий уровень) (см. D на фиг.75 (с)).
Когда SB-сигнал неактивен (=высокий уровень) и R-сигнал неактивен (=низкий уровень) (период t4 времени, показанный на фиг.75 (b)), триггер FF900 работает, как описано ниже. Когда SB-сигнал перешел на высокий уровень и R-сигнал перешел на низкий уровень, оба транзистора - транзистор р101 и транзистор n103, (схемы LRC освобождения защелки) отпираются. Это включает схему LC защелки. Соответственно, состояние, в котором R-сигнал не изменил свое состояние, сохраняется, т.е. состояние, имевшее место в течение периода t3 времени (Q-сигнал имеет низкий уровень, когда QB-сигнал имеет высокий уровень), сохраняется в течение периода t4 времени.
Инвертированный сигнал инициализации, т.е. INITB-сигнал, в нормальном состоянии неактивен (=высокий уровень), так что транзистор р103 (схема 1C инициализации) в нормальном состоянии заперт. Для инициализации триггера можно принудительно установить выходной сигнал (Q-сигнал) триггера, переведя INITB-сигнал в активное состояние. В триггере FF900, когда INITB-сигнал стал активным (=низкий уровень), транзистор р103 отпирается. В результате клемма QB и клемма VDD оказываются электрически соединены одна с другой, так что QB-сигнал переходит на высокий уровень. Транзистор n10 открыт в течение периода времени, когда QB-сигнал имеет высокий уровень. Далее, транзистор n103 открыт в течение периода времени, когда SB-сигнал неактивен (высокий уровень). Соответственно, клемма Q оказывается электрически соединена с клеммой VSS через транзистор n102 и транзистор n103, так что Q-сигнал становится неактивным (=низкий уровень).
Отметим, что транзистор n101 (схема определения приоритета) задает, какой из сигналов - SB-сигнал или R-сигнал, имеет приоритет, в случае, когда оба сигнала - SB-сигнал и R-сигнал, стали активными одновременно. В триггере FF900, когда SB-сигнал стал активным (=низкий уровень) и R-сигнал стал активным (=высокий уровень), оба транзистора - транзистор р100 и транзистор n100, отпираются. В этом случае транзистор n101 (схема определения приоритета) запирается, так что схема RC сброса и клемма VSS оказываются отделены электрически одна от другой, а клемма Q электрически соединена с клеммой VDD через транзистор р100. Другими словами, SB-сигнал имеет приоритет.
Перечень литературы
[Патентная литература]
Патентная литература 1
Публикация заявки на патент Японии, Tokukai, No. 2001-135093 А (дата публикации: 18 мая 2001 г.)
Сущность изобретения
Техническая проблема
В описанном выше известном триггере схема занимает большую площадь. Это было препятствием для уменьшения размеров устройства (такого как регистр сдвига и различные схемы возбуждения устройства отображения), включающего такой известный триггер.
Целью настоящего изобретения является создание компактного триггера или различных компактных схем возбуждения устройства отображения.
Решение проблемы
Триггер согласно настоящему изобретению включает: первый транзистор, представляющий собой p-канальный транзистор; второй транзистор, представляющий собой n-канальный транзистор; третий транзистор, представляющий собой p-канальный транзистор; четвертый транзистор, представляющий собой n-канальный транзистор; несколько входных клемм; первую выходную клемму; вторую выходную клемму; и входной транзистор, первый транзистор и второй транзистор составляют первую КМОП-схему, так что затворы этих транзисторов соединены один с другим и стоки соединены один с другим, третий транзистор и четвертый транзистор составляют вторую КМОП-схему, так что затворы этих транзисторов соединены один с другим и стоки соединены один с другим, первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы, вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы, затвор входного транзистора соединен с одной из нескольких входных клемм, а исток этого транзистора соединен с другой из этих нескольких входных клемм. Отметим, что сток входного транзистора соединен с первой выходной клеммой прямо или не прямо (через релейный транзистор).
В настоящем описании один (на выходной стороне) из двух электропроводных электродов транзистора (p-канального транзистора или n-канального транзистора) называется «сток». В описанной выше конфигурации, если оба сигнала, поступающие на разные входные клеммы, стали активными одновременно, один из этих сигналов, поступающих на разные входные клеммы, может быть передан на выход, поскольку указанный один из сигналов имеет приоритет и без использования схемы определения приоритета, которая была нужна в известном триггере. Это делает возможным создание еще более компактного триггера.
Преимущества изобретения
Как описано выше, при использовании такой схемы становится возможным создать компактный триггер, компактный регистр сдвига или компактную схему возбуждения устройства отображения.
Краткое описание чертежей
Фиг.1 представляет пояснительный вид, иллюстрирующий триггер в соответствии с вариантом 1 настоящего изобретения: фиг.1 (а) показывает электрическую схему, фиг.1 (b) показывает временную диаграмму и фиг.1 (с) показывает таблицу истинности.
Фиг.2 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.2 (а) показывает электрическую схему, фиг.2 (b) показывает временную диаграмму и фиг.2 (с) показывает таблицу истинности.
Фиг.3 представляет пояснительный вид, иллюстрирующий триггер в соответствии с вариантом 2 настоящего изобретения: фиг.3 (а) показывает электрическую схему, фиг.3 (b) показывает временную диаграмму и фиг.3 (с) показывает таблицу истинности.
Фиг.4 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.4 (а) показывает электрическую схему, фиг.4 (b) показывает временную диаграмму и фиг.4 (с) показывает таблицу истинности.
Фиг.5 представляет пояснительный вид, иллюстрирующий триггер в соответствии с вариантом 3 настоящего изобретения: фиг.5 (а) показывает электрическую схему, фиг.5 (b) показывает временную диаграмму и фиг.5 (с) показывает таблицу истинности.
Фиг.6 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.6 (а) показывает электрическую схему, фиг.6 (b) показывает временную диаграмму и фиг.6 (с) показывает таблицу истинности.
Фиг.7 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.7 (а) показывает электрическую схему, фиг.7 (b) показывает временную диаграмму и фиг.7 (с) показывает таблицу истинности.
Фиг.8 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.8 (а) показывает электрическую схему, фиг.8 (b) показывает временную диаграмму и фиг.8 (с) показывает таблицу истинности.
Фиг.9 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.9 (а) показывает электрическую схему, фиг.9 (b) показывает временную диаграмму и фиг.9 (с) показывает таблицу истинности.
Фиг.10 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.10 (а) показывает электрическую схему, фиг.10 (b) показывает временную диаграмму и фиг.10 (с) показывает таблицу истинности.
Фиг.11 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.11 (а) показывает электрическую схему, фиг.11 (b) показывает таблицу истинности.
Фиг.12 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.12 (а) показывает электрическую схему, фиг.12 (b) показывает таблицу истинности.
Фиг.13 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.13 (а) показывает электрическую схему, фиг.13 (b) показывает таблицу истинности.
Фиг.14 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.14 (а) показывает электрическую схему, фиг.14 (b) показывает таблицу истинности.
Фиг.15 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.15 (а) показывает электрическую схему, фиг.15 (b) показывает таблицу истинности.
Фиг.16 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.16 (а) показывает электрическую схему, фиг.16 (b) показывает таблицу истинности.
Фиг.17 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.17 (а) показывает электрическую схему, фиг.17 (b) показывает таблицу истинности.
Фиг.18 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.18 (а) показывает электрическую схему, фиг.18 (b) показывает таблицу истинности.
Фиг.19 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.19 (а) показывает электрическую схему, фиг.19 (b) показывает таблицу истинности.
Фиг.20 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.20 (а) показывает электрическую схему, фиг.20 (b) показывает таблицу истинности.
Фиг.21 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.21 (а) показывает электрическую схему, фиг.21 (b) показывает таблицу истинности.
Фиг.22 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 2 настоящего изобретения: фиг.22 (а) показывает электрическую схему, фиг.22 (b) показывает таблицу истинности.
Фиг.23 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.23 (а) показывает электрическую схему, фиг.23 (b) показывает таблицу истинности.
Фиг.24 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.24 (а) показывает электрическую схему, фиг.24 (b) показывает таблицу истинности.
Фиг.25 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.25 (а) показывает электрическую схему, фиг.25 (b) показывает таблицу истинности.
Фиг.26 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.26 (а) показывает электрическую схему, фиг.26 (b) показывает таблицу истинности.
Фиг.27 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 1 настоящего изобретения: фиг.27 (а) показывает электрическую схему, фиг.27 (b) показывает таблицу истинности.
Фиг.28 представляет вид, схематично иллюстрирующий конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.29 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.28.
Фиг.30 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.28.
Фиг.31 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.32 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.33 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.32.
Фиг.34 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.32.
Фиг.35 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.36 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.37 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.38 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.37.
Фиг.39 представляет электрическую схему, показывающую D-защелку в схеме возбуждения G-Gs устройства отображения, изображенного на фиг.37.
Фиг.40 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.37.
Фиг.41 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.37.
Фиг.42 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.43 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.42.
Фиг.44 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.42.
Фиг.45 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.42.
Фиг.46 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.47 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.46.
Фиг.48 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.46.
Фиг.49 представляет электрическую схему, иллюстрирующую модифицированный пример схемы, изображенной на фиг.43.
Фиг.50 представляет временную диаграмму, показывающую модифицированный пример временной диаграммы, изображенной на фиг.40 или фиг.44.
Фиг.51 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.52 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.51.
Фиг.53 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.51.
Фиг.54 представляет электрическую схему, иллюстрирующую схему И-НЕ в регистре сдвига в устройстве отображения, изображенном на фиг.51.
Фиг.55 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.56 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.55.
Фиг.57 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.55.
Фиг.58 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.59 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.58.
Фиг.60 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.58.
Фиг.61 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.62 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.61.
Фиг.63 представляет временную диаграмму, показывающую сигналы управления устройством отображения, изображенным на фиг.61.
Фиг.64 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.65 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.64.
Фиг.66 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.67 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.68 представляет вид, схематично иллюстрирующий другую конфигурацию устройства отображения согласно настоящему изобретению.
Фиг.69 представляет электрическую схему, иллюстрирующую каждый из нескольких каскадов регистра сдвига в устройстве отображения, показанном на фиг.68.
Фиг.70 представляет пояснительный вид, иллюстрирующий другой триггер, используемый в устройстве отображения согласно настоящему изобретению: фиг.70 (а) показывает электрическую схему, фиг.70 (b) показывает временную диаграмму и фиг.70 (с) показывает таблицу истинности.
Фиг.71 представляет пояснительный вид, иллюстрирующий другой триггер, используемый в устройстве отображения согласно настоящему изобретению: фиг.71 (а) показывает электрическую схему, фиг.71 (b) показывает таблицу истинности.
Фиг.72 представляет пояснительный вид, иллюстрирующий другой триггер в соответствии с вариантом 3 настоящего изобретения: фиг.72 (а) показывает электрическую схему, фиг.72 (b) показывает таблицу истинности.
Фиг.73 представляет временную диаграмму, показывающую другой модифицированный пример временной диаграммы, изображенной на фиг.40 или фиг.44.
Фиг.74 представляет временную диаграмму, показывающую другой модифицированный пример временной диаграммы, изображенной на фиг.40 или фиг.44.
Фиг.75 представляет электрическую схему, иллюстрирующую известный триггер.
Подробное описание изобретения
Варианты настоящего изобретения описаны ниже со ссылками на фиг.1-74. В последующем описании RS-триггер (в дальнейшем обозначаемый триггер "FF", где это подходит) принимает (i) сигнал установки (S-сигнал или SB-сигнал) через клемму установки (клемма S или клемма SB), (ii) сигнал сброса (R-сигнал или RB-сигнал) через клемму сброса (клемма R или клемма RB) и (iii) сигнал инициализации (INIT-сигнал или INITB-сигнал) через клемму инициализации (клемма INIT или клемма INITB). Кроме того, RS-триггер передает на выход (i) Q-сигнал через выходную клемму (клемму Q) и (ii) QB-сигнал через клемму инвертированного выхода (клемма QB). Отметим, что электрическое напряжение источника питания высокого напряжения (VDD) равно Vdd (в дальнейшем именуется «высокое», где это подходит), а электрическое напряжение источника питания низкого напряжения (VSS) равно Vss (в дальнейшем именуется «низкое», где это подходит). Указанные S-сигнал (сигнал установки), R-сигнал (сигнал сброса), INIT-сигнал (сигнал инициализации) и Q-сигнал (выходной сигнал) имеют высокий уровень, когда они активны. Указанные SB-сигнал (инвертированный сигнал установки), RB-сигнал (инвертированный сигнал сброса), INITB-сигнал (инвертированный сигнал инициализации) и QB-сигнал (инвертированный выходной сигнал) имеют низкий уровень, когда они активны.
[Триггер согласно варианту 1]
Фиг.1 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера согласно варианту 1 настоящего изобретение. Триггер FF 101, показанный на фиг.1 (а), включает (i) p-канальный транзистор р1 и n-канальный транзистор n1, которые составляют КМОП-схему, (n) p-канальный транзистор р2 и n-канальный транзистор n2, которые составляют другую КМОП-схему, (iii) клемму SB, (iv) клемму RB, (v) клемму Q, (vi) клемму QB и (vii) клемму INIT. В схеме триггера FF 101 (i) затвор транзистора р1, затвор транзистора n1, сток транзистора р2, сток транзистора n2 и клемма Q соединены одно с другим, (ii) сток транзистора р1, сток транзистора n1, затвор транзистора р2, затвор транзистора n2 и клемма QB соединены одно с другим, (iii) исток транзистора р1 соединен с клеммой SB, (iv) исток транзистора р2 соединен с клеммой RB, (v) исток транзистора n1 соединен с клеммой INIT и (vi) исток транзистора n2 соединен с клеммой VSS (источник питания низкого напряжения). Здесь транзистор р1, транзистор n1, транзистор р2 и транзистор n2 составляют схему LC защелки.
Фиг.1 (b) представляет временную диаграмму, показывающую работу триггера FF 101 (когда INIT-сигнал неактивен), и фиг.1 (с) представляет таблицу истинности для триггера FF 101 (когда INIT-сигнал неактивен).
Последующее описание относится к работе триггера FF 101 в случае, когда SB-сигнал активен (=низкий уровень) и RB-сигнал неактивен (=высокий уровень) (период t1 времени). Когда выходной 0-сигнал имеет низкий уровень и выходной QB-сигнал имеет высокий уровень, транзистор р1 открыт. В таких условиях, когда SB-сигнал стал активным (=низкий уровень), электрический потенциал клеммы QB снижается до уровня Vss + Vth (пороговое напряжение). Когда электрический потенциал клеммы QB уменьшается и становится по существу равным Vss, транзистор р2 отпирается, а транзистор n2 запирается (если пороговое напряжение транзистора n2 не меньше напряжения Vth, транзистор n2 запирается полностью). Здесь, поскольку RB-сигнал неактивен (=высокий уровень =Vdd), выходной Q-сигнал перешел на высокий уровень. Клемма Q соединена с затвором транзистора р1 и с затвором транзистора n1. Соответственно, когда клемма Q переходит на высокий уровень, транзистор р1 запирается, а транзистор n1 отпирается. В течение периода времени, отличного от периода времени инициализации, INIT-сигнал имеет низкий уровень (Vss). Соответственно, когда транзистор n1 отпирается, выходной QB-сигнал тоже переходит на низкий уровень (Vss). Когда QB-сигнал имеет низкий уровень, транзистор р2 открыт, а транзистор n2 заперт. В этом случае клемма Q оказывается отсоединена электрически от клеммы VSS и передает на выход RB-сигнал (=высокий уровень =Vdd). Как описано выше, выходной QB-сигнал начинает сразу же смещаться к уровню напряжения Vss + Vth, но выходной Q-сигнал поступает по цепи обратной связи назад через схему LC защелки. В результате выходной QB-сигнал устойчиво остается на низком (Vss) уровне. Отметим, что когда SB-сигнал сдвигается от состояния высокого уровня к состоянию низкого уровня, сток транзистора р1 не имеет электрического соединения с каким-либо открытым транзистором. Соответственно, схема освобождения защелки не нужна.
Последующее описание относится к работе триггера FF 101 в случае, когда SB-сигнал неактивен (=высокий уровень) и RB-сигнал неактивен (=высокий уровень) (период t2 времени). Указанный INIT-сигнал имеет низкий уровень (Vss) в течение периода времени, отличного от периода времени инициализации. Вследствие этого, когда SB-сигнал и RB-сигнал имеют высокий уровень, схема LC защелки оказывается включена. Соответственно, состояние, в котором SB-сигнал не изменялся, сохраняется. Иными словами, состояние, имевшее место в периоде t1 (выходной Q-сигнал имеет высокий уровень, и выходной QB-сигнал имеет низкий уровень) сохраняется в периоде t2.
Последующее описание относится к работе триггера FF 101 в случае, когда SB-сигнал неактивен (=высокий уровень) и RB-сигнал активен (=низкий уровень) (период t3 времени). Когда выходной Q-сигнал имеет высокий уровень и выходной QB-сигнал имеет низкий уровень, транзистор р2 открыт. В такой ситуации, когда RB-сигнал стал активным (=низкий уровень), электрический потенциал клеммы Q уменьшается до уровня Vss + Vth (пороговое напряжение). Когда электрический потенциал клеммы Q уменьшился и стал по существу равным напряжению Vss, транзистор р1 открывается, а транзистор n1 запирается (если пороговое напряжение транзистора n1 не меньше напряжения Vth, транзистор n1 запирается полностью). Здесь SB-сигнал неактивен (=высокий уровень =Vdd), так что выходной QB-сигнал переходит на высокий уровень. Клемма QB соединена с затвором транзистора р2 и с затвором транзистора n2. Соответственно, когда выходной QB-сигнал переходит на высокий уровень, транзистор р2 запирается, а транзистор n2 открывается. Когда транзистор n2 открыт, клемма Q оказывается электрически соединена с клеммой VSS, вследствие чего Q-сигнал переходит на низкий уровень (Vss). Когда клемма Q имеет низкий уровень, транзистор р1 открыт, а транзистор n1 заперт. Соответственно, клемма QB отсоединена электрически от клеммы EMIT и передает на выход SB-сигнал (высокий уровень =Vdd). Как описано выше, выходной Q-сигнал сразу же начинает смещаться к уровню напряжения Vss + Vth, но выходной QB-сигнал поступает по цепи обратной связи назад через схему LC защелки, вследствие чего выходной Q-сигнал устойчиво остается на низком уровне (Vss). Отметим, что сток транзистора р2 не имеет электрического соединения с каким-либо открытым транзистором, когда RB-сигнал сдвигается от состояния с высоким уровнем к состоянию с низким уровнем. Соответственно, схема освобождения защелки не нужна.
Последующее описание относится к работе триггера FF 101 в случае, когда SB-сигнал неактивен (=высокий уровень) и RB-сигнал неактивен (=высокий уровень) (период t4 времени). Указанный INIT-сигнал имеет низкий уровень (Vss) в течение периода времени, отличного от периода времени инициализации. Вследствие этого, когда SB-сигнал имеет высокий уровень и RB-сигнал имеет высокий уровень, схема LC защелки оказывается включена. Соответственно, состояние, в котором SB-сигнал не изменялся, сохраняется. Иными словами, состояние, имевшее место в периоде t3 (выходной Q-сигнал имеет низкий уровень, и выходной QB-сигнал имеет высокий уровень) сохраняется в периоде t4.
Последующее описание относится к работе триггера FF 101, когда INIT-сигнал активен (=высокий уровень) (инициализация). Когда выходной Q-сигнал имеет низкий уровень и выходной QB-сигнал имеет высокий уровень, транзистор n1 заперт. В такой ситуации, когда INIT-сигнал перешел на высокий уровень, нет никакого влияния на выходные сигналы триггера (Q-сигнал имеет низкий уровень, и QB-сигнал имеет высокий уровень). Когда выходной Q-сигнал имеет высокий уровень и выходной QB-сигнал имеет низкий уровень, транзистор n1 открыт. В такой ситуации, когда INIT-сигнал перешел на высокий уровень, электрический потенциал клеммы QB увеличивается до уровня Vdd-Vth (пороговое напряжение). Когда электрический потенциал клеммы QB увеличивается и становится по существу равен Vdd, транзистор n2 отпирается и транзистор р2 запирается (когда пороговое напряжение транзистора р2 не меньше Vth, транзистор р2 полностью запирается). В этом случае клемма Q оказывается электрически соединена с клеммой VSS, так что выходной Q-сигнал переходит на низкий уровень (=Vss). Клемма Q соединена с затвором транзистора р1 и затвором транзистора n1. Соответственно, когда выходной Q-сигнал переходит на низкий уровень, транзистор n1 запирается, а транзистор р1 отпирается. Здесь SB-сигнал неактивен (=высокий уровень =Vdd), так что выходной QB-сигнал переходит на высокий уровень. Когда выходной QB-сигнал имеет высокий уровень, транзистор n2 открыт, а транзистор р2 заперт. Соответственно, клемма Q оказывается электрически отделена от клеммы RB и передает на выход низкий уровень (Vss). Как описано выше, выходной QB-сигнал сразу же начинает сдвигаться к уровню потенциала Vdd-Vth, но выходной Q-сигнал поступает по цепи обратной связи назад через схему LC защелки. Соответственно, выходной QB-сигнал устойчиво остается на высоком уровне (Vdd). Применение описанного выше способа позволяет осуществлять инициализацию без использования схемы инициализации.
Когда оба сигнала, SB-сигнал и RB-сигнал, активны (=низкий уровень), транзистор р1, транзистор р2, транзистор n1 и транзистор n2 оказываются заперты (плавающее состояние), когда потенциалы обеих клемм, клеммы Q и клеммы QB, становятся равны напряжению Vss + Vth. В этом случае выходные сигналы (Q-сигнал и QB-сигнал) находятся в неопределенном состоянии.
Как описано выше, в схеме триггера FF 101 (i) транзистор р1, транзистор n1, транзистор р2 и транзистор n2 (две CMOS-схемы) составляют схему защелки, (ii) исток транзистора р1 соединен с клеммой SB, (iii) исток транзистора р2 соединен с клеммой RB и (iv) исток транзистора n1 соединен с клеммой INIT. В такой схеме можно выполнять операцию установки, операцию защелкивания, операцию сброса и операцию инициализации без использования схемы установки, схемы сброса, схемы освобождения защелки и схемы инициализации, каждая из которых была необходима в известном триггере (см. фиг.70).
Можно модифицировать схему, представленную на фиг.1 (а), чтобы соединить исток транзистора n1 с клеммой VSS, как это сделано в триггере FF 105, показанном на фиг.21 (а). На фиг.21 (b) представлена таблица истинности для триггера FF 105.
Фиг.2 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 102, который представляет собой модифицированный пример триггера, показанного на фиг.1 (а). Триггер FF 102, показанный на фиг.2 (а), включает (i) p-канальный транзистор р3 и n-канальный транзистор n3, которые составляют КМОП-схему, (ii) p-канальный транзистор р4 и n-канальный транзистор n4, которые составляют другую КМОП-схему, (iii) клемму S, (iv) клемму R, (v) клемму Q, (vi) клемму QB и (vii) клемму INITB. В схеме триггера FF 102 (i) затвор транзистора р3, затвор транзистора n3, сток транзистора р4, сток транзистора n4 и клемма Q соединены одно с другим, (ii) сток транзистора р3, сток транзистора n3, затвор транзистора р4, затвор транзистора n4 и клемма QB соединены одно с другим, (iii) исток транзистора n4 соединен с клеммой S, (iv) исток транзистора n3 соединен с клеммой R, (v) исток транзистора р4 соединен с клеммой INITB и (vi) исток транзистора р3 соединен с клеммой VDD (источник питания высокого напряжения). Здесь транзистор p3, транзистор n3, транзистор р4 и транзистор n4 составляют схему LC защелки.
Фиг.2 (b) представляет временную диаграмму, показывающую работу триггера FF 102 (когда INITB-сигнал неактивен), а фиг.2 (с) представляет таблицу истинности для триггера FF 102 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 102 является таковым, что (i) он находится в состоянии удержания в течение периода времени, когда S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, когда S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, когда S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он находится в неопределенном состоянии в течение периода времени, когда S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.2 (b) и (с)).
Фиг.19 (а) представляет электрическую схему, иллюстрирующую другую конфигурацию триггера согласно варианту 1 настоящего изобретения. Триггер FF 103, показанный на фиг.19 (а), включает (i) p-канальный транзистор Р1 и n-канальный транзистор N1, которые составляют КМОП-схему, (ii) p-канальный транзистор Р2 и n-канальный транзистор N2, которые составляют другую КМОП-схему, (iii) клемму SB, (iv) клемму R, (v) клемму INITB, (vi) клемму Q и (vii) клемму QB. В схеме триггера FF 103 (i) затвор транзистора Р1, затвор транзистора N1, сток транзистора Р2, сток транзистора N2, и клемма Q соединены одно с другим, (ii) сток транзистора Р1, сток транзистора N1, затвор транзистора Р2, и затвор транзистора N2 соединены одно с другим, (iii) исток транзистора Р1 соединен с клеммой SB, (iv) исток транзистора N1 соединен с клеммой R, (v) исток транзистора Р2 соединен с клеммой INITB и (vi) исток транзистора N2 соединен с клеммой VSS. Здесь, транзистор Р1, транзистор N1, транзистор Р2 и транзистор N2 составляют схему LC защелки.
Фиг.19 (b) представляет таблицу истинности для триггера FF 103 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 103 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (ii) он находится в состоянии удержания в течение периода времени, когда SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (iii) он находится в неопределенном состоянии в течение периода времени, когда SB-сигнал имеет низкий уровень (активен) и R-сигнал is имеет высокий уровень (активен), и (iv) он имеет высокий уровень (активен) в течение периода времени, когда SB-сигнал is имеет низкий уровень (активен) и R-сигнал имеет низкий уровень (неактивен) (см. фиг.19 (b)).
Фиг.20 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 104, являющегося модифицированным примером триггера, показанного на фиг.19 (а). Триггер FF 104, изображенный на фиг.20 (а), включает (i) p-канальный транзистор Р3 и n-канальный транзистор N3, которые составляют КМОП-схему, (ii) p-канальный транзистор Р4 и n-канальный транзистор N4, которые составляют другую КМОП-схему, (iii) клемму S, (iv) клемму RB, (v) клемму INIT, (vi) клемму Q и (vii) клемму QB. В схеме триггера FF 104 (i) затвор транзистора Р3, затвор транзистора N3, сток транзистора Р4, сток транзистора N4 и клемма Q соединены одно с другим, (ii) сток транзистора Р3, сток транзистора N3, затвор транзистора Р4 и затвор транзистора N4 соединены одно с другим, (iii) исток транзистора N4 соединен с клеммой S, (iv) исток транзистора Р4 соединен с клеммой RB, (v) исток транзистора N3 соединен с клеммой INIT и (vi) исток транзистора Р3 соединен с клеммой VDD. Здесь, транзистор Р3, транзистор N3, транзистор Р4 и транзистор N4 составляют схему LC защелки.
Фиг.20 (b) представляет таблицу истинности для триггера FF 104 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 104 является таковым, что (i) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (ii) он находится в неопределенном состоянии в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (iii) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен), и (iv) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен) (см. фиг.20 (b)).
[Триггер согласно варианту 2]
Фиг.3 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера согласно варианту 2 настоящего изобретения. Триггер FF 201, показанный на фиг.3 (а), включает (i) p-канальный транзистор р6 и n-канальный транзистор n5, которые составляют КМОП-схему, (ii) p-канальный транзистор р8 и n-канальный транзистор n7, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р5 и р7, (iv) n-канальные транзисторы n6 и n8, (v) клемму SB, (vi) клемму RB, (vii) клемму INITB, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 201 (i) затвор транзистора р6, затвор транзистора n5, сток транзистора р7, сток транзистора р8, сток транзистора n7 и клемма QB соединены одно с другим, (ii) сток транзистора р6, сток транзистора n5, сток транзистора р5, затвор транзистора р8, затвор транзистора n7 и клемма Q соединены одно с другим, (iii) исток транзистора n5 и сток транзистора n6 соединены один с другим, (iv) исток транзистора n7 и сток транзистора n8 соединены один с другим, (v) затвор транзистора р5 и затвор транзистора n6 соединены с клеммой SB, (vi) исток транзистора р5, затвор транзистора р7 и затвор транзистора n8 соединены с клеммой RB, (vii) исток транзистора р6 соединен с клеммой INITB, (viii) исток транзистора р7 и исток транзистора р8 соединены с клеммой VDD и (ix) исток транзистора n6 и исток транзистора n8 соединены с клеммой VSS. Здесь, транзистор р6, транзистор n5, транзистор р8 и транзистор n7 составляют схему LC защелки. Транзистор р5 служит транзистором ST установки. Транзистор р7 служит транзистором RT сброса. Транзистор n6 служит транзистором LRT освобождения защелки (освобождающий транзистор). Транзистор n8 служит транзистором LRT освобождения защелки (освобождающий транзистор).
Фиг.3 (b) представляет временную диаграмму, показывающую работу триггера FF 201 (когда INITB-сигнал неактивен), и фиг.3 (с) представляет таблицу истинности для триггера FF 201 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 201 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.3 (b) и (с)).
Например, в течение периода t1 времени, показанного на фиг.3 (b), клемма Q получает напряжение Vdd от клеммы RB. Это отпирает транзистор n7. Соответственно, клемма QB получает напряжение Vss (низкий уровень). При этом в течение периода t2 времени SB-сигнал находится на высоком уровне. Это вызывает запирание транзистора р5 и отпирание транзистора n6. Соответственно, состояние, имевшее место в период t1, сохраняется в течение периода t2. В течение периода t3 времени RB-сигнал находится на низком уровне. Это вызывает отпирание транзистора р7. Соответственно, клемма QB получает напряжение Vdd (высокий уровень). Далее, транзистор n5 отпирается, так что клемма Q получает напряжение Vss. Когда оба сигнала - SB-сигнал и RB-сигнал, перешли на низкий уровень (активен), (i) транзистор р7 отпирается и клемма QB получает напряжение Vdd (высокий уровень) и (ii) клемма Q получает напряжение Vss + Vth (пороговое напряжение транзистора р5) через транзистор р5.
Более того, когда оба сигнала, SB-сигнал и RB-сигнал, становятся неактивными в период времени, в котором INITB-сигнал активен, оба выходных сигнала, Q-сигнал и QB-сигнал, триггера FF 201 становятся неактивными.
Например, если в период времени, в котором INITB-сигнал имеет низкий уровень (активен), оба сигнала, SB-сигнал и RB-сигнал, переходят из состояния А, в котором оба эти сигнала, SB-сигнал и RB-сигнал, имеют низкий уровень (активен), в состояние X, в котором оба эти сигнала, SB-сигнал и RB-сигнал, имеют высокий уровень (неактивен), выходные сигналы на соответствующих клемме Q и клемме QB остаются такими же, как и в состоянии А. Это происходит потому, что (i) в состоянии А транзистор р7 открыт, а транзистор р6 заперт, так что клемма QB получает напряжение Vdd (высокий уровень), а клемма Q получает напряжение Vss, и также (ii) транзистор р6 остается заперт в состоянии X. Далее, если в период времени, в котором INITB-сигнал имеет низкий уровень (активен), SB-сигнал и RB-сигнал переходят из состояния В, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), в состояние X, в котором оба сигнала, SB-сигнал и RB-сигнал, имеют высокий уровень (неактивен), выходные сигналы на соответствующих клемме Q и клемме QB остаются такими же, как и в состоянии В. Это происходит потому, что (i) в состоянии В транзистор р7 и транзистор р5 - оба открыты, так что клемма QB получает напряжение Vdd (высокий уровень) и клемма Q получает напряжение Vss (низкий уровень), а также (ii) транзистор р6 в состоянии Х остается заперт. Более того, если в период времени, в котором INITB-сигнал имеет низкий уровень (активен), SB-сигнал и RB-сигнал переходят из состояния С, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), в состояние X, в котором оба сигнала, SB-сигнал и RB-сигнал, имеют высокий уровень (неактивен), клемма Q получает напряжение Vss (низкий уровень), и клемма QB получает напряжение Vdd (высокий уровень). Иными словами, выходные сигналы на соответствующих клемме Q и клемме QB в состоянии С находятся в неопределенном состоянии. Когда транзистор р6 отпирается непосредственно перед тем, как SB-сигнал и RB-сигнал изменят свое состояние в соответствии с переходом от состояния С в состояние X, потенциал клеммы Q сразу же становится равным Vss + Vth (пороговое напряжение транзистора р6). Это вызывает отпирание транзистора р8, так что клемма QB получает напряжение Vdd (высокий уровень). В этом случае транзистор n5, с которым соединена клемма QB, отпирается, так что клемма Q получает напряжение Vss (низкий уровень). Далее, если транзистор р6 запирается непосредственно перед тем, как SB-сигнал и RB-сигнал перешли из состояния С в состояние X, т.е. в ситуации, когда транзистор р6, составляющий схему LC защелки, заперт, а транзистор n5, составляющий инвертор, открыт, клемма Q получает напряжение Vss (низкий уровень). Это вызывает отпирание транзистора р8, затвор которого соединен с клеммой Q. Соответственно, клемма QB получает напряжение Vdd (высокий уровень). Как описано выше, клемма Q получает напряжение Vss (низкий уровень), и клемма QB получает напряжение Vdd (высокий уровень) в состоянии X, независимо от того, каким неопределенным состоянием является состояние С.
Как описано выше, в схеме триггера FF 201 (i) транзистор р6, транзистор n5, транзистор р8 и транзистор n7 (две КМОП-схемы) составляют схему защелки, (ii) клемма RB соединена с (а) затвором транзистора р7, который служит транзистором RT сброса, и (b) истоком транзистора р5, который служит транзистором ST установки, и (iii) исток транзистора р6 соединен с клеммой INITB. В такой конфигурации можно выполнять операцию установки, операцию защелкивания, операцию сброса, операцию определения приоритета (когда оба сигнала - SB-сигнал и RB-сигнал, стали активным одновременно), и инициализации без применения схемы определения приоритета и схемы инициализации, каждая из которых была нужна в обычном триггере (см. фиг.70). Как описано выше, в триггере FF 201, когда SB-сигнал и RB-сигнал стали активными одновременно, RB-сигнал (сброс) имеет приоритет, так что выходной сигнал на клемме QB становится неактивным.
Отметим, что триггер FF 201, показанный на фиг.3 (а), может быть модифицирован таким образом, что исток транзистора р6 будет соединен с клеммой VDD, как в триггере FF 209, изображенном на фиг.22 (а). Фиг.22 (b) представляет таблицу истинности для триггера FF 209.
Фиг.4 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 202, который является модифицированным примером триггера, показанного на фиг.3 (а). Триггер FF 202, изображенный на фиг.4 (а), включает (i) p-канальный транзистор р10 и n-канальный транзистор n10, которые составляют КМОП-схему, (ii) p-канальный транзистор р12 и n-канальный транзистор n12, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р9 и p11, (iv) n-канальные транзисторы n9 и n12, (v) клемму S, (vi) клемму R, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 202 (i) затвор транзистора р10, затвор транзистора n10, сток транзистора р12, сток транзистора n12, сток транзистора n9 и клемма QB соединены одно с другим, (ii) сток транзистора р10, сток транзистора n10, сток транзистора n10, затвор транзистора р12, затвор транзистора n12, сток транзистора n11 и клемма Q соединены одно с другим, (iii) исток транзистора р10 и сток транзистора n9 соединены один с другим, (iv) исток транзистора р12 и сток транзистора p11 соединены один с другим, (v) затвор транзистора n9 и затвор транзистора n11 соединены с клеммой S, (vi) исток транзистора n9, затвор транзистора р9 и затвор транзистора n11 соединены с клеммой R, (vii) исток транзистора n12 соединен с клеммой INIT, (viii) исток транзистора р9 и исток транзистора р11 соединены с клеммой VDD и (ix) исток транзистора n10 и исток транзистора n11 соединены с клеммой VSS. Здесь, транзистор р10, транзистор n10, транзистор р12 и транзистор n12 составляют схему LC защелки. Транзистор n9 служит транзистором ST установки. Транзистор nil служит транзистором RT сброса. Транзистор р9 служит транзистором LRT освобождения защелки, и транзистор р11 также служит транзистором LRT освобождения защелки.
Фиг.4 (b) представляет временную диаграмму, показывающую работу триггера FF 202 (когда INIT-сигнал неактивен), и фиг.4 (с) представляет таблицу истинности для триггера FF 202 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 202 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (n) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал is имеет высокий уровень (активен) (см. фиг.4 (b) и (с)).
Далее, если оба сигнала, S-сигнал и R-сигнал, стали неактивными в период времени, в котором INIT-сигнал активен, оба выходных сигнала, Q-сигнал и QB-сигнал, триггера FF 202 становятся неактивными.
Фиг.7 (а) представляет электрическую схему, иллюстрирующую другую конфигурацию триггера согласно варианту 2 настоящего изобретения. Триггер FF 203, показанный на фиг.7 (а), включает (i) p-канальный транзистор р22 и n-канальный транзистор n21, которые составляют КМОП-схему, (ii) p-канальный транзистор р23 и n-канальный транзистор n22, которые составляют другую КМОП-схему, (iii) p-канальный транзистор р21, (iv) клемму SB, (v) клемму RB, (vi) клемму INIT, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 203 (i) затвор транзистора р22, затвор транзистора n21, сток транзистора р23, сток транзистора n22, сток транзистора р21 и клемма Q соединены одно с другим, (ii) сток транзистора р22, сток транзистора n21, затвор транзистора р23, затвор транзистора n22 и клемма QB соединены одно с другим, (iii) затвор транзистора р21 соединен с клеммой SB, (iv) исток транзистора р21 и исток транзистора р23 соединены с клеммой RB, (v) исток транзистора n21 соединен с клеммой INIT, и (vi) исток транзистора n22 соединен с клеммой VSS. Здесь, транзистор р22, транзистор n21, транзистор р23 и транзистор n22 составляют схему LC защелки, а транзистор р21 служит транзистором ST установки.
Фиг.7 (b) представляет временную диаграмму, показывающую работу триггера FF 203 (когда INIT-сигнал неактивен), и фиг.7 (с) представляет таблицу истинности для триггера FF 203 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 203 являются таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (hi) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.7 (b) и (с)).
Например, в течение периода t1 времени, показанного на фиг.7 (b), клемма Q получает напряжение Vdd (высокий уровень) от клеммы RB. Соответственно, транзистор n21 открыт, так что клемма QB получает напряжение Vss (низкий уровень). Затем, в течение периода t2 времени SB-сигнал находится на высоком уровне, так что транзистор р21 заперт. Соответственно, сохраняется состояние, имевшее место в периоде t1. В течение периода t3 времени RB-сигнал находится на низком уровне. Соответственно, клемма Q временно получает напряжение Vss + Vth (пороговое напряжение транзистора р23) через транзистор р23. Это вызывает отпирание транзистора р22, так что клемма QB получает напряжение Vdd (высокий уровень). Далее, поскольку клемма QB получает напряжение Vdd, транзистор n22 открыт. Соответственно, клемма Q получает напряжение Vss. Отметим, что когда оба сигнала, SB-сигнал и RB-сигнал, имеют низкий уровень (активен), клемма Q временно получает напряжение Vss + Vth через транзистор р21. Это вызывает отпирание транзистора р22, так что клемма QB получает напряжение Vdd (высокий уровень). Далее, поскольку клемма QB получает напряжение Vdd, транзистор n22 открыт. Соответственно, клемма Q получает напряжение Vss.
Как описано выше, в схеме триггера FF 203 (i) транзистор р22, транзистор n21, транзистор р23 и транзистор n22 (две КМОП-схемы) составляют схему защелки, (ii) клемма RB соединена с (а) истоком транзистора р21, который служит транзистором ST установки, и (b) истоком транзистора р23, и (iii) исток транзистора n21 соединен с клеммой INIT. В такой конфигурации можно выполнять операцию установки, операцию защелкивания, операцию сброса, операцию определения приоритета (когда SB-сигнал и RB-сигнал стали активными одновременно) и операцию инициализации без применения схемы сброса, схемы освобождения защелки, схемы определения приоритета и схемы инициализации, каждая из которых была нужна в известном триггере (см. фиг.70). Как описано выше, когда SB-сигнал и RB-сигнал триггера FF 203 стали активными одновременно, RB-сигнал (сброса) имеет приоритет, так что выходные сигнала на соответствующих клемме Q и клемме QB становятся неактивными.
Фиг.8 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 204, представляющего собой модифицированный пример триггера, показанного на фиг.7 (а). Триггер FF 204, изображенный на фиг.8 (а), включает (i) p-канальный транзистор р24 и n-канальный транзистор n24, которые составляют КМОП-схему, (ii) p-канальный транзистор р25 и n-канальный транзистор n25, которые составляют другую КМОП-схему, (hi) n-канальный транзистор n23, (iv) клемму S, (v) клемму R, (vi) клемму INITB, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 204 (i) затвор транзистора р24, затвор транзистора n24, сток транзистора р25, сток транзистора n25, сток транзистора n23 и клемма QB соединены одно с другим, (ii) сток транзистора р24, сток транзистора n24, затвор транзистора р25, затвор транзистора n25 и клемма Q соединены одно с другим, (iii) затвор транзистора n23 соединен с клеммой S, (iv) исток транзистора n23 и исток транзистора n25 соединены с клеммой R, (v) исток транзистора р24 соединен с клеммой INITB, (vi) исток транзистора р25 соединен с клеммой VDD и (vii) исток транзистора n24 соединен с клеммой VSS. Здесь, транзистор р24, транзистор n24, транзистор р25 и транзистор n25 составляют схему LC защелки, а транзистор n23 служит транзистором ST установки.
Фиг.8 (b) представляет временную диаграмму, показывающую работу триггера FF 204 (когда INITB-сигнал неактивен), и фиг.8 (с) представляет таблицу истинности для триггера FF 204 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 204 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.8 (b) и (с)).
Фиг.11 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 2 настоящего изобретения. Триггер FF 205, показанный на фиг.11 (а), включает (i) p-канальный транзистор р32 и n-канальный транзистор n31, которые составляют КМОП-схему, (ii) p-канальный транзистор р34 и n-канальный транзистор n32, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р31 и p33, (iv) клемму SB, (v) клемму RB, (vi) клемму INITB, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 205 (i) затвор транзистора р32, затвор транзистора n31, сток транзистора р34, сток транзистора n32, сток транзистора p33 и клемма QB соединены одно с другим, (ii) сток транзистора р32, сток транзистора n31, затвор транзистора р34, затвор транзистора n32, сток транзистора р31 и клемма Q соединены одно с другим, (iii) затвор транзистора р31 соединен с клеммой SB, (iv) исток транзистора р31 и затвор транзистора p33 соединены с клеммой RB, (v) исток транзистора р32 соединен с клеммой INITB, (vi) исток транзистора p33 и исток транзистора р34 соединены с клеммой VDD, и (vii) исток транзистора n31 и исток транзистора n32 соединены с клеммой VSS. Здесь, транзистор р32, транзистор n31, транзистор р34 и транзистор n32 составляют схему LC защелки, транзистор р31 служит транзистором ST установки, а транзистор p33 служит транзистором RT сброса.
Фиг.11 (b) представляет таблицу истинности для триггера FF 205 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 205 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.11 (b)).
Фиг.12 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 206, который является модифицированным примером триггера, изображенного на фиг.11 (а). Триггер FF 206, показанный на фиг.12 (а), включает (i) p-канальный транзистор р35 и n-канальный транзистор n34, которые составляют КМОП-схему, (ii) p-канальный транзистор р36 и n-канальный транзистор n36, которые составляют другую КМОП-схему, (iii) n-канальные транзисторы n33 и n35, (iv) клемму S, (v) клемму R, (vi) клемму INITB, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 206 (i) затвор транзистора р35, затвор транзистора n34, сток транзистора р36, сток транзистора n36, сток транзистора n33 и клемма QB соединены одно с другим, (ii) сток транзистора р35, сток транзистора n34, затвор транзистора р36, затвор транзистора n36, сток транзистора n35 и клемма Q соединены одно с другим, (iii) затвор транзистора n33 соединен с клеммой S, (iv) исток транзистора n33 и затвор транзистора n35 соединены с клеммой R, (v) исток транзистора р35 соединен с клеммой INITB, (vi) исток транзистора р36 соединен с клеммой VDD и (vii) исток транзистора n35 соединен с клеммой VSS. Здесь, транзистор р35, транзистор n34, транзистор р36 и транзистор n36 составляют схему LC защелки. Транзистор n33 служит транзистором ST установки. Транзистор n35 служит транзистором RT сброса.
Фиг.12 (b) представляет таблицу истинности для триггера FF 206 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 206 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.12 (b) и (с)).
Фиг.15 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 2 настоящего изобретения. Триггер FF 207, показанный на фиг.15 (а), включает (i) p-канальный транзистор р44 и n-канальный транзистор n43, которые составляют КМОП-схему, (ii) p-канальный транзистор р45 и n-канальный транзистор n44, которые составляют другую КМОП-схему, (iii) p-канальный транзистор р43, (iv) n-канальный транзистор n45, (v) клемму SB, (vi) клемму RB, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 207 (i) затвор транзистора р44, затвор транзистора n43, сток транзистора р45, сток транзистора n44, сток транзистора р43 и клемма Q соединены одно с другим, (ii) сток транзистора р44, сток транзистора n43, затвор транзистора р45, затвор транзистора n44 и клемма QB соединены одно с другим, (iii) исток транзистора n44 и сток транзистора n45 соединены одно с другим, (iv) затвор транзистора р43 и затвор транзистора n45 соединены с клеммой SB, (v) исток транзистора р43 и исток транзистора р45 соединены с клеммой RB, (vi) исток транзистора n43 соединен с клеммой INIT, (vii) исток транзистора р44 соединен с клеммой VDD, и (viii) исток транзистора n45 соединен с клеммой VSS. Здесь, транзистор р44, транзистор n43, транзистор р45 и транзистор n44 составляют схему LC защелки. Транзистор р43 служит транзистором ST установки. Транзистор n45 служит транзистором LRT схемы освобождения защелки.
Фиг.15 (b) представляет таблицу истинности (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 207 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.15 (b)).
Фиг.16 (а) 16 представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 208, который является модифицированным примером триггера, показанного на фиг.15 (а). Триггер FF 208, показанный на фиг.16 (а), включает (i) p-канальный транзистор р46 и n-канальный транзистор n47, которые составляют КМОП-схему, (ii) p-канальный транзистор р48 и n-канальный транзистор n48, которые составляют другую КМОП-схему, (iii) n-канальный транзистор n46, (iv) p-канальный транзистор р47, (v) клемму S, (vi) клемму R, (vii) клемму INITB, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 208 (i) затвор транзистора р46, затвор транзистора n47, сток транзистора р48, сток транзистора n48, сток транзистора n46 и клемма QB соединены одно с другим, (ii) сток транзистора р46, сток транзистора n47, затвор транзистора р48, затвор транзистора n48 и клемма Q соединены одно с другим, (iii) сток транзистора р47 и исток транзистора р48 соединены одно с другим, (iv) затвор транзистора n46 и затвор транзистора р47 соединены с клеммой S, (v) исток транзистора n46 и исток транзистора n48 соединены с клеммой R, (vi) исток транзистора р46 соединен с клеммой INITB, (vii) исток транзистора р47 соединен с клеммой VDD, и (viii) исток транзистора n47 соединен с клеммой VSS. Здесь, транзистор р46, транзистор n47, транзистор р48 и транзистор n48 составляют схему LC защелки. Транзистор n46 служит транзистором ST установки. Транзистор р47 служит транзистором LRT освобождения защелки.
Фиг.16 (b) представляет таблицу истинности для триггера FF 208 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 208 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.16 (b)).
Фиг.25 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 210. Триггер FF 210, показанный на фиг.25 (а), включает (i) p-канальный транзистор р84 и n-канальный транзистор n84, которые составляют КМОП-схему, (ii) p-канальный транзистор р85 и n-канальный транзистор n85, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р81, р82 и р83, (iv) n-канальные транзисторы n82 и n83, (v) клемму SB, (vi) клемму R, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 210 (i) затвор транзистора р84, затвор транзистора n84, сток транзистора р85, сток транзистора n85 и клемма QB соединены одно с другим, (ii) сток транзистора р84, сток транзистора n84, сток транзистора р81, сток транзистора n82, затвор транзистора р85, затвор транзистора n85 и клемма Q соединены одно с другим, (iii) исток транзистора р84 и сток транзистора р83 соединены один с другим, (iv) исток транзистора р81 и сток транзистора р82 соединены один с другим, (v) затвор транзистора р81 и затвор транзистора n83 соединены с клеммой SB, (vi) затвор транзистора n82, затвор транзистора р82 и затвор транзистора р83 соединены с клеммой R, (vii) исток транзистора n85 соединен с клеммой INIT, (viii) исток транзистора р82, исток транзистора р83 и исток транзистора р85 соединены с клеммой VDD, и (ix) исток транзистора n82 и исток транзистора n83 соединены с клеммой VSS. Здесь, транзистор р84, транзистор n84, транзистор р85 и транзистор n85 составляют схему LC защелки. Транзистор р81 служит транзистором ST установки. Транзистор n82 служит транзистором RT сброса. Транзистор р83 служит транзистором LRT освобождения защелки. Транзистор n83 служит транзистором LRT освобождения защелки. Транзистор р82 служит транзистором PDT определения приоритета.
Фиг.25 (b) представляет таблицу истинности для триггера FF 210 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 210 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (ii) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и R-сигнал имеет высокий уровень (активен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и R-сигнал имеет низкий уровень (неактивен) (см. фиг.25 (b)).
Отметим, что можно модифицировать триггер FF 210, показанный на фиг.25 (а), таким образом, что исток транзистора р85 будет соединен с клеммой INITB, а исток транзистора n85 соединен с клеммой VSS, как в триггере FF 211, изображенном на фиг.27 (а). Фиг.27 (b) представляет таблицу истинности для триггера FF 211.
[Триггер согласно варианту 3]
Фиг.5 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера согласно варианту 3 настоящего изобретения. Триггер FF 301, показанный на фиг.5 (а) включает (i) p-канальный транзистор р14 и n-канальный транзистор n13, которые составляют КМОП-схему, (ii) p-канальный транзистор р16 и n-канальный транзистор n15, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р13 и р15, (iv) n-канальные транзисторы n14 и n16, (v) клемму SB, (vi) клемму RB, (vii) клемму INITB, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 301 (i) затвор транзистора р14, затвор транзистора n13, сток транзистора р16, сток транзистора р15, сток транзистора р15 и клемма Q соединены одно с другим, (ii) сток транзистора р14, сток транзистора n13, затвор транзистора р16, затвор транзистора n15, сток транзистора р13 и клемма QB соединены одно с другим, (iii) исток транзистора n13 и сток транзистора n14 соединены одно с другим, (iv) исток транзистора n15 и сток транзистора n16 соединены одно с другим, (v) исток транзистора р13, затвор транзистора р15 и затвор транзистора n16 соединены с клеммой SB, (vi) затвор транзистора р13 и затвор транзистора n14 соединены с клеммой RB, (vii) исток транзистора р16 соединен с клеммой INITB, (viii) исток транзистора р14 и исток транзистора р15 соединены с клеммой VDD, и (ix) исток транзистора n14 и исток транзистора n16 соединены с клеммой VSS. Здесь, транзистор р14, транзистор n13, транзистор р16 и транзистор n15 составляют схему LC защелки. Транзистор р15 служит транзистором ST установки. Транзистор р13 служит транзистором RT сброса. Транзистор n14 служит транзистором LRT освобождения защелки. Транзистор n16 служит транзистором LRT освобождения защелки.
Фиг.5 (b) представляет временную диаграмму, показывающую работу триггера FF 301 (когда INITB-сигнал неактивен), и фиг.5 (с) представляет таблицу истинности для триггера FF 301 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 301 является таковым, что (i) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.5 (b) и (с)).
Например, в течение периода t1 времени, показанного на фиг.15 (b), транзистор р15 открыт, так что клемма Q получает напряжение Vdd (высокий уровень). Это вызывает отпирание транзистора n13, так что клемма QB получает напряжение Vss (низкий уровень). Затем, в течение периода t2 времени SB-сигнал находится на высоком уровне, так что транзистор р15 заперт, а транзисторы n14 и n16 открыты. Соответственно, состояние, имевшее место в периоде t1, сохраняется в течение периода t2 времени. В течение периода t3 времени RB-сигнал находится на низком уровне, так что клемма QB получает напряжение Vdd (высокий уровень) от клеммы SB. Это вызывает отпирание транзистора n15, так что клемма Q получает напряжение Vss (низкий уровень). Отметим, что когда оба сигнала, SB-сигнал и RB-сигнал, перешли на низкий уровень (активен), (i) транзистор р15 открыт, так что клемма Q получает напряжение Vdd (высокий уровень) и (ii) клемма QB получает напряжение Vss + Vth (пороговое напряжение транзистора р13) через транзистор р13.
Далее, когда оба сигнала, SB-сигнал и RB-сигнал, стали неактивными в период времени, в котором INITB-сигнал активен, выходные сигналы, Q-сигнал и QB-сигнал, триггера FF 301 стали неактивными.
Например, если в период времени, в котором INITB-сигнал имеет низкий уровень (активен), SB-сигнал и RB-сигнал изменили состояния от состояния А, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), к состоянию X, в котором оба сигнала, SB-сигнал и RB-сигнал, имеют высокий уровень (неактивен), клемма Q получает напряжение Vss (низкий уровень), а клемма QB получает напряжение Vdd (высокий уровень). Иными словами, в состоянии А выходные сигналы на соответствующих клеммах, клемме Q и клемме QB, находятся в не определенном состоянии. Если транзистор р16 открылся непосредственно перед тем, как SB-сигнал и RB-сигнал перешли из состояния А в состояние X, потенциал клеммы Q сразу же становится равным Vss + Vth (пороговое напряжение транзистора р16). Это вызывает отпирание транзистора р14, так что клемма QB получает напряжение Vdd (высокий уровень). Далее, поскольку транзистор n15, с которым соединена клемма QB, открыт, клемма Q получает напряжение Vss (низкий уровень). При этом если транзистор р16 запирается непосредственно перед тем, как SB-сигнал и RB-сигнал перешли из состояния А в состояние X, иными словами, если транзистор р16, составляющий схему LC защелки, заперт, а транзистор n15, составляющий инвертор, открыт клемма Q получает напряжение Vss (низкий уровень). Это вызывает отпирание транзистора р14, затвор которого соединен с клеммой Q. Соответственно, клемма QB получает напряжение Vdd (высокий уровень). Иными словами, клемма Q получает напряжение Vss (низкий уровень) и клемма QB получает напряжение Vdd (высокий уровень) в состоянии X, независимо от того, какова неопределенность состояния А. Далее, если в период времени, в котором INITB-сигнал имеет низкий уровень (активен), SB-сигнал и RB-сигнал изменились от состояния В, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), в состояние X, в котором оба сигнала, SB-сигнал и RB-сигнал, имеют высокий уровень (неактивен), клемма Q получает напряжение Vss (низкий уровень) и клемма QB получает напряжение Vdd (высокий уровень). Иными словами, в состоянии В выходные сигналы на соответствующих клеммах - клемме Q и клемме QB, находятся в неопределенном состоянии. Если транзистор р16 отпирается непосредственно перед тем, как SB-сигнал и RB-сигнал изменяются от состояния В к состоянию X, потенциал клеммы Q сразу же становится равным Vss + Vth (пороговое напряжение транзистора р16). Это вызывает отпирание транзистора р14, так что клемма QB получает напряжение Vdd (высокий уровень). Далее, транзистор n15, с которым соединена клемма QB, отпирается, так что клемма Q получает напряжение Vss (низкий уровень). Если транзистор р16 запирается непосредственно перед тем, как SB-сигнал и RB-сигнал изменяются от состояния В к состоянию X, иными словами, если транзистор р16, составляющий схему LC защелки, заперт, а транзистор n15, составляющий инвертор, открыт, клемма Q получает напряжение Vss (низкий уровень). Это вызывает отпирание транзистора р14, затвор которого соединен с клеммой Q. Соответственно, клемма QB получает напряжение Vdd (высокий уровень). Иными словами, клемма Q получает напряжение Vss (низкий уровень), а клемма QB получает напряжение Vdd (высокий уровень) в состоянии X, независимо от того, какова неопределенность состояния В.
Как описано выше, в схеме триггера FF 301 (i) транзистор р14, транзистор n13, транзистор р16 и транзистор n15 (две КМОП-схемы) составляют схему защелки, (ii) клемма SB соединена с (а) затвором транзистора р15, который служит транзистором ST установки, и (b) истоком транзистора р13, который служит транзистором RT сброса, и (iii) исток транзистора р16 соединен с клеммой INITB. В такой конфигурации можно выполнять операцию установки, операцию защелкивания, операцию сброса, операцию определения приоритета (когда SB-сигнал и RB-сигнал стали активными одновременно) и операцию инициализации без применения схемы сброса, схемы освобождения защелки, схемы определения приоритета, и схемы инициализации, каждая из которых была нужна в известном триггере (см. фиг.70). Как описано выше, если SB-сигнал и RB-сигнал триггера FF 301 стали активным одновременно, SB-сигнал (установка) имеет приоритет, а выходной сигнал на клемме Q становится активен.
Отметим, что можно модифицировать триггер FF 301, показанный на фиг.5 (а), таким образом, чтобы исток транзистора р16 соединить с клеммой VDD, как и в триггере FF 309, изображенном на фиг.23 (а). Фиг.23 (b) представляет таблицу истинности для триггера FF 309.
Фиг.6 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 302, являющегося модифицированным примером триггера, изображенного на фиг.5 (а). Триггер FF 302, показанный на фиг.6 (а), включает (i) p-канальный транзистор р18 и n-канальный транзистор n18, которые составляют КМОП-схему, (ii) p-канальный транзистор р20 и n-канальный транзистор n20, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р17 и р19, (iv) n-канальные транзисторы n17 и n19, (v) клемму S, (vi) клемму R, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 302 (i) затвор транзистора р18, затвор транзистора n18, сток транзистора р20, сток транзистора n20, сток транзистора n17 и клемма Q соединены одно с другим, (ii) сток транзистора р18, сток транзистора n18, затвор транзистора р20, затвор транзистора n20, сток транзистора n19 и клемма QB соединены одно с другим, (iii) исток транзистора р20 и сток транзистора n19 соединены одно с другим, (iv) исток транзистора р18 и сток транзистора р17 соединены одно с другим, (v) затвор транзистора р17, затвор транзистора n19 и исток транзистора n17 соединены с клеммой S, (vi) затвор транзистора р19 и затвор транзистора n17 соединены с клеммой R, (vii) исток транзистора n18 соединен с клеммой INIT, (viii) исток транзистора р17 и исток транзистора р19 соединены с клеммой VDD, и (ix) исток транзистора n19 и исток транзистора n20 соединены с клеммой VSS. Здесь, транзистор р18, транзистор n18, транзистор р20 и транзистор n20 составляют схему LC защелки. Транзистор n19 служит транзистором ST установки. Транзистор n17 служит транзистором RT сброса. Транзистор р17 служит транзистором LRT освобождения защелки. Транзистор р19 служит транзистором LRT освобождения защелки.
Фиг.6 (b) представляет временную диаграмму, показывающую работу триггера FF 302 (когда INIT-сигнал неактивен), и фиг.6 (с) представляет таблицу истинности для триггера FF 302 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 302 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.6 (b) и (с)).
Далее, если оба сигнала, S-сигнал и R-сигнал, стали неактивными в период времени, в котором INIT-сигнал активен, выходные сигналы, Q-сигнал и QB-сигнал, триггера FF 302 становятся неактивными.
Фиг.9 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 3 настоящего изобретения. Триггер FF 303, показанный на фиг.9 (а), включает (i) p-канальный транзистор р27 и n-канальный транзистор n26, которые составляют КМОП-схему, (ii) p-канальный транзистор р28 и n-канальный транзистор n27, которые составляют другую КМОП-схему, (hi) p-канальный транзистор р26, (iv) клемму SB, (v) клемму RB, (vi) клемму INIT, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 303 (i) затвор транзистора р27, затвор транзистора n26, сток транзистора р28, сток транзистора n27, сток транзистора р26 и клемма QB соединены одно с другим, (ii) сток транзистора р27, сток транзистора n26, затвор транзистора р28, затвор транзистора n27 и клемма Q соединены одно с другим, (iii) затвор транзистора р26 соединен с клеммой RB, (iv) исток транзистора р26 и исток транзистора р28 соединены с клеммой SB, (v) исток транзистора n27 соединен с клеммой INIT, (vi) исток транзистора n26 соединен с клеммой VSS, и (vii) исток транзистора р27 соединен с клеммой VDD. Здесь, транзистор р27, транзистор n26, транзистор р28 и транзистор n27 составляют схему LC защелки, а транзистор р26 служит транзистором RT сброса.
Фиг.9 (b) представляет временную диаграмму, показывающую работу триггера FF 303 (когда INIT-сигнал неактивен), и фиг.9 (с) представляет таблицу истинности для триггера FF 303 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 303 является таковым, что (i) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.9 (b) и (с)).
Например, в течение периода t1 времени, показанного на фиг.9 (b), клемма QB временно получает Vss + Vth (пороговое напряжение транзистора р28) через транзистор р28, так что транзистор р27 открыт. Соответственно, клемма Q получает напряжение Vdd (высокий уровень). Далее, поскольку клемма Q получает напряжение Vdd, транзистор n27 отпирается. Соответственно, клемма QB получает напряжение Vss. Затем, в течение периода t2 времени транзистор р28 заперт. Соответственно, состояние, имевшее место в периоде t1, сохраняется в течение периода t2 времени, даже если SB-сигнал перешел на высокий уровень. В течение периода t3 времени RB-сигнал перешел на низкий уровень, так что клемма QB получает напряжение Vdd от клеммы SB. Это вызывает отпирание транзистора n26, так что клемма Q получает напряжение Vss (низкий уровень). Отметим, что если оба сигнала, SB-сигнал и RB-сигнал, перешли на низкий уровень (активен), (i) клемма QB получает напряжение Vss + Vth временно через транзистор р26, (ii) это вызывает отпирание транзистора р27, и вследствие этого (iii) клемма Q получает напряжение Vdd (высокий уровень). Далее, поскольку клемма Q получает напряжение Vdd, транзистор n27 открыт. Соответственно, клемма QB получает напряжение Vss (низкий уровень) от клеммы INIT.
Как описано выше, в схеме триггера FF 303 (i) транзистор р27, транзистор n26, транзистор р28 и транзистор n27 (две КМОП-схемы) составляют схему защелки, (ii) клемма SB соединена с (а) истоком транзистора р28 и (b) истоком транзистора р26, который служит транзистором RT сброса, и (iii) исток транзистора n27 соединен с клеммой INIT. В такой конфигурации можно выполнять операцию установки, операцию защелкивания, операцию сброса, операцию определения приоритета (когда SB-сигнал и RB-сигнал стали активными одновременно) и операцию инициализации без применения схемы сброса, схемы освобождения защелки, схемы определения приоритета и схемы инициализации, каждая из которых была нужна в известном триггере (см. фиг.70). Как описано выше, если SB-сигнал и RB-сигнал для триггера FF 303 стали активными одновременно, SB-сигнал (установка) имеет приоритет, а выходные сигналы на соответствующих клеммах - клемме Q и клемме QB, становятся активными.
Фиг.10 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 304, который является модифицированным примером триггера, показанного на фиг.9 (а). Триггер FF 304, показанный на фиг.10 (а), включает (i) p-канальный транзистор р29 и n-канальный транзистор n29, которые составляют КМОП-схему, (ii) p-канальный транзистор p30 и n-канальный транзистор n30, которые составляют другую КМОП-схему, (iii) n-канальный транзистор n28, (iv) клемму S, (v) клемму R, (vi) клемму INITB, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 304 (i) затвор транзистора р29, затвор транзистора n29, сток транзистора n28, сток транзистора p30, сток транзистора n30 и клемма Q соединены одно с другим, (ii) сток транзистора р29, сток транзистора n29, затвор транзистора p30, затвор транзистора n30 и клемма QB соединены одно с другим, (iii) затвор транзистора n28 соединен с клеммой R, (iv) исток транзистора n28 и исток транзистора n30 соединены с клеммой S, (v) исток транзистора p30 соединен с клеммой INITB, (vi) исток транзистора р29 соединен с клеммой VDD, и (vii) и исток транзистора n29 соединен с клеммой VSS. Здесь, транзистор р29, транзистор n29, транзистор p30 и транзистор n30 составляют схему LC защелки, а транзистор n28 служит транзистором RT сброса.
Фиг.10 (b) представляет временную диаграмму, показывающую работу триггера FF 304 (когда INITB-сигнал неактивен), и фиг.10 (с) представляет таблицу истинности для триггера FF 304 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 304 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.10 (b) и (с)).
Фиг.13 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 3 настоящего изобретения. Триггер FF 305, показанный на фиг.13 (а), включает (i) p-канальный транзистор р38 и n-канальный транзистор n37, которые составляют КМОП-схему, (ii) p-канальный транзистор р40 и n-канальный транзистор n38, которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р37 и р39, (iv) клемму SB, (v) клемму RB, (vi) клемму INIT, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 305 (i) затвор транзистора р38, затвор транзистора n37, сток транзистора р40, сток транзистора n38, сток транзистора р39 и клемма Q соединены одно с другим, (ii) сток транзистора р38, сток транзистора n37, затвор транзистора р40, затвор транзистора n38, сток транзистора р37 и клемма QB соединены одно с другим, (iii) затвор транзистора р37 соединен с клеммой RB, (iv) исток транзистора р37 и затвор транзистора р39 соединены с клеммой SB, (v) исток транзистора р40 соединен с клеммой INITB, (vi) исток транзистора n37 и исток транзистора n38 соединены с клеммой VSS, и (vii) исток транзистора р38 и исток транзистора р39 соединены с клеммой VDD. Здесь, транзистор р38, транзистор n37, транзистор р40 и транзистор n38 составляют схему LC защелки. Транзистор р37 служит транзистором RT сброса. Транзистор р39 служит транзистором ST установки.
Фиг.13 (b) представляет таблицу истинности для триггера FF 305 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 305 является таковым, что (i) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.13 (b)).
Фиг.14 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 306, который является модифицированным примером триггера, показанного на фиг.13 (а). Триггер FF 306, изображенный на фиг.14 (а), включает (i) p-канальный транзистор р41 и n-канальный транзистор n40, которые составляют КМОП-схему, (ii) p-канальный транзистор р42 и n-канальный транзистор n42, которые составляют другую КМОП-схему, (iii) n-канальные транзисторы n39 и n41, (iv) клемму S, (v) клемму R, (vi) клемму INITB, (vii) клемму Q и (viii) клемму QB. В схеме триггера FF 306 (i) затвор транзистора р41, затвор транзистора n40, сток транзистора n39, сток транзистора р42, сток транзистора n42 и клемма Q соединены одно с другим, (ii) сток транзистора р41, сток транзистора n40, затвор транзистора р42, затвор транзистора n42, сток транзистора n41 и клемма QB соединены одно с другим, (iii) затвор транзистора n39 соединен с клеммой R, (iv) исток транзистора n39 и затвор транзистора n41 соединены с клеммой S, (v) исток транзистора р42 соединен с клеммой INITB, (vi) исток транзистора р41 соединен с клеммой VDD, и (vii) исток транзистора n40, исток транзистора n41 и исток транзистора n42 соединены с клеммой VSS. Здесь, транзистор р41, транзистор n40, транзистор р42 и транзистор n42 составляют схему LC защелки. Транзистор n39 служит транзистором RT сброса. Транзистор n41 служит транзистором ST установки.
Фиг.14 (b) представляет таблицу истинности для триггера FF 306 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 306 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.14 (b)).
Фиг.17 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 3 настоящего изобретения. Триггер FF 307, показанный на фиг.17 (а), включает (i) p-канальный транзистор р50 и n-канальный транзистор n49, которые составляют КМОП-схему, (ii) p-канальный транзистор р51 и n-канальный транзистор n50, которые составляют другую КМОП-схему, (iii) p-канальный транзистор р49, (iv) n-канальный транзистор n51, (v) клемму SB, (vi) клемму RB, (vii) клемму INITB, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 307 (i) затвор транзистора р50, затвор транзистора n49, сток транзистора р51, сток транзистора n50, сток транзистора р49 и клемма QB соединены одно с другим, (ii) сток транзистора р50, сток транзистора n49, затвор транзистора р51, затвор транзистора n50 и клемма Q соединены одно с другим, (iii) исток транзистора n50 и сток транзистора n51 соединены один с другим, (iv) затвор транзистора р49 и затвор транзистора n51 соединены с клеммой RB, (v) исток транзистора р49 и исток транзистора р51 соединены с клеммой SB, (vi) исток транзистора р50 соединен с клеммой INITB, и (vii) исток транзистора n49 и исток транзистора n51 соединены с клеммой VSS. Здесь, транзистор р50, транзистор n49, транзистор р51 и транзистор n50 составляют схему LC защелки. Транзистор р49 служит транзистором RT сброса. Транзистор n51 служит транзистором LRT освобождения защелки.
Фиг.17 (b) представляет таблицу истинности для триггера FF 307 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 307 является таковым, что (i) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет низкий уровень (активен), (ii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и RB-сигнал имеет высокий уровень (неактивен), (iii) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет низкий уровень (активен), и (iv) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и RB-сигнал имеет высокий уровень (неактивен) (см. фиг.17 (b)).
Фиг.18 (а) представляет электрическую схему, иллюстрирующую конфигурацию триггера FF 308, который является модифицированным примером триггера, изображенного на фиг.17 (а). Триггер FF 308, показанный на фиг.18 (а), включает (i) p-канальный транзистор р52 и n-канальный транзистор n53, которые составляют КМОП-схему, (ii) p-канальный транзистор р54 и n-канальный транзистор n54, которые составляют другую КМОП-схему, (iii) n-канальный транзистор n52, (iv) p-канальный транзистор р53, (v) клемму S, (vi) клемму R, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 308 (i) затвор транзистора р52, затвор транзистора n53, сток транзистора n52, сток транзистора р54, сток транзистора n54 и клемма Q соединены одно с другим, (ii) сток транзистора р52, сток транзистора n53, затвор транзистора р54, затвор транзистора n54 и клемма QB соединены одно с другим, (iii) сток транзистора р53 и исток транзистора р54 соединены одно с другим, (iv) затвор транзистора n52 и затвор транзистора р53 соединены с клеммой R, (v) исток транзистора n54 и исток транзистора n52 соединены с клеммой S, (vi) исток транзистора n53 соединен с клеммой INIT, и (vii) исток транзистора р52 и исток транзистора р53 соединены с клеммой VDD. Здесь, транзистор р52, транзистор n53, транзистор р54 и транзистор n54 составляют схему LC защелки. Транзистор n52 служит транзистором RT сброса. Транзистор р53 служит транзистором освобождения защелки.
Фиг.18 (b) представляет таблицу истинности для триггера FF 308 (когда INIT-сигнал неактивен). Выходной Q-сигнал триггера FF 308 является таковым, что (i) он находится в состоянии удержания в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (ii) он имеет низкий уровень (неактивен) в течение периода времени, в котором S-сигнал имеет низкий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет низкий уровень (неактивен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором S-сигнал имеет высокий уровень (активен) и R-сигнал имеет высокий уровень (активен) (см. фиг.18 (b)).
Фиг.24 (а) представляет схему, иллюстрирующую другую конфигурацию триггера согласно варианту 3 настоящего изобретения. Триггер FF 310, показанный на фиг.24 (а), включает (i) p-канальный транзистор р75 и n-канальный транзистор n75, которые составляют КМОП-схему, (ii) p-канальный транзистор р76 и n-канальный транзистор n76 которые составляют другую КМОП-схему, (iii) p-канальные транзисторы р71 и р74, (iv) n-канальные транзисторы n71, n73 и n74, (v) клемму SB, (vi) клемму R, (vii) клемму INIT, (viii) клемму Q и (ix) клемму QB. В схеме триггера FF 310 (i) затвор транзистора р75, затвор транзистора n75, сток транзистора р76, сток транзистора n76 и клемма QB соединены одно с другим, (ii) сток транзистора р75, сток транзистора n75, сток транзистора р71, сток транзистора n71, затвор транзистора р76, затвор транзистора n76, и клемма Q соединены одно с другим, (iii) исток транзистора n75 и сток транзистора n74 соединены один с другим, (iv) исток транзистора n71 и сток транзистора n73 соединены один с другим, (v) исток транзистора р75 и сток транзистора р74 соединены один с другим, (vi) затвор транзистора р71, затвор транзистора n73, затвор транзистора n74 соединены с клеммой SB, (vii) затвор транзистора р74 и затвор транзистора n71 соединены с клеммой R, (viii) исток транзистора n76 соединен с клеммой INIT, (ix) исток транзистора р71, исток транзистора р74, исток транзистора р76 соединены с клеммой VDD, и (x) исток транзистора n73 и исток транзистора n74 соединены с клеммой VSS. Здесь, транзистор р75, транзистор n75, транзистор р76 и транзистор n76 составляют схему LC защелки. Транзистор р71 служит транзистором ST установки. Транзистор n71 служит транзистором RT сброса. Транзистор n74 служит транзистором LRT освобождения защелки. Транзистор р74 служит транзистором LRT освобождения защелки. Транзистор n73 служит транзистором PDT определения приоритета.
Фиг.24 (b) представляет таблицу истинности для триггера FF 310 (когда INITB-сигнал неактивен). Выходной Q-сигнал триггера FF 310 является таковым, что (i) он имеет низкий уровень (неактивен) в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет высокий уровень (активен), (ii) он находится в состоянии удержания в течение периода времени, в котором SB-сигнал имеет высокий уровень (неактивен) и R-сигнал имеет низкий уровень (неактивен), (iii) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и R-сигнал имеет высокий уровень (активен), и (iv) он имеет высокий уровень (активен) в течение периода времени, в котором SB-сигнал имеет низкий уровень (активен) и R-сигнал имеет низкий уровень (неактивен) (см. фиг.24 (b)).
Отметим, что можно модифицировать триггер FF 310, изображенный на фиг.24 (а), таким образом, что исток транзистора р76 будет соединен с клеммой INITB и исток транзистора n76 будет соединен с клеммой VSS, как в триггере FF 311, показанном на фиг.26 (а). Фиг.26 (b) представляет таблицу истинности для триггера FF 311.
Далее, триггер согласно варианту 3 настоящего изобретения может быть модифицирован, чтобы приобрести конфигурацию, показанную на фиг.72 (а). Иными словами, в схеме триггера FF 312, показанного на фиг.72 (а), (i) исток транзистора р82 (транзистор установки) соединен с клеммой INITB, (ii) затвор транзистора р82 соединен с (а) клеммой SB, (b) затвором транзистора n81 и (с) затвором транзистора n83, а также (iii) сток транзистора р82 соединен с клеммой Q. Далее, в схеме триггера FF 312 (i) сток транзистора n82 (транзистор сброса) соединен с истоком транзистора n81, (ii) затвор транзистора n82 соединен с клеммой R и затвором транзистора р83, и (iii) исток транзистора n82 соединен с клеммой VSS. Отметим, что сток транзистора р83 и сток транзистора n83 соединены со схемой LC защелки. Фиг.72 (b) представляет таблицу истинности для триггера FF 312.
[Применение к регистру сдвига: пример 1]
Фиг.28 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3а согласно настоящему изобретению. Жидкокристаллическое устройство отображения 3а включает устройство отображения секции DAR, схему возбуждения GD затворов, схему возбуждения SD истоков и схему DCC управления устройством отображения. Схема DCC управления устройством отображения передает схеме возбуждения GD затворов (i) стартовый GSP импульс затвора, (ii) сигнал GOE разрешения отпирания затвора, (iii) INITB-сигнал (сигнал инициализации) и (iv) тактовые сигналы GCK1B и GCK2B затворов. Далее, схема DCC управления устройством отображения передает схеме возбуждения SD истоков (i) стартовый SSP импульс истока, (ii) цифровые данные DAT, (iii) сигнал POL полярности и (iv) тактовый сигнал SCK истока. Схема возбуждения GD затворов содержит SR регистр SR сдвига, который включает несколько каскадов, В последующем i-й каскад (i=1, …, n - 1, n, n+1, …) регистра SR сдвига будет называться просто "1-й каскад SRi", где это подходит.
Выходной сигнал (OUTB-сигнал) от 1-го каскада SRi регистра сдвига поступает в линию Gi сигнала развертки устройства отображения секции DAR через инвертор. Например, выходной OUTB-сигнал n-го каскада SRn поступает в линию Gn сигнала развертки через инвертор. В устройстве отображения секции DAR линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом пиксела PIXn, а между пиксельным электродом пиксела PIXn и линией CSn удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор).
Фиг.29 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SRi регистра сдвига. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из приведенных выше вариантов настоящего изобретения, этот триггер FF включает клемму SB, клемму RB и клемму INITB, (ii) аналоговый ключ ASW, (iii) p-канальный транзистор Tr (iv) клемму СКВ (см. фиг.29). В схеме 1-го каскада регистра сдвига (i) клемма Q триггера FF соединена с затвором транзистора Tr и одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW, (ii) клемма QB триггера FF соединена с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW, (iii) исток транзистора Tr соединен с клеммой VDD, (iv) сток транзистора Tr соединен с (а) клеммой OUTB, которая является выходной клеммой этого каскада, и (b) одним из двух электропроводных электродов аналогового ключа ASW, и (v) другой из двух электропроводных электродов аналогового ключа ASW соединен с клеммой СКВ для приема тактового сигнала.
В течение периода времени, в котором выходной Q-сигнал триггера FF i-го каскада SRi имеет низкий уровень (неактивен), аналоговый ключ ASW заперт, а транзистор Tr открыт. Соответственно, выходной OUTB-сигнал имеет высокий уровень (неактивен). При этом в течение периода времени, в котором выходной Q-сигнал имеет высокий уровень (активен), аналоговый ключ ASW открыт, а транзистор Tr заперт. Соответственно, происходит прием GCKB-сигнала и передача его на выход через клемму OUTB. Иными словами, транзистор Tr и аналоговый ключ ASW составляют схему генератора (вентильная схема получает напряжение питания или тактовый сигнал в соответствии с выходным сигналом триггера FF) выходного OUTB-сигнала за счет использования выходного сигнала триггера FF.
В схеме регистра SR сдвига (i) выходная клемма OUTB каскада соединена с клеммой SB следующего каскада и (ii) выходная клемма OUTB следующего каскада соединена с клеммой RB каскада. Например, выходная клемма OUTB n-го каскада SRn соединена с клеммой SB (n+1)-го каскада SRn+1, а выходная клемма OUTB (n+1)-го каскада SRn+1 соединена с клеммой RB n-го каскада SRn. Отметим, что клемма SB первого каскада SRI регистра SR сдвига принимает GSPB-сигнал. Далее, в схеме схемы возбуждения GD затворов (i) клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала), а клеммы СКВ каскадов с четными номерами соединены со второй линий GCK (линия для подачи GCK-сигнала), отличной от первой линии GCK, и (ii) клеммы INITB каскадов с нечетными номерами и клеммы INITB каскадов с четными номерами соединены с одной линией INITB (линия для подачи INITB-сигнала). Например, (i) клемма СКВ n-го каскада SRn соединена с линией GCK2B-сигнала, (ii) клемма СКВ (n+1)-го SRn+1 соединена с линией GCK1B-сигнала и (iii) клемма INITB n-го каскада SRn и клемма INITB (n+1)-го каскада SRn+1 соединены с одной линией INITB-сигнала.
Фиг.30 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3а. На фиг.30 "INITB" обозначает сигнал инициализации, "GSPB" обозначает сигнал инвертированного стартового импульса затвора, "GCK1B" обозначает GCKlB-сигнал, "GCK2B" обозначает GCK2B-сигнал и "SBi", "RBi", "QBi" и "OUTBi" (i=n - 1, n, n+1) обозначают, соответственно, SB-сигнал (электрический потенциал на клемме SB) i-го каскада SRi, RB-сигнал (электрический потенциал на клемме RB) i-го каскада SRi, а QB-сигнал (электрический потенциал на клемме QB) i-го каскада SRi и OUTB-сигнал (электрический потенциал на клемме OUTB), i-го каскада SRi.
В рассматриваемом регистре SR сдвига, когда SB-сигнал, поступающий в какой-либо каскад, стал активным (=низкий уровень), выходной сигнал триггера (FF) этого каскада оказывается установлен в активное состояние, и этот каскад получает GCKB-сигнал. Когда GCKB-сигнал в рассматриваемом каскаде стал активным (=низкий уровень), выходной OUTB-сигнал этого каскада становится активным (=низкий уровень) и SB-сигнал в следующем каскаде становится активен. В результате выходной сигнал триггера (FF) следующего каскада становится активен, так что следующий каскад получает GCKB-сигнал. Когда GCKB-сигнал следующего каскада стал активным (=низкий уровень), происходит сброс триггера (FF) в этом каскаде, так что выходной Q-сигнал переходит на низкий уровень (неактивен). Соответственно, выходная клемма OUTB этого каскада электрически соединена с клеммой VDD, так что выходной OUTB-сигнал рассматриваемого каскада переходит на высокий уровень (неактивен).
Фиг.31 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3А, в котором регистр SR сдвига, изображенный на фиг.28, используется в составе схемы возбуждения истоков. В схеме схемы возбуждения истоков (i) первый каскад регистра SR сдвига принимает стартовый SSP импульс истока (ii), клемма СКВ каждого из нескольких каскадов получает инвертированный тактовый сигнал SCK1B или SCK2B истока. Далее, i-й каскад SRi передает выходной OUTB-сигнал в линию SLi сигнала данных устройства отображения секции DAR через отсчетную схему SAC и выходную схему ОС. Например, n-й каскад SRn передает выходной сигнал OUTB-сигнал в линию SLn сигнала данных через отсчетную схему SAC и выходную схему ОС. В устройстве отображения секции DAR линия SLn сигнала данных соединена с истоком транзистора, который соединен с пиксельным электродом в пикселе PIXn.
Фиг.32 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3b, в котором модифицирована схема регистра SR сдвига, показанная на фиг.28.
Фиг.33 представляет электрическую схему, иллюстрирующую i-й каскад SRi регистра SR сдвига, показанного на фиг.32. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из указанных выше вариантов настоящего изобретения, так что этот триггер FF включает клемму SB, клемму RB и клемму INITB, (ii) два аналоговых ключа ASW1 и ASW2, (iii) логический вентиль И-НЕ (NAND), (iv) инвертор (v) и клемму СКВ (см. фиг.33). В схеме i-го каскада SRi (i) клемма QB триггера FF соединена с одним из двух входов логического вентиля И-НЕ, (ii) выход логического вентиля И-НЕ соединен с (а) входом инвертора, (b) одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW1 и (с) одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW2, (iii) выход инвертора соединен с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW1 и с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW2, (iv) один из двух электропроводных электродов аналогового ключа ASW1 соединен с клеммой VDD, (v) один из двух электропроводных электродов аналогового ключа ASW2 соединен с клеммой СКВ и (vi) другой из двух электропроводных электродов аналогового ключа ASW1, другой из двух электропроводных электродов аналогового ключа ASW2, клемма OUTB, представляющая собой выходную клемму рассматриваемого каскада, другой из двух входов логического вентиля И-НЕ и клемма RB триггера FF соединены одно с другим.
В i-м каскаде SRi в течение периода времени, в котором выходной QB-сигнал (на входе Х логического вентиля И-НЕ) триггера FF имеет высокий уровень (неактивен), (i) выходной сигнал (М) логического вентиля И-НЕ имеет низкий уровень (аналоговый ключ ASW1 открыт (замкнут) и аналоговый ключ ASW2 заперт (разомкнут)) и выходной OUTB-сигнал стал равен напряжению Vdd (неактивен), если выходной OUTB-сигнал (на входе Y из двух входов логического вентиля И-НЕ) имеет высокий уровень (неактивен), и (ii) выходной сигнал (М) логического вентиля И-НЕ перешел на высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) происходит прием GCKB-сигнала и передача его на выход через клемму OUTB, если выходной OUTB-сигнал (на входе Y логического вентиля И-НЕ) имеет низкий уровень (активен). Далее, в i-м каскаде SRi в течение периода времени, в котором выходной QB-сигнал имеет низкий уровень (активен), поскольку на входе Х логического вентиля И-НЕ присутствует низкий уровень и на другом входе Y логического вентиля И-НЕ присутствует низкий уровень, выходной сигнал (М) логического вентиля И-НЕ имеет высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) и происходит прием GCKB-сигнала и передача его на выход через клемму OUTB. Иными словами, логический вентиль И-НЕ, инвертор и аналоговые ключи ASW1 и ASW2 составляют схему генератора для формирования выходного OUTB-сигнала путем использования выходного сигнала триггера FF. В частности, инвертор и аналоговые ключи ASW1 и ASW2 составляют вентильную схему, которая получает напряжение источника питания или тактовый сигнал в соответствии с выходным сигналом М логического вентиля И-НЕ.
В схеме регистра SR сдвига, показанной на фиг.32, выходная клемма OUTB каскада соединена с клеммой SB следующего каскад. Например, выходная клемма OUTB n-го каскада SRn соединена с клеммой SB (n+1)-го каскада SRn+1. Отметим, что клемма SB первого каскада SR1 регистра SR сдвига получает GSPB-сигнал. В схеме схемы возбуждения GD затворов, показанной на фиг.32, (i) клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала) и клеммы СКВ каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), отличной от первой линии GCK, и (ii) клеммы INITB каскадов с нечетными номерами и клеммы INITB каскадов с четными номерами соединены с одной общей линией INITB (линия для подачи INITB-сигнала). Например, (i) клемма СКВ n-го каскада SRn соединена с линией ССК2 В-сигнала, (ii) клемма СКВ (n+1)-го каскада SRn+1 соединена с линией GCK1B-сигнала и (iii) клемма INTIB n-го каскада SRn и клемма INITB (n+1)-го каскада SRn+1 соединены с одной общей линией INITB-сигнала.
Фиг.34 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3b. В регистре SR сдвига, показанном на фиг.32, когда SB-сигнал, поступающий в каскад, стал активным (=низкий уровень), выходной сигнал триггера FF этого каскада устанавливается в активное состояние и каскад получает GCKB-сигнал. Когда GCKB-сигнал рассматриваемого каскада стал активным (=низкий уровень), (i) выходной OUTB-сигнал этого каскада становится активным (=низкий уровень), (ii) SB-сигнал следующего каскада становится активным (=низкий уровень), и (iii) происходит сброс триггера FF в рассматриваемом каскаде на высокий уровень (неактивен). Здесь, поскольку выходной OUTB-сигнал этого каскада имеет низкий уровень (т.е. выходной сигнал логического вентиля И-НЕ имеет высокий уровень), каскад продолжает получать GCKB-сигнал. Когда GCKB-сигнал переходит на высокий уровень (неактивен), выходной OUTB-сигнал каскада переходит на высокий уровень, а выходной сигнал логического вентиля И-НЕ переходит на низкий уровень. После этого выходная клемма OUTB оказывается электрически соединена с клеммой VDD, так что выходной OUTB-сигнал переходит на высокий уровень (неактивен).
Фиг.35 представляет электрическую схему, иллюстрирующую жидкокристаллическое устройство отображения 3В, в котором регистр SR сдвига, изображенный на фиг.32, используется в составе схемы возбуждения истоков. В схеме схемы возбуждения истоков (i) стартовый SSP импульс истока поступает в первый каскад регистра SR сдвига и (ii) клемма СКВ в каждом из нескольких каскадов регистра SR сдвига получает инвертированный тактовый сигнал SCK1B или SCK2B истока. Далее, 1-й каскад SRi передает выходной OUTB-сигнал в линию SLi сигнала данных устройства отображения секции DAR через отсчетную схему SAC и выходную схему ОС. Например, n-й каскад SRn передает выходной OUTB-сигнал в линию SLn сигнала данных через отсчетную схему SAC и выходную схему ОС. В схеме устройства отображения секции DAR линия SLn сигнала данных соединена с истоком транзистора, который соединен с пиксельным электродом в пикселе PIXn.
Далее, фиг.36 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3с, в котором регистр SR сдвига, показанный на фиг.32, может осуществлять сдвиг данных в обоих направлениях (направления противоположны одно другому). Такое жидкокристаллическое устройство отображения 3с включает реверсивный переключатель (up-and-down switch (UDSW)) в каждом из нескольких каскадов регистра SR сдвига. Каждый реверсивный переключатель UDSW принимает UD-сигнал и UDB-сигнал. Например, переключатель UDSWn - 1 соединен с (i) выходной клеммой OUTB (n - 1)-го каскада SRn - 1, (ii) клеммой SB n-го каскада SRn (iii) и выходной клеммой OUTB (n+1)-го каскада SRn+1. Переключатель UDSWn соединен с (i) выходной клеммой OUTB n-го каскада SRn, (ii) клеммой SB (n+1)-го каскада SRn+1 и (iii) выходной клеммой OUTB (n + 2)-го каскада SRn + 2. Далее, когда, например, сдвиг данных осуществляется в прямом (нисходящем) направлении от n-го каскада SRn к (n+1)-му каскаду SRn+1, выходная клемма OUTB n-го каскада SRn и клемма SB (n+1)-го каскада SRn+1 соединены одна с другой электрически в переключателе UDSWn с использованием UD-сигнала и UDB-сигнала. Далее, в случае сдвига данных в обратном (восходящем) направлении от (n+1)-го каскада SRn+1 к n-му каскаду SRn выходная клемма OUTB (n+1)-го каскада SRn+1 и клемма SB n-го каскада SRn соединены одна с другой электрически в переключателе UDSWn - 1 с использованием UD-сигнала и UDB-сигнала.
Каждый из жидкокристаллических устройств отображения 3а-3с, 22А и 3В использует триггер согласно одному из указанных выше вариантов настоящего изобретения. Это позволяет реализовать в любом из этих жидкокристаллических устройств отображения 3а-3с, 3А и 3В компактную схему возбуждения затворов-Cs-линий (G-Gs схема возбуждения).
[Применение в регистре сдвига: пример 2]
Фиг.37 представляет электрическую схему, иллюстрирующую жидкокристаллическое устройство отображения 3d согласно настоящему изобретению. Жидкокристаллическое устройство отображения 3d представляет собой жидкокристаллическое устройство отображения, использующее так называемое «управление с зарядовой связью "СС (charge coupled) driving"», а также включает устройство отображения секции DAR, схему возбуждения затворов-Gs-линий (driver G-GsD), схему возбуждения SD истоков и схему DCC управления устройством отображения. Эта схема DCC управления устройством отображения передает в схему возбуждения GD затворов сигнал стартового GSP импульса затвора, сигнал GOE разрешения отпирания затвора, INITB-сигнал (сигнал инициализации), AONB-сигнал (сигнал «все включено» (открыто)), CS-сигналы инверсии CMI1 и CMI2 и тактовые сигналы GCK1B и GCK2B затворов. Далее, схема DCC управления устройством отображения передает в схему возбуждения SD истоков стартовый SSP импульс истока, цифровые данные DAT, сигнал POL полярности и тактовый сигнал SCK истока. Схема возбуждения G-GsD содержит (i) регистр SR сдвига, включающий несколько каскадов, и (ii) несколько D-защелок CSL. Далее, схема возбуждения G-GsD включает в каждом из нескольких каскадов (i) один инвертор, (ii) один логический вентиль ИЛИ (OR) и (iii) одну D-защелку CSL. В последующем 1-й (i=1, …, n-1 , n, n+1, …) каскад регистра SR сдвига будет для простоты объяснения именоваться "i-й каскад SRi", где это подходит. Далее, D-защелка CSLi соответствует i-му каскаду SRi регистра сдвига.
Указанный i-й каскад SRi регистра сдвига передает выходной сигнал (OUTB-сигнал) в линию Gi сигнала развертки устройства отображения секции DAR через инвертор и буфер. Далее, D-защелка CSLi, соответствующая i-му каскаду Sri, передает выходной сигнал (сигнал out, CS-сигнал) в линию CSi удерживающих конденсаторов устройства отображения секции DAR. Например, n-й каскад SRn передает выходной OUTB-сигнал в линию Gn сигнала развертки через инвертор и буфер, а D-защелка CSLn, соответствующая n-му каскаду SRn, передает выходной сигнал (сигнал out, CS-сигнал) в линию CSn удерживающих конденсаторов устройства отображения секции DAR. В схеме устройства отображения секции DAR (i) линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn, и (ii) между пиксельным электродом пиксела PIXn, и линией GSn удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор).
Далее, для каждой из нескольких линий сигналов данных выполнены один аналоговый ключ ASW и один инвертор. Вход инвертора соединен с линией AONB-сигнала. Конец линии сигнала данных соединен с одной из двух электропроводных клемм аналогового ключа ASW. Другая из двух электропроводных клемм аналогового ключа ASW соединена с источником напряжения питания Vcom (электрический потенциал общего электрода). Один (на стороне канала n-типа) из двух затворов аналогового ключа ASW соединен с выходом инвертора, а другой (на стороне канала p-типа) из двух затворов аналогового ключа ASW соединен с линией AONB-сигнала.
Фиг.38 представляет электрическую схему, иллюстрирующую конфигурацию 1-го каскада SRi регистра сдвига, показанного на фиг.37. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из указанных выше вариантов настоящего изобретения, который включает клемму SB, клемму RB и клемму INITB, (ii) два аналоговых ключа ASW1 и ASW2, (iii) логический вентиль И-НЕ, (iv) инвертор, (v) клемму СКВ и (vi) клемму ONB (см. фиг.38). В схеме 1-го каскада SRi (i) выходная клемма QB триггера FF соединена с одним из двух входов логического вентиля И-НЕ, (ii) выход логического вентиля И-НЕ соединен с (а) входом инвертора, (b) одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW1 и (с) одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW2, (iii) выход инвертора соединен с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW1 и с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW2, (iv) один из двух электропроводных электродов аналогового ключа ASW1 соединен с клеммой ONB, (v) один из двух электропроводных электродов аналогового ключа ASW2 соединен с клеммой СКВ, и (vi) другой из двух электропроводных электродов аналогового ключа ASW1, другой из двух электропроводных электродов аналогового ключа ASW2, другой из двух входов логического вентиля И-НЕ, клемма RB триггера FF и клемма OUTB, являющаяся выходной клеммой этого каскада, соединены одно с другим.
В рассматриваемом i-м каскаде SRi в течение периода времени, в котором выходной QB-сигнал (на входе Х логического вентиля И-НЕ) триггера FF имеет высокий уровень (неактивен), (i) выходной сигнал (М) логического вентиля И-НЕ имеет низкий уровень (аналоговый ключ ASW1 открыт (замкнут) и аналоговый ключ ASW2 заперт (разомкнут)), и выходная клемма OUTB получает напряжение AONB-сигнала (=inactive =Vdd), когда выходной OUTB-сигнал (на входе Y логического вентиля И-НЕ) имеет высокий уровень (неактивен) и (ii) выходной сигнал (М) логического вентиля И-НЕ имеет высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) и происходит получение GCKB-сигнала и передача его на выход через клемму OUTB, когда выходной OUTB-сигнал (на входе Y логического вентиля И-НЕ) имеет низкий уровень (активен). Далее, в течение периода времени, в котором выходной QB-сигнал триггера FF имеет низкий уровень (активен), поскольку сигнал на входе Х логического вентиля И-НЕ имеет низкий уровень и сигнал на входе Y логического вентиля И-НЕ имеет низкий уровень, выходной сигнал (М) логического вентиля И-НЕ переходит на высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) и происходит прием GCKB-сигнала и передача его на выход через клемму OUTB. Иными словами, логический вентиль И-НЕ, инвертор и аналоговые ключи ASW1 и ASW2 составляют генератор сигнала для формирования выходного OUTB-сигнала с использованием выходного сигнала триггера FF. В частности, инвертор и аналоговые ключи ASW1 и ASW2 составляют вентильную схему для генерации AONB-сигнала или тактового сигнала в соответствии с выходным сигналом М логического вентиля И-НЕ.
Фиг.39 представляет электрическую схему, иллюстрирующую конфигурацию D-защелки CSLi, соответствующей i-му каскаду SRi регистра SR сдвига, показанному на фиг.37. Рассматриваемая D-защелка CSLi включает три КМОП-схемы с 5 по 7, аналоговые ключи ASW3 и ASW4, инвертор, клемму СК, клемму D и выходную клемму out (см. фиг.39). В каждой из КМОП-схем 5 и 6 (i) затвор p-канального транзистора и затвор n-канального транзистора соединены один с другим, (ii) сток p-канального транзистора и сток n-канального транзистора соединены один с другим, (iii) исток p-канального транзистора соединен с клеммой VDD, и (iv) исток n-канального транзистора соединен с клеммой VSS. В КМОП-схеме 7 (i) затвор p-канального транзистора и затвор n-канального транзистора соединены один с другим, (ii) сток p-канального транзистора и сток n-канального транзистора соединены один с другим, (iii) исток p-канального транзистора соединен с клеммой источника напряжения VCSH питания, и (iv) исток n-канального транзистора соединен с клеммой источника напряжения VCSL питания. В схеме D-защелки CSLi (i) клемма СК, вход инвертора, один (на стороне канала n-типа) из двух затворов аналогового ключа ASW3 и один (на стороне канала p-типа) из двух затворов аналогового ключа ASW4 соединены одно с другим, (ii) выход инвертора, другой (на стороне канала p-типа) из двух затворов аналогового ключа ASW3 и другой (на стороне канала n-типа) из двух затворов аналогового ключа ASW4 соединены одно с другим, (iii) стоковая сторона КМОП-схемы, одна из двух электропроводных клемм аналогового ключа ASW4, одна из двух электропроводных клемм аналогового ключа ASW3 и затворная сторона КМОП-схемы 6 соединены одно с другим, (iv) другая из двух электропроводных клемм аналогового ключа ASW3 и клемма D соединены одна с другой, (v) другая из двух электропроводных клемм аналогового ключа ASW4 и затворная сторона КМОП-схемы 6 соединены одно с другим, (vi) затворная сторона КМОП-схемы 5 и стоковая сторона КМОП-схемы 6 соединены одна с другой, (vii) стоковая сторона КМОП-схемы 6 и затворная сторона КМОП-схемы 7 соединены одна с другой, и (viii) стоковая сторона КМОП-схемы 7 и выходная клемма out соединены одна с другой.
Рассматриваемая D-защелка CSLi получает D-сигнал (сигнал, поступающий на клемму D) в течение периода времени, в котором СК-сигнал (сигнал, поступающий на клемму СК) активен (высокий уровень), и защелкивает этот D-сигнал. Иными словами, если D-сигнал перешел на высокий уровень с низкого уровня в период времени, в котором СК-сигнал is активен, выходной сигнал (out) (сигнал, передаваемый на выход от клеммы out) возрастает от электрического потенциала источника напряжения VCSL питания до электрического потенциала источника напряжения VCSH питания. Этот выходной сигнал (out) затем остается на уровне электрического потенциала источника напряжения VCSH питания. Если D-сигнал перешел на низкий уровень с высокого уровня в период времени, в котором СК-сигнал активен, выходной сигнал (out) (сигнал, передаваемый на выход от клеммы out) уменьшается от электрического потенциала источника напряжения VCSH питания до электрического потенциала источника напряжения VCSL питания. После этого, выходной сигнал (out) остается на уровне электрического потенциала источника напряжения VCSL питания.
В схеме схемы возбуждения G-GsD жидкокристаллического устройства отображения 3d выходная клемма OUTB одного каскада соединена с клеммой SB следующего каскада. Далее, выходная клемма OUTB рассматриваемого каскада соединена через инвертор с одной из двух входных клемм логического вентиля ИЛИ, который соответствует этому каскаду. Далее, выходная клемма OUTB указанного следующего каскада соединена через инвертор с другой из двух входных клемм логического вентиля ИЛИ, который соответствует этому рассматриваемому каскаду. Выход логического вентиля ИЛИ, который соответствует рассматриваемому каскаду, соединен с клеммой СК в составе D-защелки, соответствующей рассматриваемому каскаду. Например, (i) выходная клемма OUTB n-го каскада SRn соединена с клеммой SB (n+1)-го каскада SRn+1, (ii) эта выходная клемма OUTB n-го каскада SRn соединена через инвертор с одной из двух входных клемм логического вентиля ИЛИ, соответствующего n-му каскаду SRn, (iii) выходная клемма OUTB (n+1)-го каскада SRn+1 соединена через инвертор с другой из двух входных клемм логического вентиля ИЛИ, соответствующего n-му каскаду SRn, и (iv) выход логического вентиля ИЛИ, который соответствует n-му каскаду SRn, соединен с клеммой СК в составе D-защелки CSLn, которая соответствует n-му каскаду SRn. Отметим, что клемма SB в первом каскаде регистра SR сдвига принимает GSPB-сигнал.
Далее, в схеме схемы возбуждения G-GsD жидкокристаллического устройства отображения 3d (i) клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала) и клеммы СКВ каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), отличной от первой линии GCK, (ii) клеммы INITB каскадов с нечетными номерами и клеммы INITB каскадов с четными номерами соединены с одной общей линией INITB (линия для подачи INITB-сигнала), (iii) клеммы ONB каскадов с нечетными номерами и клеммы ONB каскадов с четными номерами соединены с одной общей линией AONB (линия для подачи AON-сигнала). Например, (i) клемма СКВ n-го каскада SRn соединена с линией GCK2B-сигнала, (ii) клемма СКВ (n+1)-го каскада соединена с линией GCK1B-сигнала, (iii) клемма INITB n-го каскада SRn и клемма INITB (n+1)-го каскада SRn+1 соединены с одной общей линией INITB-сигнала, и (iv) клемма ONB n-го каскада SRn и клемма ONB (n+1)-го каскада SRn+1 соединены с одной общей линией AONB-сигнала. Далее, клеммы D в составе D-защелок соединены с первой и второй линиями CMI (линии для подачи CMI-сигналов), так что каждые две соседние D-защелки, соответствующие двум соседним каскадам, соединены с разными линиями CMI. Например, (i) клемма D в составе D-защелки CSLn, соответствующей n-му каскаду SRn, соединена с линией CMI2-сигнала, (ii) клемма D в составе D-защелки CSLn+1, соответствующей (n+1)-му каскаду SRn+1, соединена с линией CMI2-сигнала, (iii) клемма D в составе D-защелки CSLn+2, соответствующей (n+2)-му каскаду SRn+2, соединена с линией СМИ-сигнала, и (iv) клемма D в составе D-защелки CSLn+3, соответствующей (n+3)-ему каскаду SRn+3, соединена с линией СМИ-сигнала.
Фиг.40 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3d. Отметим, что на фиг.40 "AONB" обозначает AONB-сигнал, "INITB" обозначает сигнал инициализации, "GSPB" обозначает сигнал инвертированного стартового импульса затвора, "GCK1B" обозначает GCK1B-сигнал, "GCK2B" обозначает ССК2 В-сигнал, "СМИ" обозначает СМИ-сигнал, "CMI2" обозначает СМI2-сигнал, "SBi", "RBi", "QBi" и "OUTBi" (i=n-1, n, n+1) обозначают, соответственно, SB-сигнал (электрический потенциал клеммы SB) i-го каскада SRi, RB-сигнал (электрический потенциал клеммы RB) i-го каскада SRi, QB-сигнал (электрический потенциал клеммы QB) i-го каскада SRi и OUTB-сигнал (электрический потенциал клеммы OUTB) i-го каскада SRi, и "CSi" (i=n-1, n, n+1) обозначают электрический потенциал клеммы линии CSi удерживающих конденсаторов, соответствующей i-му каскаду SRi (=электрический потенциал выходной клеммы (out) в D-защелке CSLi). Отметим, что на фиг.40 период сигнала POL полярности идентичен одному периоду 1Н сигнала горизонтальной (иными словами, полярность сигнала данных, поступающего в линию идентичного сигнала данных, инвертируется через каждый период 1Н), а сигналы CMI1 и CMI2 имеют одинаковую фазу.
В жидкокристаллическом устройстве отображения 3d выполняют следующие подготовительные операции перед тем, как представить на экране изображение первого кадра (периода вертикальной развертки). В частности, AONB-сигнал и INITB-сигнал становятся активными (низкий уровень) и остаются активными в течение заданного периода времени. Затем AONB-сигнал становится неактивным, после чего INITB-сигнал тоже становится неактивным. В течение периода времени, в котором AONB-сигнал активен, каждый GCKB-сигнал остается активен (низкий уровень) и каждый CMI-сигнал сохраняет свой высокий уровень (или низкий уровень). В результате в каждом из нескольких каскадов регистра SR сдвига AONB-сигнал поступает на выход от выходной клеммы OUTB через ключ ASW1, и сразу же после этого ключ ASW1 запирается (размыкается), а ключ ASW2 отпирается (замыкается). Поэтому выходные OUTB-сигналы всех каскадов становятся активными (низкий уровень), так что все линии сигнала развертки оказываются выбраны. Отметим, что здесь аналоговый ключ ASW, соответствующий каждой из линий сигналов данных, отпирается (замыкается), так что все линии сигналов данных получают напряжение Vcom. Далее, поскольку SB-сигнал, RB-сигнал и INITB-сигнал, поступающие в каждый из нескольких каскадов, стали активными (низкий уровень), выходной QB-сигнал триггера FF, формируемый в каждом из нескольких каскадов, становится неактивным (высокий уровень). Кроме того, выходной сигнал логического вентиля ИЛИ, соответствующего каждому из нескольких каскадов, стал активным (высокий уровень), так что каждая из нескольких D-защелок осуществляет защелкивание CMI1-сигнала (высокий уровень) или CMI2-сигнала (высокий уровень). Соответственно выходной (out) сигнал (CS-сигнал), поступающий в каждую из нескольких линий удерживающих конденсаторов, становится равным электрическому потенциалу источника напряжения VCSL питания. После выполнения перечисленных вышеподготовительных операций в устройстве отображения (после того, как AONB-сигнал и INITB-сигнал стали неактивными в этом порядке), (i) напряжение Vcom записывают в каждом из множества пикселов PIX устройства отображения секции DAR, (ii) сигнал на выходе QB триггера FF, имеющегося в каждом из нескольких каскадов регистра сдвига, становится неактивным (высокий уровень), (iii) и выходной (out) сигнал каждой из нескольких D-защелок (электрический потенциал каждой из нескольких линий удерживающих конденсаторов) становится равным электрическому потенциалу источника напряжения VCSL питания.
В жидкокристаллическом устройстве отображения 3d выполняют следующие подготовительные операции перед тем, как представить на экране изображение первого кадра (первого периода вертикальной развертки). Иными словами, когда SB-сигнал, поступающий в каскад регистра SR сдвига, стал активным (=низкий уровень), выходной сигнал триггера FF устанавливается в активное состояние и этот каскад получает GCKB-сигнал. Когда этот GCKB-сигнал стал активным (=низкий уровень), выходной OUTB-сигнал рассматриваемого каскада становится активен и SB-сигнал следующего каскада становится активен. Далее, происходит сброс триггера FF рассматриваемого каскада на высокий уровень (неактивен). Здесь, выходной OUTB-сигнал этого каскада имеет низкий уровень (т.е. выходной сигнал логического вентиля И-НЕ имеет высокий уровень), так что каскад продолжает получать GCKB-сигнал. Когда GCKB-сигнал переходит на высокий уровень (неактивен), выходной OUTB-сигнал каскада переходит на высокий уровень и выходной сигнал логического вентиля И-НЕ переходит на низкий уровень. После этого на выход передают AONB-сигнал через выходную клемму OUTB, так что выходной OUTB-сигнал переходит на высокий уровень (неактивен).
Далее, когда выходной OUTB-сигнал рассматриваемого каскада стал активным (выходной сигнал логического вентиля ИЛИ, соответствующего этому каскаду, стал активен), D-защелка, соответствующая этому каскаду, защелкивает CMI1-сигнал или CMI2-сигнал. Далее, когда выходной OUTB-сигнал следующего каскада стал активным (выходной сигнал логического вентиля ИЛИ, соответствующего этому каскаду, стал активен), D-защелка, соответствующая рассматриваемому каскаду, снова защелкивает CMI1-сигнал или CMI2-сигнал. В такой конфигурации, после того, как выходной OUTB-сигнал рассматриваемого каскада становится неактивным (после того, как происходит выключение линии сигнала развертки, соответствующей каскаду), выходной (out) сигнал D-защелки, соответствующей каскаду, (электрический потенциал в линии удерживающих конденсаторов, соответствующей каскаду) увеличивается от электрического потенциала источника напряжения VCSL питания до электрического потенциала источника напряжения VCSH питания (в ситуации, когда в пиксел, соответствующий рассматриваемому каскаду, записывают сигнал данных, имеющий положительную полярность), или уменьшается от электрического потенциала источника напряжения VCSH питания до электрического потенциала источника напряжения VCSL питания (в ситуации, когда в пиксел, соответствующий рассматриваемому каскаду, записывают сигнал данных, имеющий отрицательную полярность).
Например, когда выходной OUTB-сигнал n-го каскада SRn стал активным (выходной сигнал логического вентиля ИЛИ, соответствующего этому n-му каскаду SRn стал активен), D-защелка CSLn, соответствующая n-му каскаду SRn, защелкивает CMI2-сигнал. Затем, когда выходной OUTB-сигнал (n+1)-го каскада SRn+1 стал активным (выходной сигнал логического вентиля ИЛИ, соответствующего n-му каскаду SRn стал активен), D-защелка CSLn снова осуществляет защелкивание CMI2-сигнал. В такой конфигурации, после того, как выходной OUTB-сигнал n-го каскада SRn становится неактивным (линия Gn сигнала развертки, соответствующая n-му каскаду SRn, включается/выключается), выходной (out) сигнал D-защелки CSLn, соответствующей n-му каскаду SRn (электрический потенциал в линии CSn удерживающих конденсаторов, соответствующей n-му каскаду SRn) снижается от электрического потенциала источника напряжения VCSH питания до электрического потенциала источника напряжения VCSL питания. Здесь, сигнал данных, имеющий отрицательную полярность, записывают в пикселе PIXn, соответствующему n-му каскаду SRn, как обозначено сигналом POL. Соответственно, можно снизить, уменьшая электрический потенциал в линии CSn удерживающих конденсаторов, эффективный электрический потенциал до уровня ниже электрического потенциала сигнала данных (можно увеличить яркость пиксела PIXn).
Далее, когда выходной OUTB-сигнал (n+1)-го каскада SRn+1 стал активен, D-защелка CSLn+1, соответствующая (n+1)-му каскаду SRn+1, защелкивает CMI2-сигнал. Кроме того, когда выходной OUTB-сигнал (n+2)-го каскада SRn+2 стал активен, D-защелка CSLn+1 снова осуществляет защелкивание CMI2-сигнала. В такой конфигурации, после того, как выходной OUTB-сигнал (n+1)-го каскада SRn+1 становится неактивным (после того, как произошло включение/выключение линии Gn+1 сигнала развертки), выходной (out) сигнал (электрический потенциал линии CSn+1 удерживающих конденсаторов) D-защелки CSLn+1, соответствующей (n+1)-му каскаду SRn+1, увеличивается от электрического потенциала источника напряжения VCSL питания до электрического потенциала источника напряжения VCSH питания. Здесь, в пикселе PIXn+1, соответствующем (n+1)-му каскаду SRn+1, записывают сигнал данных, имеющий положительную полярность, как это указывает сигнал POL. Соответственно, можно повысить, увеличивая электрический потенциал в линии CSn+1 удерживающих конденсаторов, эффективный электрический потенциал до уровня выше электрического потенциала сигнала данных (можно увеличить яркость пиксела PIXn+1).
Далее, когда выходной OUTB-сигнал (n+2)-го каскада SRn+2 становится активен, D-защелка CSLn+2, соответствующая (n+2)-му каскаду SRn+2, защелкивает CMI1-сигнал. Более того, когда выходной OUTB-сигнал (n+3)-го каскада SRn+3 становится активен, D-защелка CSLn+2 снова осуществляет защелкивание CMI1-сигнала. В такой конфигурации, после того, как выходной OUTB-сигнал (n+2)-го каскада SRn+2 становится неактивным (после включения/выключения линии Gn+2 сигнала развертки), выходной (out) сигнал D-защелки CSLn+2, соответствующей (n+2)-му каскаду SRn+2, снижается от электрического потенциала источника напряжения VCSH питания до электрического потенциала источника напряжения VCSL питания. Здесь, в пиксел PIXn+2, соответствующий (n+2)-му каскаду SRn+2, записывают сигнал данных, имеющий отрицательную полярность, как это указывает сигнал POL. Соответственно, можно повысить, уменьшая электрический потенциал в линии CSn+2 удерживающих конденсаторов, эффективный электрический потенциал до уровня выше электрического потенциала сигнала данных (можно увеличить яркость пиксела PIXn+2).
Начиная со второго кадра, представление изображения на устройстве отображения осуществляется способом, аналогичным первому кадру. Отметим, однако, что фаза сигнала POL сдвигается в каждом кадре на половину периода, так что полярность сигнала данных, подаваемого в идентичный пиксел, инвертируется через каждый кадр. В соответствии с этой инверсией процессы увеличения и уменьшения выходного (out) сигнала D-защелки CSLi (электрический потенциал в линии CSi удерживающих конденсаторов) чередуются через каждый кадр.
Жидкокристаллическое устройство отображения 3d использует триггер согласно одному из указанных выше вариантов настоящего изобретения. Поэтому можно создать компактную схему возбуждения G-Gs. Далее, во все пикселы одновременно перед представлением на устройстве отображения первого кадра может быть записан идентичный электрический потенциал (например, Vcom). Это предотвращает возникновение дефекта в экране перед тем, как на устройстве отображения появится первый кадр. Кроме того, поскольку инициализация регистра сдвига (инициализация триггера, имеющегося в составе каждого каскада) осуществляется в то же самое время, как и запись идентичного электрического потенциала во все пикселы, можно быстрее выполнить операции подготовки устройства отображения, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализация триггеров осуществляются по отдельности и независимо. Более того, поскольку обратное изменение INITB-сигнала (переход INITB-сигнала в неактивное состояние) задержано в сравнении с AONB-сигналом (переход AONB-сигнала в неактивное состояние), можно успешно осуществить инициализацию, даже если обратный переход SB-сигнала в каждом из нескольких каскадов вместе с обратным переходом AONB-сигнала отклоняется относительно обратного перехода RB-сигнала вместе с обратным переходом AONB-сигнала (в частности, когда обратный переход SB-сигнала запаздывает относительно обратного перехода RB-сигнала). Кроме того, поскольку управление в режиме с зарядовой связью (СС) можно адекватно осуществлять применительно к каждой строке пикселов из первого кадра, становится возможным предотвратить генерацию дефектов в экране (неоднородности, различаемые зрителем в виде горизонтальных полос) в течение первого кадра, которые могут быть обнаружены в известных устройствах с управлением в режиме зарядовой связи (СС).
Далее, следует отметить, что в жидкокристаллическом устройстве отображения 3d путем всего лишь сдвига фазы CMI2-сигнала на половину периода (относительно фазы, показанный на фиг.40), (i) период сигнала POL полярности можно изменить на 2Н (инверсия полярности сигнала данных, поступающего в идентичную линию сигнала данных через каждые 2 периода горизонтальной развертки (2Н)) и (ii) можно должным образом осуществлять управление с зарядовой связью (СС) для каждой строки пикселов из первого кадра (см. фиг.41). Другими словами, в жидкокристаллическом устройстве отображения 3d, всего лишь управляя фазами соответствующих сигналов инверсии линий CS удерживающих конденсаторов - CMI1 и CMI2, можно (i) изменить период сигнала POL полярности от 1Н на 2Н и (ii) предотвратить генерацию дефектов в экране в этот момент.
Регистр SR сдвига схемы возбуждения G-Gs в жидкокристаллическом устройстве отображения 3d использует триггер согласно одному из указанных выше вариантов настоящего изобретения (например, конфигурации, показанной на фиг.3). В результате можно создать компактную схему возбуждения G-Gs. Отметим, однако, что в ситуации, когда компактность не требуется, а могут быть нужны другие преимущества, в регистре сдвига в составе схемы возбуждения G-Gs могут быть, разумеется, использованы триггеры известного типа (например, триггер, показанный на фиг.70).
[Применение в регистре сдвига: пример 3]
Фиг.42 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3е настоящего изобретения. Такое жидкокристаллическое устройство отображения 3е представляет собой жидкокристаллическое устройство отображения, использующее так называемое управление с зарядовой связью (СС), и включает устройство отображения секции DAR, схему возбуждения G-CsD затворов-Gs-линий, схему возбуждения SD истоков и схему DCC управления устройством отображения. Схема DCC управления устройством отображения передает в схему возбуждения GD затворов стартовый GSP импульс затвора, сигнал GOE разрешения отпирания затвора, INITB-сигнал (сигнал инициализации), AONB-сигнал (сигнал все включены (открыты)), сигналы инверсии линий CS удерживающих конденсаторов - CMI1 и CMI2, и тактовые сигналы GCK1B и GCK2B затворов. Далее, схема DCC управления устройством отображения передает в схему возбуждения SD истоков стартовый SSP импульс истока, цифровые данные DAT, сигнал POL полярности и тактовый сигнал SCK истока. Схема возбуждения G-CsD содержит (i) регистр SR сдвига, включающий несколько каскадов, и (ii) несколько D-защелок CSL. Для каждого из нескольких каскадов в регистре сдвига имеются один инвертор, одна D-защелка CSL и один буфер. В последующем i-й каскад (i=1, …, n-1, n, n+1, …) регистра сдвига будет для простоты объяснения называться "1-й каскад SRi", где это подходит. Далее, D-защелка CSLi соответствует i-му каскаду SRi регистра сдвига.
Указанный i-й каскад SRi регистра сдвига передает выходной сигнал (OUTB-сигнал) в линию Gi сигнала развертки устройства отображения секции DAR через инвертор и буфер. Далее, D-защелка CSLi, соответствующая i-му каскаду Sri, передает выходной сигнал (сигнал out, CS-сигнал) в линию CSi-1 удерживающих конденсаторов устройства отображения секции DAR. Например, n-й каскад SRn передает выходной OUTB-сигнал в линию Gn сигнала развертки через инвертор и буфер. Указанная D-защелка CSLn, соответствующая n-му каскаду SRn, передает выходной сигнал (сигнал out, CS-сигнал) в линию CSn-1 удерживающих конденсаторов устройства отображения секции DAR. В устройстве отображения секции DAR линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn. Между пиксельным электродом в пикселе PIXn и линией CSn удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор). Далее, линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn-1. Между пиксельным электродом пиксела PIXn-1 и линией CSn-1 удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор).
Далее, в каждой из нескольких линий сигналов данных выполнены один аналоговый ключ ASW и один инвертор. Вход инвертора соединен с линией AONB-сигнала. Конец линии сигнала данных соединен с одной из двух электропроводных клемм аналогового ключа ASW, а другая из двух электропроводных клемм аналогового ключа ASW соединена с источником напряжения питания Vcom (электрический потенциал общего электрода). Один (на стороне канала n-типа) из двух затворов аналогового ключа ASW соединен с выходом инвертора, а другой (на стороне канала p-типа) из двух затворов аналогового ключа ASW соединен с линией AONB-сигнала.
Фиг.43 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SRi регистра SR сдвига, показанного на фиг.42. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из указанных выше вариантов настоящего изобретения, который включает клемму SB, клемму RB и клемму INITB, (ii) два аналоговых ключа ASW1 и ASW2, (iii) логический вентиль И-НЕ, (iv) инвертор, (v) клемму СКВ, (vi) клемму ONB, (vii) и (viii) клемму М (см. фиг.43). В схеме i-го каскада SRi (i) выходная клемма QB триггера FF соединена с одним из двух входов логического вентиля И-НЕ, (ii) выход логического вентиля И-НЕ соединен с (а) клеммой М, (b) входом инвертора, (с) одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW1 и (d) одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW2, (iii) выход инвертора соединен с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW1 и с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW2, (iv) одна из двух электропроводных клемм аналогового ключа ASW1 соединена с клеммой ONB, (v) одна из двух электропроводных клемм аналогового ключа ASW2 соединена с клеммой СКВ, и (vi) другая из двух электропроводных клемм аналогового ключа ASW1, другая из двух электропроводных клемм аналогового ключа ASW2, другой из двух входов логического вентиля И-НЕ, клемма RB триггера FF и выходная клемма OUTB, которая является выходной клеммой i-го каскада SRi, соединены одно с другим.
В i-м каскаде SRi в течение периода времени, в котором выходной QB-сигнал (сигнал на входе Х из двух входов логического вентиля И-НЕ) имеет высокий уровень (неактивен), (i) когда выходной OUTB-сигнал (сигнал на входе Y из входов логического вентиля И-НЕ) имеет высокий уровень (неактивен), выходной сигнал (М-сигнал) логического вентиля И-НЕ перешел на низкий уровень (аналоговый ключ ASW1 открыт (замкнут) и аналоговый ключ ASW2 заперт (разомкнут)) и AONB-сигнал (=неактивен =Vdd) поступает на выходную клемму OUTB, и (ii) когда выходной OUTB-сигнал (сигнал на входе Y логического вентиля И-НЕ) имеет низкий уровень (активен), выходной сигнал (М-сигнал) логического вентиля И-НЕ имеет высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) и происходит прием GCKB-сигнала и передача его на выход через выходную клемму OUTB. Далее, в течение периода времени, в котором выходной QB-сигнал триггера FF имеет низкий уровень (активен), поскольку сигнал на входе Х логического вентиля И-НЕ имеет низкий уровень и сигнал на входе Y логического вентиля И-НЕ имеет низкий уровень, выходной сигнал (М-сигнал) логического вентиля И-НЕ имеет высокий уровень (аналоговый ключ ASW1 заперт (разомкнут) и аналоговый ключ ASW2 открыт (замкнут)) и происходит прием GCKB-сигнала и передача его на выход через выходную клемму OUTB. Иными словами, логический вентиль И-НЕ, инвертор и аналоговые ключи ASW1 и ASW2 составляют генератор сигнала для формирования выходного OUTB-сигнала с использованием выходного сигнала триггера FF. В частности, указанные инвертор и аналоговые ключи ASW1 и ASW2 составляют вентильную схему, получающую AONB-сигнал или тактовый сигнал в соответствии с выходным сигналом (М-сигнал) логического вентиля И-НЕ.
Рассматриваемая D-защелка CSLi имеет такую же конфигурацию, как показано на фиг.39. Иными словами, D-защелка CSLi получает D-сигнал (сигнал, поступающий на клемму D) в течение периода времени, в котором СК-сигнал (сигнал, поступающий на клемму СК) активен (высокий уровень), и защелкивает этот D-сигнал. Другими словами, когда D-сигнал переходит на высокий уровень с низкого уровня в период времени, в котором CK-сигнал активен, выходной (out) сигнал (сигнал, передаваемый на выход через выходную (out) клемму) увеличивается от электрического потенциала источника напряжения VCSL питания до электрического потенциала источника напряжения VCSH питания и затем сохраняет электрический потенциал источника напряжения VCSH питания. Когда D-сигнал переходит на низкий уровень с высокого уровня в период времени, в котором СК-сигнал активен, выходной (out) сигнал (сигнал, передаваемый на выход через выходную (out) клемму) уменьшается от электрического потенциала источника напряжения VCSH питания до электрического потенциала источника напряжения VCSL питания и затем сохраняет электрический потенциал источника напряжения VCSL питания.
В схеме регистра SR сдвига в составе схемы возбуждения G-CsD в жидкокристаллическом устройстве отображения 3е выходная клемма OUTB каскада соединена с клеммой SB следующего каскада. Далее, клемма М рассматриваемого каскада соединена с клеммой СК в составе D-защелки, соответствующей этому каскаду. Например, выходная клемма OUTB в n-м каскаде SRn соединена с клеммой SB в (n+1)-м каскаде SRn+1, а клемма М рассматриваемого n-го каскада SRn соединена с клеммой СК в составе D-защелки SLn, соответствующей n-му каскаду SRn. Отметим, что на клемму SB первого каскада регистра SR сдвига поступает GSPB-сигнал.
Далее, в схеме схемы возбуждения G-CsD (i) клеммы СКВ в каскадах с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала), а клеммы СКВ в каскадах с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), которая отлична от первой линии GCK, (ii) клеммы INITB в каскадах с нечетными номерами и клеммы INITB в каскадах с четными номерами соединены с одной общей линией INITB (линия для подачи INITB-сигнала), и (iii) клеммы ONB в каскадах с нечетными номерами и клеммы ONB в каскадах с четными номерами соединены с одной общей линией AONB (линия для подачи AON-сигнала). Например, (i) клемма СКВ в n-м каскаде SRn соединена с линией ОСК2В-сигнала, (ii) клемма СКВ в (n+1)-м каскаде SRn+1 соединена с линией GCK1B-сигнала, (iii) клемма INITB в n-м каскаде SRn и клемма INITB в (n+1)-м каскаде SRn+1 соединены с одной общей линией INITB-сигнал, и (iv) клемма ONB в n-м каскаде SRn и клемма ONB в (n+1)-м каскаде SRn+1 соединены с одной общей линией AONB-сигнала. Далее, клеммы D в указанных D-защелках соединены с первой и второй линиями CMI (линии для подачи CMI-сигналов), так что каждые две соседние D-защелки, соответствующие двум соседним каскадам, соединены с разными CMI линиями. Например, (i) клемма D в составе D-защелки CSLn-1, соответствующей (n-1)-му каскаду SRn-1, соединена с линией CMI1-сигнала, (ii) клемма D в составе D-защелки CSLn, соответствующей n-му каскаду SRn, соединена с линией CMI1-сигнал, (iii) клемма D в составе D-защелки CSLn+1, соответствующей (n+1)-му каскаду SRn+1, соединена с линией CMI2-сигнала, и (iv) клемма D в составе D-защелки CSLn+2, соответствующей (n+2)-му каскаду SRn+2, соединена с линией CMI2-сигнала.
Фиг.44 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3е. Отметим, что на фиг.44 "AONB" обозначает AON-сигнал, "INTIB" обозначает сигнал инициализации, "GSPB" обозначает сигнал инвертированного стартового импульса затвора, "GCK1B" обозначает GCK1B-сигнал, "GCK2B" обозначает GСК2В-сигнал, "CMI1" обозначает CMI1-сигнал, "CMI1" обозначает CMI2-сигнал, "SBi", "RBi", "QBi" и "OUTBi" (i=n-1, n, n+1) обозначают, соответственно, SB-сигнал (электрический потенциал на клемме SB) i-го каскада SRi, RB-сигнал (электрический потенциал на клемме RB) i-го каскада SRi, QB-сигнал (электрический потенциал на клемме QB) i-го каскада SRi и OUTB-сигнал (электрический потенциал на клемме OUTB) i-го каскада Sri, а также "CSi (i=n-1, n, n+1)" обозначает электрический потенциал линии CSi удерживающих конденсаторов, соответствующей i-му каскаду SRi (=электрический потенциал на выходной клемме (out) D-защелки CSLi). На фиг.44, период сигнала POL полярности идентичен одному периоду 1Н сигнала горизонтальной развертки (иными словами, полярность сигнала данных, поступающего в идентичную линию сигнала данных, инвертируется через каждый период 1Н), а сигналы CMI1 и CMI2 имеют одинаковую фазу.
В жидкокристаллическом устройстве отображения 3е происходит выполнение следующих подготовительных операций устройства отображения перед первым кадром (периодом вертикальной развертки) для представления изображения. В частности, AONB-сигнал и INITB-сигнал становятся активными (низкий уровень) и остаются активны в течение заданного периода времени. Затем AONB-сигнал становится неактивным, после чего INITB-сигнал тоже становится неактивным. В течение периода времени, в котором AONB-сигнал активен, каждый GCKB-сигнал остается активен (низкий уровень), а каждый CMI-сигнал сохраняет высокий уровень (или низкий уровень). В результате в каждом из нескольких каскадов регистра SR сдвига передают AONB-сигнал от выходной клеммы OUTB через ключ ASW1, и сразу же после этого ключ ASW1 запирается (размыкается), а ключ ASW2 отпирается (замыкается). Соответственно, выходные сигналы OUTB-сигналы всех каскадов становятся активными (низкий уровень), так что все из указанных нескольких линий сигнала развертки оказываются выбраны. Отметим здесь, что аналоговый ключ ASW, соответствующий каждой из нескольких линий сигнала данных, открыт (замкнут), так что все эти несколько линий сигналов данных получают напряжение Vcom. Далее, SB-сигнал, RB-сигнал и INITB-сигнал, поступающие в каждый из нескольких каскадов, становятся активными (низкий уровень), так что выходной QB-сигнал триггера в составе каждого из этих нескольких каскадов становится неактивным (высокий уровень). Кроме того, М-сигнал (сигнал, передаваемый на выход от клеммы М) каждого из нескольких каскадов становится активным (высокий уровень). Соответственно, каждая из нескольких D-защелок осуществляет защелкивание CMI1-сигнала (низкий уровень) или CMI2-сигнала (низкий уровень), а выходной (out) сигнал (CS-сигнал), поступающий в каждую из нескольких линий удерживающих конденсаторов, становится равным электрическому потенциалу источника напряжения VCSL питания. После выполнения описанных выше подготовительных операций устройства отображения (после того, как AONB-сигнал и INITB-сигнал стали неактивными в этом порядке) (i) напряжение Vcom записывают в каждый из множества пикселов PIX устройства отображения секции DAR, (ii) выходной сигнал QB каждого триггера, созданного в каждом из нескольких каскадов, становится неактивным (высокий уровень), и (iii) выходной (out) сигнал (электрический потенциал линии удерживающих конденсаторов) каждой из нескольких D-защелок становится равным электрическому потенциалу источника напряжения VCSL питания.
В жидкокристаллическом устройстве отображения 3е в течение периода времени, в котором на экране представляют первый кадр (первый период вертикальной развертки) выполняют следующие подготовительные операции. Иными словами, когда SB-сигнал, поступающий в некоторый каскад регистра SR сдвига, стал активным (=низкий уровень), выходной сигнал триггера FF рассматриваемого каскада устанавливают в активное состояние, а также в каскаде получают GCKB-сигнал. Когда GCKB-сигнал рассматриваемого каскада стал активным (=низкий уровень), (i) выходной OUTB-сигнал этого каскада становится активным (=низкий уровень), (ii) SB-сигнал следующего каскада становится активен, а также (iii) происходит сброс триггера FF рассматриваемого каскада на высокий уровень (неактивен). Здесь, выходной OUTB-сигнал каскада имеет низкий уровень (иными словами, выходной сигнал логического вентиля И-НЕ имеет высокий уровень), так что этот каскад продолжают получать GCKB-сигнал. Когда GCKB-сигнал перешел на высокий уровень (неактивен), выходной OUTB-сигнал каскада переходит на высокий уровень, а выходной сигнал логического вентиля И-НЕ переходит на низкий уровень. После этого AONB-сигнал поступает на выход от клеммы OUTB, так что выходной OUTB-сигнал переходит на высокий уровень (неактивен).
Далее, когда М-сигнал следующего каскада становится активен, D-защелка, соответствующая этому следующему каскаду, защелкивает СМИ-сигнал и СМ12-сигнал. В такой конфигурации после того, как выходной OUTB-сигнал этого каскада становится неактивным (после того, как произойдет отключение линии сигнала развертки, соответствующей этому каскаду), выходной (out) сигнал (электрический сигнал линии удерживающих конденсаторов, соответствующей каскаду) D-защелки, соответствующей этому каскаду, увеличивается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания (когда сигнал данных, имеющий положительную полярность, записывают в пиксел, соответствующий этому каскаду), или уменьшается от электрического потенциала источника VCSH до электрического потенциала источника VCSL питания (когда сигнал данных, имеющий отрицательную полярность, записывают в пиксел, соответствующий этому каскаду).
Например, когда М-сигнал n-го каскада SRn стал активен, D-защелка CSLn, соответствующая n-му каскаду SRn, защелкивает CMI1-сигнал. В такой конфигурации, после того, как выходной OUTB-сигнал (n-1)-го каскада SRn-1 становится неактивным после включения/выключения линии Gn-1 сигнала развертки, выходной (out) сигнал (электрический потенциал линии CSn-1 удерживающих конденсаторов) D-защелки CSLn увеличивается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания. Здесь, в пиксел PIXn-1, соответствующий (n-1)-му каскаду SRn-1, записывают сигнал данных, имеющий положительную полярность, как это указывает сигнал POL. Соответственно, можно увеличить путем повышения электрического потенциала в линии CSn-1 удерживающих конденсаторов эффективный электрический потенциал до уровня выше электрического потенциала сигнала данных (можно повысить яркость пиксела PIXn-1).
Далее, когда М-сигнал (n+1)-го каскада SRn+1 становится активен, D-защелка CSLn+1, соответствующая (n+1)-му каскаду SRn+1, защелкивает CMI2-сигнал. В такой конфигурации, после того, как выходной OUTB-сигнал n-го каскада SRn становится неактивным (после включения/выключения линии Gn сигнала развертки), выходной (out) сигнал D-защелки CSLn+1 (электрический потенциал удерживающего конденсатора CSn) уменьшается от электрического потенциала источника VCSH до электрического потенциала источника VCSL питания. Здесь, в пиксел PIXn, соответствующий n-му каскаду SRn, записывают сигнал данных, имеющий отрицательную полярность, как это указывает сигнал POL. Соответственно, можно уменьшить путем снижения электрического потенциала в линии CSn удерживающих конденсаторов эффективный электрический потенциал до уровня ниже электрического потенциала сигнала данных (можно повысить яркость пиксела PIXn).
Более того, когда М-сигнал (n+2)-го каскада SRn+2 стал активен, D-защелка CSLn+2, соответствующая (n+2)-го каскада SRn+2, защелкивает CMI2-сигнал. В такой конфигурации, после того, как выходной OUTB-сигнал (n+1)-го каскада SRn+1 стал неактивным (включение/выключение линии Gn+1 сигнала развертки), выходной (out) сигнал D-защелки CSLn+2 (электрический потенциал линии CSn+1 удерживающих конденсаторов) увеличивается от электрического потенциала источника VCSL питания до электрического потенциала источника VCSH питания. Здесь, в пиксел PIXn+1, соответствующий (n+1)-му каскаду SRn+1, записывают сигнал данных, имеющий положительную полярность, как это указывает сигнал POL. Соответственно, можно увеличить путем повышения электрического потенциала в линии CSn+1 удерживающих конденсаторов эффективный электрический потенциал до уровня выше электрического потенциала сигнала данных (можно повысить яркость пиксела PIXn+1).
От второго кадра и далее представление изображения на устройстве отображения осуществляется таким же образом, как и первом кадре. Отметим, однако, что фаза сигнала POL сдвигается на половину периода через каждый 1 кадр, так что полярность сигнала данных, поступающих в пиксельный электрод идентичного пиксела PIXi, инвертируется через каждый 1 кадр. При использовании такой инверсии увеличение или уменьшение выходного (out) сигнала D-защелки CSLi (электрический потенциал в линии CSi удерживающих конденсаторов) меняются местами через каждый 1 кадр.
Жидкокристаллическое устройство отображения 3е использует триггер согласно одному из указанных выше вариантов настоящего изобретения. Соответственно, можно создать компактную схему возбуждения G-Gs. Далее, в конфигурации, в которой внутренний сигнал (М-сигнал) регистра сдвига поступает на клемму СК в составе D-защелки, становится ненужным применять логический вентиль ИЛИ-НЕ (NOR) или логический вентиль ИЛИ (OR) в схеме возбуждения G-Gs. Это делает возможным создать еще более компактную схему возбуждения G-Gs. Более того, поскольку перед представлением на устройстве отображения первого кадра во все пикселы одновременно может быть записан идентичный электрический потенциал (например, Vcom), становится возможным предотвратить генерацию дефекта в экране перед представлением первого кадра. Далее, поскольку инициализация регистра сдвига (инициализация триггера в каждом из нескольких каскадов) осуществляется в то же самое время, когда происходит запись идентичного электрического потенциала во все пикселы, становится возможным завершить операцию подготовки устройства отображения быстрее, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализацию триггера осуществляют по отдельности и независимо одно от другого. Более того, возврат INITB-сигнала (вызывающий переход INITB-сигнала в неактивное состояние) оказывается задержан по сравнению с возвратом AONB-сигнала (вызывающим переход AONB-сигнала в неактивное состояние). Соответственно, даже если момент возврата SB-сигнала в каждом из нескольких каскадов и момент возврата RB-сигнала в каждом из нескольких каскадов отличаются (задержка) один от другого вследствие задержки возврата AONB-сигнала, все равно можно успешно осуществить инициализацию триггера. Более того, поскольку управление с зарядовой связью (СС) может быть должным образом реализовано для каждой строки пикселов из первого кадра, становится возможным предотвратить генерацию дефекта на экране (неравномерность, воспринимаемая зрителем в качестве горизонтальных полос) во время первого кадра.
Далее, следует отметить, что в жидкокристаллическом устройстве отображения 3е посредством всего лишь сдвига фазы CMI2-сигнала на половину периода (от фазы, показанной на фиг.44), можно (i) изменить период сигнала POL полярности на 2Н (полярность сигнала данных, передаваемого в идентичную линию сигнала данных, инвертируется через каждые два периода горизонтальной развертки (2Н)) и (ii) осуществить должным образом управление в режиме с зарядовой связью (СС) для каждой строки пикселов из первого кадра (см. фиг.45). Другими словами, в жидкокристаллическом устройстве отображения 3d, всего лишь управляя фазами соответствующих сигналов CMI1 и CMI2 инверсии для линий CS можно (i) переключить период сигнала POL полярности от 1Н на 2Н и (ii) предотвратить генерацию дефектов в экране в это время.
Регистр SR сдвига в составе схемы возбуждения G-Gs в жидкокристаллическом устройстве отображения 3е использует триггер, описанный в одном из рассмотренных выше вариантов (например, в варианте, показанном на фиг.3). Соответственно можно создать компактный регистр сдвига. Отметим, однако, что поскольку для реализации компактного сдвига в схеме возбуждения G-Gs исключили логический вентиль ИЛИ-НЕ или логический вентиль И, само собой разумеется, что в регистре сдвига в составе схемы возбуждения G-Gs можно использовать и известный триггер (например, триггер, показанный на фиг.70).
Жидкокристаллическое устройство отображения 3е можно модифицировать таким образом, чтобы изменить соединения между (i) каждой из нескольких D-защелок и (ii) линией CMI1-сигнала или линией CMI2-сигнала и сделать эти соединения такими, как в жидкокристаллическом устройстве отображения 3f, показанном на фиг.46. Иными словами, D-защелка CSLi (i=величине, кратной 3, или числу, полученному путем добавления 2 к величине, кратной 3, т.е. 3, 5, 6, 8, …) соединена с линией CMI1-сигнала, а защелка CSLi (i=числу, полученному путем добавления 1 к величине, кратной 3, т.е. 4, 7, 10, …) соединена с линией CMI2-сигнала. В такой конфигурации, всего лишь сдвинув фазы соответствующих CMI1-сигнала и CMI2-сигнала на половину периода (см. фиг.48) от состояния, в котором эти фазы совпадают одна с другой (см. фиг.47), как показано на фиг.47 и 48, можно (i) переключить период сигнала POL полярности от 1Н на 3Н и (ii) осуществить должным образом управление в режиме с зарядовой связью (СС) для каждой строки пикселов из первого кадра. Иными словами, в жидкокристаллическом устройстве отображения 3f, всего лишь управляя фазами соответствующих сигналов CMI1 и CMI2 инверсии для линий CS можно (i) переключить период сигнала POL полярности от 1Н на 3Н и (ii) предотвратить генерацию дефектов в экране в это время.
Можно также модифицировать каждый из нескольких каскадов регистра сдвига в жидкокристаллическом устройстве отображения 3е (см. фиг.43), чтобы сообщить ему конфигурацию, показанную на фиг.49. Иными словами, на фиг.49 в качестве ключа ASW1, представленного на фиг.43, использует одноканальный (p-канальный) транзистор TR. В такой конфигурации становится возможным реализовать еще более компактный регистр сдвига.
[Применение к регистру сдвига: пример 4]
Фиг.51 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3g согласно настоящему изобретению. Это жидкокристаллическое устройство отображения 3g включает устройство отображения секции DAR, схему возбуждения GD затворов, схему возбуждения SD истоков и схему DCC управления устройством отображения. Схема DCC управления устройством отображения передает в схему возбуждения GD затворов AONB-сигнал (сигнал «все включено» (открыто)), стартовый GSP импульс затвора, сигнал GOE разрешения отпирания затвора и тактовые сигналы GCK1B и GCK2B затворов. Далее, схема DCC управления устройством отображения передает в схему возбуждения SD истоков стартовый SSP импульс истока, цифровые данные DAT, сигнал POL полярности и тактовый сигнал SCK истока. Схема возбуждения GD затворов содержит регистр SR сдвига, который включает несколько каскадов. В последующем 1-й каскад регистра SR сдвига именуется "i-й каскад SRi (i=1, …, n-1, n, n+1, …)", где это подходит.
Указанный i-й каскад SRi регистра сдвига передает выходной сигнал (OUTB-сигнал) в линию Gi сигнала развертки в устройство отображения секции DAR через инвертор. Например, n-й каскад SRn передает выходной OUTB-сигнал в линию Gn сигнала развертки через инвертор. В устройстве отображения секции DAR линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом в составе пиксела PIXn. Между пиксельным электродом пиксела PIXn и линией CSn удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор).
Далее, для каждой из нескольких линий сигналов данных выполнены один аналоговый ключ ASW и один инвертор. Вход инвертора соединен с линией AONB-сигнала. Конец линии сигнала данных соединен с одной из двух электропроводных клемм аналогового ключа ASW, а другая из двух электропроводных клемм аналогового ключа ASW соединена с источником напряжения питания Vcom (электрический потенциал общего электрода). Один (на стороне канала n-типа) из двух затворов аналогового ключа ASW соединен с выходом инвертора, а другой (на стороне канала p-типа) из двух затворов аналогового ключа ASW соединен с линией AONB-сигнала.
Фиг.52 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SRi в составе регистра SR сдвига. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно варианту 2 настоящего изобретения, который включает клемму SB и клемму RB, (и) два аналоговых ключа ASW1 и ASW2, (iii) логический вентиль И-НЕ, (iv) инвертор, (v) клемму СКВ и (vi) клемму ONB (см. фиг.52). В схеме i-го каскада SRi (i) выходная клемма QB триггера FF соединена с одним из двух входов логического вентиля И-НЕ, (ii) выходная клемма логического вентиля И-НЕ соединена с (а) входом инвертора, (b) одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW1 и (с) одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW2, (iii) выход инвертора соединен с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW1 и с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW2, (iv) один из двух электропроводных электродов аналогового ключа ASW1 соединен с клеммой ONB, (v) один из двух электропроводных электродов аналогового ключа ASW2 соединен с клеммой СКВ, и (vi) другой из двух электропроводных электродов аналогового ключа ASW1, другой из двух электропроводных электродов аналогового ключа ASW2, другой из двух входов логического вентиля И-НЕ, клемма RB триггера FF и клемма OUTB, являющаяся выходной клеммой 1-го каскада SRi, соединены одно с другим.
В схеме регистра SR сдвига выходная клемма OUTB каскада соединена с клеммой SB следующего каскада. Например, выходная клемма OUTB в составе n-го каскада SRn соединена с клеммой SB в составе (n+1)-го каскада SRn+1. Отметим, что клемма SB первого каскада SRI регистра SR сдвига принимает GSPB-сигнал. Далее, в схеме схемы возбуждения GD затворов клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала), а клеммы СКВ каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), отличной от первой линии GCK. например клемма СКВ в n-м каскаде SRn соединена с линией ОСК2В-сигнала, тогда как клемма СКВ в (n+1)-м каскаде SRn+1 соединена с линией GCK1B-сигнала.
Фиг.53 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3g. Отметим, что на фиг.53 "AONB" обозначает AONB-сигнал (сигнал «все включено» (открыто)), "GSPB" обозначает инвертированный сигнал стартового импульса затвора, "GCK1B" обозначает GCK1B-сигнал, "GCK2B" обозначает ОСК2В-сигнал и "SBi". "RBi", "QBi" и "OUTBi" (i=n-1, n, n+1) обозначают, соответственно, SB-сигнал (электрический потенциал клеммы SB) i-го каскада SRi, RB-сигнал (электрический потенциал клеммы RB) i-го каскада SRi, QB-сигнал (электрический потенциал клеммы QB) i-го каскада SRi и OUTB-сигнал (электрический потенциал клеммы OUTB) i-го каскада SRi.
В жидкокристаллическом устройстве отображения 3g в течение периода времени, в котором на экране представляют первый кадр (первый период вертикальной развертки) выполняют следующие подготовительные операции. В частности, AONB-сигнал сохраняет активное состояние (низкий уровень) в течение заданного периода времени. Каждый GCKB-сигнал остается активен (низкий уровень) в течение периода времени, в котором AONB-сигнал активен. В результате каждый из нескольких каскадов регистра SR сдвига передает на выход AONB-сигнал от выходной клеммы OUTB через ключ ASW1. Сразу же после этого ключ ASW1 запирается (размыкается), а ключ ASW 2 отпирается (замыкается). Соответственно, OUTB-сигналы всех каскадов становятся активными (низкий уровень), так что все несколько линий сигналов развертки оказываются выбраны. Отметим, что здесь аналоговый ключ ASW, соответствующий каждой из нескольких линий сигналов данных, оказывается открыт (замкнут), так что во все линии сигналов данных поступает напряжение Vcom. Далее, SB-сигнал и RB-сигнал, поступающие в каждый из нескольких каскадов, становятся активными (низкий уровень), так что выходной QB-сигнал триггера FF, генерируемый в каждом из нескольких каскадом, становится неактивным (высокий уровень). Это обусловлено тем, что, как и в триггере согласно варианту 2 настоящего изобретения, когда SB-сигнал и RB-сигнал стали активными в одно и то же время, RB-сигнал (сброс) имеет приоритет, а выходной QB-сигнал становится неактивным. После выполнения описанных вышеподготовительных операций устройства отображения (после того, как AONB-сигнал становится неактивным) записывают напряжение Vcom во все пикселы PIX устройства отображения секции DAR, а выходной сигнал QB триггера FF, созданного в каждом из нескольких каскадов регистра сдвига, сохраняет неактивное состояние (высокий уровень).
Далее, в жидкокристаллическом устройстве отображения 3g в каждом периоде вертикальной развертки (в течение периода времени, в котором на устройстве отображения представляют каждый кадр) выполняют следующие операции. Иными словами, когда SB-сигнал, поступающий в каждый каскад регистра SR сдвига, становится активным (=низкий уровень), происходит установка триггера FF в соответствующем каскаде в активное состояние, и этот каскад получает GCKB-сигнал. Когда GCKB-сигнал в каскаде стал активным (=низкий уровень), (i) выходной OUTB-сигнал этого каскада становится активным (=низкий уровень), (И) SB-сигнал в следующем каскаде переходит на высокий уровень (неактивен), и (iii) происходит сброс триггера FF в рассматриваемом каскаде на высокий уровень (неактивен). Здесь, поскольку выходной OUTB-сигнал рассматриваемого каскада имеет низкий уровень (иными словами, выходной сигнал логического вентиля И-НЕ имеет высокий уровень), этот каскад продолжает получать GCKB-сигнал. Когда GCKB-сигнал перешел на высокий уровень (неактивен), выходной OUTB-сигнал рассматриваемого каскада переходит на высокий уровень, а выходной сигнал логического вентиля И-НЕ переходит на низкий уровень. После этого AONB-сигнал передают на выход от выходной клеммы OUTB, так что выходной OUTB-сигнал переходит на высокий уровень (неактивен).
Жидкокристаллическое устройство отображения 3g использует триггер, описанный в рассмотренном выше варианте 2. В результате становится возможным создать компактную схему возбуждения затворов. Далее, можно также инициализировать регистр сдвига без подачи INITB-сигнала. Это позволяет реализовать еще более компактный регистр сдвига. Более того, поскольку перед представлением на устройстве отображения первого кадра можно во все пикселы одновременно записать идентичный электрический потенциал (например, Vcom), появляется возможность предотвратить образование дефекта экрана перед представлением первого кадра. Более того, инициализация регистра сдвига (инициализация триггера, созданного в каждом из нескольких каскадов) осуществляется в то же самое время, когда происходит запись идентичного электрического потенциала во все пикселы. Это делает возможным выполнение подготовительных операций устройства отображения быстрее, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализация триггера осуществляются по отдельности и независимо одно от другого.
Отметим, что при использовании триггеров, аналогичных рассмотренному выше варианту 2, в каждом из нескольких каскадов регистра сдвига, как показано на фиг.52, существует риск того, что передача выходного OUTB-сигнала по обратной связи на клемму RB триггера может произойти раньше, чем передача этого выходного OUTB-сигнала по обратной связи в логический вентиль И-НЕ. В связи этим предпочтительно построить логический вентиль И-НЕ, изображенный на фиг.52, так, как это показано на фиг.54. Иными словами, в таком вентиле исток p-канального транзистора р40 соединен с клеммой VDD. Затвор p-канального транзистора р40 служит входом Х логического вентиля И-НЕ. Сток p-канального транзистора р40 служит выходом М логического вентиля И-НЕ. Далее, исток p-канального транзистора р41 соединен с клеммой VDD. Затвор p-канального транзистора р41 служит входом Y логического вентиля И-НЕ. Сток p-канального транзистора р41 соединен со стоком n-канального транзистора n40. Более того, затвор n-канального транзистора n40 соединен с входом Y. Исток n-канального транзистора n40 соединен со стоком n-канального транзистора n41. Более того, затвор n-канального транзистора n41 соединен с входом X. Сток n-канального транзистора n41 соединен с клеммой VSS. Указанные p-канальные транзисторы р40 и р41 выполнены так, что напряжение управления этими транзисторами выше такого напряжения для n-канальных транзисторов n40 и n41. В такой конфигурации выходной OUTB-сигнал поддерживают в активном состоянии (=низкий уровень) до тех пор, пока выходной QB-сигнал не станет в достаточной степени неактивным (высокий уровень). Соответственно, можно не допустить, чтобы сигнал обратной связи приходил на клемму RB раньше прихода сигнала обратной связи в логический вентиль И-НЕ.
В качестве схемы возбуждения GD затворов жидкокристаллического устройства отображения 3g можно использовать схему возбуждения затворов-С8-линий (G-CsD) для осуществления управления в режиме с зарядовой связью (СС) (см. фиг.55). В схеме жидкокристаллического устройства отображения 3h, показанной на фиг.55, (i) каждый из нескольких каскадов регистра SR сдвига, включенного в состав схемы возбуждения G-CsD в жидкокристаллическом устройстве отображения 3d (см. фиг.37), модифицирован в соответствии со схемой, показанной на фиг.52, и (ii) вход для INITB-сигнала исключен. Соответственно, в регистре сдвига жидкокристаллического устройства отображения 3h, когда выходные OUTB-сигналы всех каскадов стали активными, а также SB-сигнал и RB-сигнал в триггере стали активными в одно и то же время, RB-сигнал (сброс) имеет приоритет (иными словами, выходной QB-сигнал становится неактивным). Соответственно, становится возможным инициализировать регистр сдвига без подачи INITB-сигнала.
Каждая из фиг.56 и 57 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3h. Как показано на фиг.56 и 57, если всего лишь сдвинуть фазы CMI1-сигнала и CMI2-сигнала, чтобы сделать их отличными одна от другой на половину периода (фиг.57) вместо совпадающих (фиг.56), становится возможным (i) изменить период сигнала POL полярности от 1Н к 2Н и (И) осуществлять должным образом управление каждой строкой пикселов в режиме с зарядовой связью (СС), уже от первого кадра.
Жидкокристаллическое устройство отображения 3h использует триггер, описанный в рассмотренном выше варианте 2. Таким образом, можно создать компактную схему возбуждения G-Gs. Далее, перед представлением на устройстве отображения первого кадра во все пикселы может быть записан идентичный электрический потенциал (например, Vcom). Это делает возможным предотвратить образование дефектов на экране перед представлением на нем первого кадра. Кроме того, инициализация регистра сдвига (инициализация триггера, созданного в каждом из нескольких каскадов) осуществляется в то же самое время, когда происходит запись идентичного электрического потенциала во все пикселы. Это делает возможным выполнение подготовительных операций устройства отображения быстрее, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализация триггера осуществляются по отдельности и независимо одно от другого. Более того, поскольку управление с зарядовой связью (СС) может быть должным образом реализовано для каждой строки пикселов из первого кадра, становится возможным предотвратить генерацию на экране дефекта (неравномерность, воспринимаемая зрителем в качестве горизонтальных полос), обычно наблюдаемого при управлении в режиме с зарядовой связью (СС). Далее, поскольку регистр сдвига можно инициализировать без использования INITB-сигнала, становится возможным упростить конфигурацию схемы возбуждения G-CsD (уменьшение размеров). Более того, всего лишь управляя фазами соответствующих сигналов CMI1 и CMI2 инверсии для линий CS, можно (i) переключить период сигнала POL полярности от 1Н на 2Н и (ii) предотвратить генерацию дефектов в экране в это время.
Схема возбуждения G-CsD в жидкокристаллическом устройстве отображения 3h (см. фиг.55) можно модифицировать в соответствии с конфигурацией, показанной на фиг.58. В схеме жидкокристаллического устройства отображения 3i, представленной на фиг.58, (i) триггер, включенный в состав каждого из нескольких каскадов регистра SR сдвига в жидкокристаллическом устройстве отображения 3е (см. фиг.42), модифицирован в соответствии с конфигурацией, изображенной на фиг.52, и (ii) входная клемма для INITB-сигнала исключена. В регистре сдвига в жидкокристаллическом устройстве отображения 3i когда (i) выходные OUTB-сигналы всех каскадов стали активными и (ii) SB-сигнал и RB-сигнал в триггере стали активными в одно и то же время, RB-сигнал (сброс) имеет приоритет (иными словами, выходной QB-сигнал становится неактивным). Соответственно, становится возможным инициализировать регистр сдвига без подачи на вход INITB-сигнала.
Каждая из фиг.59 и 60 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3i. Как показано на фиг.59 и 60, если всего лишь сдвинуть фазы CMI1-сигнала и CMI2-сигнала, чтобы сделать их отличными одна от другой на половину периода (фиг.60), от состояния, в котором один совпадают одна с другой (фиг.59), становится возможным (i) изменить период сигнала POL полярности от 1Н к 2Н и (ii) осуществлять должным образом управление каждой строкой пикселов в режиме с зарядовой связью (СС) уже от первого кадра.
В таком жидкокристаллическом устройстве отображения 3i можно получить такие же эффекты, как и в жидкокристаллическом устройстве отображения 3h. Далее, в таком жидкокристаллическом устройстве отображения 3i можно исключить логический вентиль ИЛИ-НЕ и логический вентиль ИЛИ из состава схемы возбуждения G-Gs. Соответственно, появляется возможность реализовать еще более компактную схему возбуждения G-Gs.
Можно модифицировать регистр SR сдвига в жидкокристаллическом устройстве отображения 3g (см. фиг.51), чтобы сообщить ему конфигурацию регистра сдвига в жидкокристаллическом устройстве отображения 3j, показанную на фиг.61. Фиг.62 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SRi регистра сдвига, включенного в состав жидкокристаллического устройства отображения 3j. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно рассмотренному выше варианту 2, который включает клемму SB и клемму RB 1, (ii) аналоговые ключи ASW5 и ASW6, (iii) клемму ONB и (iv) клемму СКВ (см. фиг.62). В схеме i-го каскада SRi (i) выходная клемма Q триггера FF соединена с одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW5 и одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW6, (ii) выходная клемма QB триггера FF соединена с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW5 и другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW6, (iii) один из двух электропроводных электродов аналогового ключа ASW5, один из двух электропроводных электродов аналогового ключа ASW6 и клемма OUTB, являющаяся выходной клеммой 1-го каскада SRi, соединены одно с другим, (iv) другой из двух электропроводных электродов аналогового ключа ASW5 и клемма ONB соединены одно с другим, и (v) другой из двух электропроводных электродов аналогового ключа ASW6 и клемма СКВ для приема тактового сигнала соединены одно с другим.
Далее, в схеме регистра SR сдвига (i) выходная клемма OUTB любого каскада соединена с клеммой SB следующего каскада и (ii) выходная клемма OUTB этого следующего каскада соединена с клеммой RB рассматриваемого каскада. Кроме того, в схеме возбуждения GD затворов клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала) и клеммы СКВ каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), которая отличается от первой линии GCK.
Фиг.63 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3j. В таком жидкокристаллическом устройстве отображения 3j можно получить такие же эффекты, как и в жидкокристаллическом устройстве отображения 3g (см. фиг.51).
[Применение к регистру сдвига: пример 5]
Фиг.64 представляет электрическую схему, иллюстрирующую конфигурацию жидкокристаллического устройства отображения 3k согласно настоящему изобретению. Это жидкокристаллическое устройство отображения 3k включает устройство отображения секции DAR, схему возбуждения GD затворов, схему возбуждения SD истоков и схему DCC управления устройством отображения. Схема DCC управления устройством отображения передает в схему возбуждения GD затворов стартовый GSP импульс затвора, сигнал GOE разрешения отпирания затвора, AONB-сигнал (сигнал «все включено» (открыто)) и тактовые сигналы GCK1B и GCK2B затворов. Далее, схема DCC управления устройством отображения передает в схему возбуждения SD истоков стартовый SSP импульс истока, цифровые данные DAT, сигнал POL полярности и тактовый сигнал SCK истока. Схема возбуждения GD затворов содержит регистр SR сдвига, который включает несколько каскадов. В последующем i-й каскад (i=1, …, n-1, n, n+1, …) регистра сдвига будет называться "i-й каскад SRi", где это подходит.
Выходной сигнал (OUTB-сигнал) i-го каскада SRi регистра сдвига передают в линию Gi сигнала развертки устройства отображения секции DAR через инвертор. Например, выходной OUTB-сигнал n-го каскада SRn передают в линию Gn сигнала развертки через инвертор. В схеме устройства отображения секции DAR (i) линия Gn сигнала развертки соединена с затвором транзистора, который соединен с пиксельным электродом в пикселе PIXn, и (ii) между пиксельным электродом пиксела PIXn и линией CSn удерживающих конденсаторов образован удерживающий конденсатор (запоминающий конденсатор).
Далее, в каждой из нескольких линий сигналов данных выполнены один аналоговый ключ ASW и один инвертор. Вход инвертора соединен с линией AONB-сигнала. Конец линии сигнала данных соединен с одной из двух электропроводных клемм аналогового ключа ASW, а другая из двух электропроводных клемм аналогового ключа ASW соединена с источником напряжения питания Vcom (электрический потенциал общего электрода). Один (на стороне канала p-типа) из двух затворов аналогового ключа ASW соединен с выходом инвертора, а другой (на стороне канала p-типа) из двух затворов аналогового ключа ASW соединен с линией AONB-сигнала.
Фиг.65 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SRi регистра SR сдвига. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из указанных выше вариантов настоящего изобретения, который включает клемму SB, клемму RB и клемму INITB, (ii) два аналоговых ключа ASW1 и ASW2, (iii) логический вентиль И-НЕ, (iv) инвертор, (v) клемму ONB и (vi) клемму СКВ (см. фиг.65). В схеме i-го каскада SRi (i) выходная клемма QB триггера FF соединена с одним из двух входов логического вентиля И-НЕ, (ii) выходная клемма логического вентиля И-НЕ соединена с (а) входом инвертора, (b) одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW1 и (с) одним (на стороне канала n-типа) из двух затворов аналогового ключа ASW2, (iii) выход инвертора соединен с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW1 и с другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW2, (iv) один из двух электропроводных электродов аналогового ключа ASW1 соединен с клеммой ONB и клеммой INITB, (v) один из двух электропроводных электродов аналогового ключа ASW2 соединен с клеммой СКВ, (vi) другой из двух электропроводных электродов аналогового ключа ASW1, другой из двух электропроводных электродов аналогового ключа ASW2, другой из двух входов логического вентиля И-НЕ, клемма RB триггера FF и клемма OUTB, являющаяся выходной клеммой 1-го каскада, соединены одно с другим.
В схеме регистра SR сдвига выходная клемма OUTB любого каскада соединена с клеммой SB следующего каскада. Далее, в схеме схемы возбуждения GD затворов клеммы СКВ каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала), а клеммы СКВ каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), которая отличается от первой линии GCK.
Фиг.53 представляет временную диаграмму, показывающую сигналы управления жидкокристаллическим устройством отображения 3k. В жидкокристаллическом устройстве отображения 3k происходит выполнение следующих подготовительных операций устройства отображения перед первым кадром (периодом вертикальной развертки) для представления изображения. В частности, AONB-сигнал сохраняют в активном состоянии (низкий уровень) в течение заданного периода времени. Каждый GCKB-сигнал сохраняют в активном состоянии (низкий уровень) в течение периода времени, в котором AONB-сигнал активен. В результате каждый из нескольких каскадов регистра SR сдвига передает на выход AONB-сигнал от выходной клеммы OUTB через аналоговый ключ ASW1. Сразу же после этого ключ ASW1 запирается (размыкается), а ключ ASW2 отпирается (замыкается). В этом случае выходные OUTB-сигналы всех каскадов становятся активным (низкий уровень), так что все из нескольких линий сигнала развертки оказываются выбраны. Отметим здесь, что аналоговый ключ ASW, соответствующий каждой из нескольких линий сигналов данных, отпирается (замыкается), так что во все эти несколько линий сигналов данных поступает общее напряжение Vcom. Далее, клемма INITB триггера, созданного в каждом из нескольких каскадов, принимает AONB-сигнал, который служит сигналом инициализации. Соответственно, выходной QB-сигнал триггера, созданного в каждом из нескольких каскадов, становится неактивным (высокий уровень). После выполнения подготовительных операций устройства отображения (после того, как AONB-сигнал становится неактивным), записывают напряжение Vcom во все из множества пикселов PIX в устройстве отображения секции DAR, а выходной сигнал QB триггера FF, созданного в каждом из нескольких каскадов, сохраняет неактивное состояние (высокий уровень).
Далее, в жидкокристаллическом устройстве отображения 3k в течение каждого периода вертикальной развертки (в течение периода времени, в котором на устройстве отображения выполняют каждый кадр) выполняют следующие операции. Иными словами, когда SB-сигнал, поступающий в любой каскад регистра SR сдвига, стал активным (=низкий уровень), выходной сигнал триггера FF этого каскада устанавливается в активное состояние, а сам каскад получает GCKB-сигнал. Когда GCKB-сигнал рассматриваемого каскада стал активным (=низкий уровень), (i) выходной OUTB-сигнал этого каскада становится активным (=низкий уровень), (ii) SB-сигнал следующего каскада становится активен, и (iii) происходит сброс триггера FF рассматриваемого каскада на высокий уровень (неактивен). Здесь, выходной OUTB-сигнал этого каскада имеет низкий уровень (выходной сигнал логического вентиля И-НЕ имеет высокий уровень), так что каскад продолжает принимать GCKB-сигнал. Когда GCKB-сигнал переходит на высокий уровень (неактивен), выходной OUTB-сигнал каскада переходит на высокий уровень, а выходной сигнал логического вентиля И-НЕ переходит на низкий уровень. После этого передают на выход AONB-сигнал от выходной клеммы OUTB, так что выходной OUTB-сигнал переходит на высокий уровень (неактивен).
Жидкокристаллическое устройство отображения 3k использует триггер согласно одному из указанных выше вариантов настоящего изобретения. Таким образом, становится возможным создать компактную схему возбуждения затворов. Далее, за счет использования AONB-сигнала в качестве сигнала инициализации регистра сдвига становится ненужным дополнительно вводить INITB-сигнал. Это позволяет реализовать еще более компактную схему возбуждения затворов. Более того, перед представлением на устройстве отображения первого кадра во все пикселы одновременно может быть записан идентичный электрический потенциал (например, Vcom). Поэтому становится возможным предотвратить образование дефекта экрана перед представлением на устройстве отображения первого кадра. Кроме того, инициализация регистра сдвига (инициализация триггера, созданного в каждом из нескольких каскадов) осуществляется в то же самое время, когда происходит запись идентичного электрического потенциала во все пикселы. Это делает возможным выполнение подготовительных операций устройства отображения быстрее, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализация триггера осуществляются по отдельности и независимо одно от другого.
В качестве схемы возбуждения GD затворов жидкокристаллического устройства отображения 3k можно использовать схему возбуждения затворов-Gs-линий (G-CsD) для осуществления управления в режиме с зарядовой связью (СС) (см. фиг.66). В схеме жидкокристаллического устройства отображения 3r, показанной на фиг.66, (i) каждый из нескольких каскадов регистра сдвига в составе схемы возбуждения G-CsD в жидкокристаллическом устройстве отображения 3d (см. фиг.37) модифицирован, чтобы сообщить ему конфигурацию, изображенную на фиг.65, и (ii) входная клемма для INITB-сигнала исключена. Регистр сдвига в жидкокристаллическом устройстве отображения 3r использует AONB-сигнал в качестве сигнала инициализации этого регистра сдвига. Соответственно, выходной QB-сигнал триггера, созданного в каждом из нескольких каскадов, становится неактивным, когда выходные OUTB-сигналы всех этих каскадов становятся активными.
Каждая из фиг.56 и 57 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3r. Если всего лишь сдвинуть фазы CMI1-сигнала и CMI2-сигнала, чтобы сделать их отличными одна от другой на половину периода (фиг.57), от состояния, в котором один совпадают одна с другой (фиг.56), становится возможным (i) изменить период сигнала POL полярности от 1Н к 2Н и (ii) осуществлять должным образом управление каждой строкой пикселов в режиме с зарядовой связью (СС) уже от первого кадра.
Жидкокристаллическое устройство отображения 3r использует триггер согласно одному из указанных выше вариантов настоящего изобретения. Тем самым становится возможным создать компактную схему возбуждения G-Gs. Более того, перед представлением на устройстве отображения первого кадра во все пикселы одновременно может быть записан идентичный электрический потенциал (например, Vcom). Соответственно, становится возможным предотвратить образование дефекта экрана перед представлением на устройстве отображения первого кадра. Кроме того, инициализация регистра сдвига (инициализация триггера, созданного в каждом из нескольких каскадов) осуществляется в то же самое время, когда происходит запись идентичного электрического потенциала во все пикселы. Это делает, таким образом, возможным выполнение подготовительных операций устройства отображения быстрее, чем в известном жидкокристаллическом устройстве отображения, в котором запись идентичного электрического потенциала во все пикселы и инициализация триггера осуществляются по отдельности и независимо одно от другого. Кроме того, управление в режиме с зарядовой связью (СС) можно адекватно осуществлять применительно к каждой строке пикселов из первого кадра. Это позволяет предотвратить генерацию в течение первого кадра в экране дефектов (неоднородности, различаемые зрителем в виде горизонтальных полос), которые могут быть обнаружены в известных устройствах с управлением в режиме зарядовой связи (СС). Более того, AONB-сигнал используется в качестве сигнала инициализации регистра сдвига. Тем самым становится возможным упростить конфигурацию схемы возбуждения G-CsD (уменьшить размеры этой схемы возбуждения G-CsD). Далее, всего лишь управляя фазами соответствующих сигналов CMI1 и CMI2 инверсии для линий CS, можно (i) переключить период сигнала POL полярности от 1Н на 2Н и (ii) предотвратить генерацию дефектов в экране в это время.
Схема возбуждения G-CsD в составе жидкокристаллического устройства отображения 3r можно модифицировать в соответствии с конфигурацией, показанной на Фиг 67. В схеме жидкокристаллического устройства отображения 3s, представленной на фиг.67, (i) триггер, созданный в каждом из нескольких каскадов регистра SR сдвига в жидкокристаллическом устройстве отображения 3е, (см. фиг.42) модифицирован в соответствии с конфигурацией, показанной на фиг.65, и (ii) вход для INITB-сигнала исключен. Регистр сдвига в жидкокристаллическом устройстве отображения 3е использует AONB-сигнал в качестве сигнала инициализации регистра сдвига.
Соответственно, выходной QB-сигнал триггера, выполненного в каждом из нескольких каскадов, становится активным, когда выходные сигналы OUTB-сигналы всех этих нескольких каскадов станут активны.
Каждая из фиг.59 и 60 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3s. Если всего лишь сдвинуть фазы CMI1-сигнала и CMI2-сигнала, чтобы сделать их отличными одна от другой на половину периода (фиг.60), от состояния, в котором один совпадают одна с другой (фиг.59), становится возможным (i) изменить период сигнала POL полярности от 1Н к 2Н и (ii) осуществлять должным образом управление каждой строкой пикселов в режиме с зарядовой связью (СС) уже от первого кадра.
В таком жидкокристаллическом устройстве отображения 3s можно получить такие же эффекты, как и в жидкокристаллическом устройстве отображения 3r. Далее, в таком жидкокристаллическом устройстве отображения 3s нет необходимости применять логический вентиль ИЛИ-НЕ и логический вентиль ИЛИ в составе схемы возбуждения G-Gs. Это позволяет реализовать еще более компактную схему возбуждения G-Gs.
Регистр SR сдвига в составе жидкокристаллического устройства отображения 3k (см. фиг.64) можно модифицировать, чтобы сообщить ему конфигурацию жидкокристаллического устройства отображения 3t, представленную на фиг.68. Фиг.69 представляет электрическую схему, иллюстрирующую конфигурацию i-го каскада SR1 регистра сдвига, входящего в состав жидкокристаллического устройства отображения 3t. Каждый из нескольких каскадов регистра сдвига содержит (i) триггер FF согласно одному из указанных выше вариантов настоящего изобретения, который включает клемму SB, клемму RB и клемму INITB, (ii) аналоговые ключи ASW5 и ASW6, (iii) клемму ONB и (iv) клемму СКВ (см. фиг.69). В схеме i-го каскада SRi (i) выходная клемма Q триггера FF соединена с одним (на стороне канала p-типа) из двух затворов аналогового ключа ASW5 и одним (на стороне канала п-типа) из двух затворов аналогового ключа ASW6, (ii) выходная клемма QB триггера FF соединена с другим (на стороне канала n-типа) из двух затворов аналогового ключа ASW5 и другим (на стороне канала p-типа) из двух затворов аналогового ключа ASW6, (iii) клемма OUTB, являющаяся выходной клеммой i-го каскада SRi, один из двух электропроводных электродов аналогового ключа ASW5 и один из двух электропроводных электродов аналогового ключа ASW6 соединены одно с другим, (iv) другой из двух электропроводных электродов аналогового ключа ASW5, клемма ONB и клемма INITB соединены одно с другим, а также (v) другой из двух электропроводных электродов аналогового ключа ASW6 и клемма СКВ для приема тактового сигнала соединены одно с другим.
Далее, в схеме регистра SR сдвига (i) выходная клемма OUTB любого каскада соединена с клеммой SB следующего каскада и (ii) выходная клемма OUTB следующего каскада соединена с клеммой RB рассматриваемого каскада. Кроме того, в схеме схемы возбуждения GD затворов клеммы СКВ всех каскадов с нечетными номерами соединены с первой линией GCK (линия для подачи GCK-сигнала) и клеммы СКВ всех каскадов с четными номерами соединены со второй линией GCK (линия для подачи GCK-сигнала), которая отличается от первой линии GCK.
Фиг.63 представляет временные диаграммы, показывающие сигналы управления жидкокристаллическим устройством отображения 3t. Кроме того, в таком жидкокристаллическом устройстве отображения 3t можно получить такие же эффекты, как и в жидкокристаллическом устройстве отображения 3k (см. фиг.64).
Отметим, что схема возбуждения затворов, схема возбуждения истоков или схема возбуждения затворов-Gs-линий могут быть выполнены в виде монолитной интегральной схемы (на одной и той же подложке) с пиксельной схемой устройства отображения секции.
Отметим, что можно модифицировать регистр сдвига из состава жидкокристаллического устройства отображения 3d и регистр сдвига из состава жидкокристаллического устройства отображения 3е (см. фиг.37 и 42) в соответствии с конфигурацией, представленной на фиг.70 (а). Триггер FF 212, показанный на фиг.70 (а), отличается от триггера FF 201, изображенного на фиг.3, тем, что (i) исток транзистора р5 (транзистор установки) соединен с клеммой INITB, (ii) клемма RB соединена только с затвором транзистора р7 и затвором транзистора р8, и (iii) сток транзистора р6 соединен с клеммой VDD. На фиг.70 (b) показаны временные диаграммы работы триггера FF 212 и на фиг.70 (с) представлена таблица истинности для этого триггера FF 212. Триггер FF 212 является таковым, что когда SB-сигнал находится в активном состоянии (низкий уровень) и RB-сигнал находится в активном состоянии (низкий уровень) в течение периода времени, в котором сигнал на клемме INITB активен (низкий уровень), выходной Q-сигнал находится на низком уровне и выходной QB-сигнал находится на высоком уровне (неактивен). Далее, можно модифицировать регистр сдвига в составе жидкокристаллического устройства отображения 3d и регистр сдвига в составе жидкокристаллического устройства отображения 3е в соответствии с конфигурацией, показанной на фиг.71 (а). Иными словами, в схеме триггера FF 213, представленной на фиг.71 (а), (i) канал транзистора nT добавлен в триггер FF 201, изображенный на фиг.3, (ii) затвор транзистора nT соединен с клеммой INITB, (iii) сток транзистора nT соединен с истоком транзистора р5 (транзистор установки), и (iv) исток транзистора nT соединен с клеммой RB. Фиг.71 (b) представляет таблицу истинности для триггера FF 213.
Кроме того, при управлении каждым из жидкокристаллических устройств отображения 3d и 3е можно сделать AONB-сигнал неактивным (высокий уровень) в процессе одновременного выбора (см. фиг.50). Далее, можно сделать INITB-сигнал активным после того, как AONB-сигнал стал активным (низкий уровень), но до того, как AONB-сигнал станет неактивным (высокий уровень) (см. фиг.73). Более того, можно также сделать INITB-сигнал активным (низкий уровень) после того, как AONB-сигнал, который был активным (низкий уровень), стал неактивен (высокий уровень) (см. фиг.74).
Триггер согласно настоящему изобретению содержит: первый транзистор, представляющий собой p-канальный транзистор; второй транзистор, представляющий собой n-канальный транзистор; третий транзистор, представляющий собой p-канальный транзистор; четвертый транзистор, представляющий собой n-канальный транзистор;
несколько входных клемм; первую выходную клемму; вторую выходную клемму; и входной транзистор, первый транзистор и второй транзистор составляют первую КМОП-схему, так что их затворы соединены один с другим и их стоки соединены один с другим, третий транзистор и четвертый транзистор составляют вторую КМОП-схему, так что их затворы соединены один с другим и их стоки соединены один с другим, первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы, вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы, затвор входного транзистора соединен с одной из нескольких входных клемм, а исток входного транзистора соединен с другой из нескольких входных клемм. Отметим, что сток входного транзистора соединен с первой выходной клеммой непосредственно или через релейный транзистор.
В настоящем описании один (на выходной стороне) из двух электропроводных электродов транзистора (p-канального транзистора или n-канального транзистора) именуется «стоком». В такой конфигурации можно передать на выход один из сигналов, поступающих на разные входные клеммы, таким образом, что если эти сигналы стали активными одновременно, один из рассматриваемых сигналов имеет приоритет, без создания схемы определения приоритета, которая в известных устройствах была необходима. Это позволяет создать компактный триггер.
Триггер согласно настоящему изобретению может быть построен так, что входной транзистор представляет собой p-канальный транзистор, а исток этого входного транзистора соединен с одной из нескольких входных клемм, причем указанная входная клемма получает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, когда этот сигнал неактивен, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, когда этот сигнал активен.
Триггер согласно настоящему изобретению может быть построен так, что входной транзистор представляет собой n-канальный транзистор, а исток этого входного транзистора соединен с одной из нескольких входных клемм, причем указанная входная клемма получает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, когда этот сигнал активен, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, когда этот сигнал неактивен.
Триггер согласно настоящему изобретению может быть построен так, что указанные несколько входных клемм включают входную клемму для приема сигнала установки и входную клемму для приема сигнала сброса, а входной транзистор представляет собой транзистор установки, так что (i) его затвор соединен с входной клеммой для приема сигнала установки и (ii) его исток соединен с входной клеммой для приема сигнала сброса.
Триггер согласно настоящему изобретению может быть построен так, что указанные несколько входных клемм включают входную клемму для приема сигнала инициализации, причем эта входная клемма для приема сигнала инициализации соединена с одним из электродов - истоком первого транзистора, истоком второго транзистора, истоком третьего транзистора или истоком четвертого транзистора.
Триггер согласно настоящему изобретению может дополнительно включать транзистор сброса, так что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен с первой линией источника питания, и (iii) его сток соединен со второй выходной клеммой.
Триггер согласно настоящему изобретению может дополнительно включать по меньшей мере один - первый освобождающий транзистор или второй освобождающий транзистор, при этом в первом освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала сброса, (ii) исток соединен со второй линией источника питания, и (iii) сток соединен с истоком второго освобождающего транзистора, во втором освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала установки, (ii) исток соединен со второй линией источника питания, и (iii) сток соединен с истоком четвертого транзистора.
Триггер согласно настоящему изобретению может дополнительно включать транзистор сброса, так что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен со второй линией источника питания, и (iii) его сток соединен со второй выходной клеммой.
Триггер согласно настоящему изобретению может дополнительно включать по меньшей мере один - первый освобождающий транзистор или второй освобождающий транзистор, при этом в первом освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала сброса, (ii) исток соединен с первой линией источника питания, и (iii) сток соединен с истоком первого транзистора, во втором освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала установки, (ii) исток соединен с первой линией источника питания, и (iii) сток соединен с истоком третьего транзистора.
Триггер согласно настоящему изобретению может быть построен так, что указанные несколько входных клемм включают входную клемму для приема сигнала установки и входную клемму для приема сигнала сброса, а входной транзистор представляет собой транзистор сброса, так что (i) его затвор соединен с входной клеммой для приема сигнала сброса и (ii) его исток соединен с входной клеммой для приема сигнала установки.
Триггер согласно настоящему изобретению может быть построен так, что указанные несколько входных клемм дополнительно включают входную клемму для приема сигнала инициализации, причем эта входная клемма для приема сигнала инициализации соединена с одним из электродов - истоком первого транзистора, истоком второго транзистора, истоком третьего транзистора или истоком четвертого транзистора.
Триггер согласно настоящему изобретению может дополнительно включать транзистор установки, так что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен с первой линией источника питания, и (iii) его сток соединен со второй выходной клеммой.
Триггер согласно настоящему изобретению может дополнительно включать по меньшей мере один - первый освобождающий транзистор или второй освобождающий транзистор, при этом в первом освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала установки, (ii) исток соединен со второй линией источника питания, и (iii) сток соединен с истоком второго транзистора, во втором освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала сброса, (ii) исток соединен со второй линией источника питания, и (iii) сток соединен с истоком четвертого транзистора.
Триггер согласно настоящему изобретению может дополнительно включать транзистор установки, так что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен со второй линией источника питания, и (iii) его сток соединен со второй выходной клеммой.
Триггер согласно настоящему изобретению может дополнительно включать по меньшей мере один - первый освобождающий транзистор или второй освобождающий транзистор, при этом в первом освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала установки, (ii) исток соединен с первой линией источника питания, и (iii) сток соединен с истоком первого транзистора, во втором освобождающем транзисторе (i) затвор соединен с входной клеммой для приема сигнала сброса, (ii) исток соединен с первой линией источника питания, и (iii) сток соединен с истоком третьего транзистора.
Триггер согласно настоящему изобретению содержит: первый транзистор, представляющий собой p-канальный транзистор; второй транзистор, представляющий собой n-канальный транзистор; третий транзистор, представляющий собой p-канальный транзистор; четвертый транзистор, представляющий собой n-канальный транзистор;
несколько входных клемм; первую выходную клемму; и вторую выходную клемму, первый транзистор и второй транзистор составляют первую КМОП-схему, так что их затворы соединены один с другим и их стоки соединены один с другим, третий транзистор и четвертый транзистор составляют вторую КМОП-схему, так что их затворы соединены один с другим и их стоки соединены один с другим, первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы, вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы, один из транзисторов - первый транзистор, второй транзистор, третий транзистор или четвертый транзистор, служит входным транзистором, исток которого соединен с одной из нескольких входных клемм.
Триггер согласно настоящему изобретению может быть построен так, что входной транзистор представляет собой p-канальный транзистор, а исток входного транзистора соединен с одной из нескольких входных клемм, причем эта одна из нескольких входных клемм принимает сигнал, так что этот сигнал (i) имеет первый электрический потенциал в течение периода времени, в котором рассматриваемый сигнал неактивен, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором рассматриваемый сигнал активен.
Триггер согласно настоящему изобретению может быть построен так, что входной транзистор представляет собой n-канальный транзистор, а исток входного транзистора соединен с одной из нескольких входных клемм, причем эта одна из нескольких входных клемм принимает сигнал, так что этот сигнал (i) имеет первый электрический потенциал в течение периода времени, в котором рассматриваемый сигнал активен, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором рассматриваемый сигнал неактивен.
Триггер согласно настоящему изобретению может быть построен так, что по меньшей мере два из указанных транзисторов - первого транзистора, второго транзистора, третьего транзистора и четвертого транзистора, соединены каждый с одной из нескольких входных клемм через свой исток.
Триггер согласно настоящему изобретению может быть построен так, что указанные входные транзисторы включают первый входной транзистор и второй входной транзистор, исток первого транзистора соединен с входной клеммой для приема сигнала установки, исток второго транзистора соединен с входной клеммой для приема сигнала сброса.
Триггер согласно настоящему изобретению может быть построен так, что один из транзисторов - первый транзистор, второй транзистор, третий транзистор или четвертый транзистор, служит входным транзистором, исток которого соединен с входной клеммой для приема сигнала инициализации.
Регистр сдвига согласно настоящему изобретению включает триггер, описанный выше.
Схема возбуждения устройства отображения согласно настоящему изобретению включает триггер, описанный выше.
Устройство отображения согласно настоящему изобретению включает триггер, описанный выше.
Панель устройства отображения согласно настоящему изобретению включает схему возбуждения устройства отображения, описанную выше, и пиксельную схему, так что эта схема возбуждения устройства отображения и пиксельная схема выполнены в виде монолитной интегральной схемы.
Регистр сдвига согласно настоящему изобретению для использования в составе схемы возбуждения устройства отображения, осуществляющей одновременный выбор нескольких сигнальных линий с заданной синхронизацией, включает: триггер, выполненный в каскаде регистра сдвига; и генератор сигнала, выполненный в этом каскаде, так что этот генератор сигнала (i) принимает сигнал одновременного выбора и (ii) генерирует выходной сигнал рассматриваемого каскада с использованием выходного сигнала триггера.
Регистр сдвига согласно настоящему изобретению может быть построен так, что выходной сигнал рассматриваемого каскада становится активным в результате активизации сигнала одновременного выбора, так что выходной сигнал остается активен в течение периода времени, в котором осуществляется одновременный выбор, триггер представляет собой RS-триггер, а выходной сигнал триггера является неактивным в течение периода времени, в котором оба сигнала, сигнал установки и сигнал сброса, являются активными.
Регистр сдвига согласно настоящему изобретению может быть построен так, что выходной сигнал рассматриваемого каскада становится активным в результате активизации сигнала одновременного выбора, так что выходной сигнал остается активен в течение периода времени, в котором осуществляется одновременный выбор, триггер включает клемму инициализации, выходной сигнал триггера является неактивным в течение периода времени, в котором сигнал на клемме инициализации активен независимо от условий на указанных нескольких входных клеммах, а клемма инициализации получает сигнал одновременного выбора.
Регистр сдвига согласно настоящему изобретению может быть построен так, что генератор сигнала включает вентильную схему, которая (i) избирательно получает сигнал одновременного выбора или тактовый сигнал в соответствии с переключающим сигналом, поступающим в вентильную схему, и (ii) передает на выход полученный в результате этого сигнал одновременного выбора или тактовый сигнал в качестве выходного сигнала.
Схема возбуждения устройства отображения согласно настоящему изобретению включает регистр сдвига, описанный выше, так что выходной сигнал рассматриваемого каскада становится активным в результате активизации сигнала одновременного выбора, этот выходной сигнал остается активен в течение периода времени, в котором осуществляется одновременный выбор, триггер представляет собой RS-триггер, выходной сигнал триггера остается неактивен в течение периода времени, в котором сигнал инициализации активен, независимо от того (i) активен ли или неактивен сигнал установки и (ii) активен ли или неактивен сигнал сброса, указанный сигнал инициализации (I) становится активным до завершения процесса одновременного выбора и (II) становится неактивным после завершения процесса одновременного выбора.
Схема возбуждения устройства отображения согласно настоящему изобретению для использования в устройстве отображения, в котором (i) каждый из пиксельных электродов соединен через соответствующий из нескольких переключающих элементов с соответствующей одной из линий сигнала данных и с соответствующей одной из линий сигнала развертки и (ii) этот пиксельный электрод в сочетании с соответствующей одной из нескольких линий удерживающих конденсаторов образует конденсатор и (iii) соответствующая одна из нескольких линий удерживающих конденсаторов принимает модуляционный сигнал в соответствии с полярностью электрического потенциала сигнала, записанного на пиксельном электроде, включает регистр сдвига, описанный выше.
Схема возбуждения устройства отображения согласно настоящему изобретению может дополнительно включать удерживающую схему, выполненную в каскаде регистра сдвига, эта удерживающая схема принимает сигнал цели удержания, указанная удерживающая схема получает и сохраняет сигнал цели удержания в течение периода времени, в котором сигнал управления, генерируемый каскадом регистра сдвига, остается активен, указанный каскад (i) передает свой выходной сигнал в соответствующую одну из линий сигнала развертки, которая соединена с соответствующим(и) из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал указанной удерживающей схемы в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов соответствующих пикселов, так что эти пикселы соответствуют предшествующему каскаду регистра сдвига.
Схема возбуждения устройства отображения согласно настоящему изобретению может дополнительно включать удерживающую схему, выполненную в каскаде регистра сдвига, эта удерживающая схема принимает сигнал цели удержания, указанная удерживающая схема получает и сохраняет сигнал цели удержания в течение периода времени, в котором сигнал управления, генерируемый каскадом регистра сдвига, остается активен, выходной сигнал удерживающей схемы поступает в соответствующую одну из нескольких линий удерживающих конденсаторов в качестве модуляционного сигнала, сигнал управления, генерируемый каскадом, становится активным прежде первого периода вертикальной развертки для изображения, которое должно быть представлено на устройстве отображения.
Схема возбуждения устройства отображения согласно настоящему изобретению может быть построена так, что полярность электрического потенциал сигнала, поступающего в каждую из нескольких линий сигналов данных, инвертируют через каждую группу из нескольких периодов горизонтальной развертки.
Схема возбуждения устройства отображения согласно настоящему изобретению может дополнительно включать несколько удерживающих схем, выполненных в нескольких каскадах регистра сдвига, соответственно, каждая из нескольких удерживающих схем принимает сигнал цели удержания, соседние из нескольких каскадов построены так, что выходной сигнал одного из каскадов и выходной сигнал следующего каскада поступают в логическую схему, пока одна из нескольких удерживающих схем, соответствующих рассматриваемому каскаду, получает и сохраняет сигнал цели удержания в течение периода времени, в котором выходной сигнал логической схемы активен, рассматриваемый каскад (i) передает свой выходной сигнал в соответствующую одну из линий сигнала развертки, которая соединена с соответствующим(и) одним(и) из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал соответствующей одной из нескольких удерживающих схем в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов соответствующих пикселов, так что эти пикселы соответствуют рассматриваемому каскаду, фаза сигнала цели удержания, поступающего в первую группу из нескольких удерживающих схем, отличается от фазы сигнала цели удержания, поступающего во вторую группу из нескольких удерживающих схем.
Схема возбуждения устройства отображения согласно настоящему изобретению может дополнительно включать несколько удерживающих схем, выполненных в нескольких каскадах регистра сдвига, соответственно, так что каждая из нескольких удерживающих схем принимает сигнал цели удержания, каждая из нескольких удерживающих схем получает и сохраняет сигнал цели удержания в течение периода времени, в котором сигнал управления, генерируемый соответствующим одним из нескольких каскадов, активен, каждый из нескольких каскадов (i) передает свой выходной сигнал в соответствующую одну из нескольких линий сигнала развертки, которая соединена с соответствующим одним из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал, соответствующий одной из нескольких удерживающих схем, в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов в соответствующих множестве пикселах, соответствующих предшествующему каскаду регистра сдвига, фаза сигнала цели удержания, поступающего в первую группу из нескольких удерживающих схем, отличается от фазы сигнала цели удержания, поступающего во вторую группу из нескольких удерживающих схем.
Схема возбуждения устройства отображения согласно настоящему изобретению может быть построена так, что в нем осуществляется переключение между (i) первым режимом, в котором электрический потенциал сигнала, поступающего в каждую из нескольких линий сигнала данных, инвертируется через каждую группу из n горизонтальных периодов развертки (n - целое число не меньше 1), и (ii) вторым режимом, в котором электрический потенциал сигнала, поступающего в каждую из нескольких линий сигнала данных, инвертируется через каждую группу из m горизонтальных периодов развертки (m - целое число не меньше 1 и отличное от n).
Схема возбуждения устройства отображения согласно настоящему изобретению может быть построена так, что фазу сигнала цели удержания, поступающего в каждую из нескольких удерживающих схем, принадлежащих указанной первой группе, и фазу сигнала цели удержания, поступающего в каждую из нескольких удерживающих схем, принадлежащих указанной второй группе, устанавливают в соответствии с указанными первым режимом и вторым режимом.
Настоящее изобретение не ограничивается описанием приведенных выше вариантов. В рамки технического объема настоящего изобретения вписываются также варианты, измененные должным образом в соответствии с хорошо известными техническими методами или широко известными общими техническими данными, и варианты, построенные на основе адекватной комбинации технических средств, рассмотренных в различных вариантах. Кроме того, эффекты, описанные в рассмотренных выше вариантах, представлены просто в качестве иллюстраций.
Применимость в промышленности
Триггер согласно настоящему изобретению и регистр сдвига, включающий такой триггер, могут быть использованы, например, в жидкокристаллическом устройстве отображения.
Перечень позиционных обозначений
FF: Триггер
ST: Транзистор установки (входной транзистор)
RT: Транзистор сброса (входной транзистор)
LRT: Транзистор освобождения защелки
LC: Схема защелки
SR: Регистр сдвига
SRn: n-й каскад регистра сдвига
DCC: Схема управления устройством отображения
GD: Схема возбуждения затворов
SD: Схема возбуждения истоков
G-CsD: Схема возбуждения затворов-Gs-линий
DAR: Устройство отображения секции
Gn: Линия сигнала развертки
CSn: Линия удерживающих конденсаторов
PIXn: Пиксел
CSLn: D-защелка
POL: (Данные) Сигнал полярности
CMI1, CMI2: Сигнал инверсии CS-линии
ASW1-ASW6: Аналоговый ключ ASW
3а-3k, 3r, 3s, 3t: Жидкокристаллическое устройство отображения

Claims (39)

1. Триггер, содержащий:
первый транзистор, представляющий собой p-канальный транзистор;
второй транзистор, представляющий собой n-канальный транзистор;
третий транзистор, представляющий собой p-канальный транзистор;
четвертый транзистор, представляющий собой n-канальный транзистор;
несколько входных клемм;
первую выходную клемму;
вторую выходную клемму; и
входной транзистор,
первый транзистор и второй транзистор составляют первую КМОП-схему, так что затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим,
третий транзистор и четвертый транзистор составляют вторую КМОП-схему, так что затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим,
первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы,
вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы,
затвор входного транзистора соединен с одной из нескольких входных клемм, а исток входного транзистора соединен с другой из нескольких входных клеммы.
2. Триггер по п.1, отличающийся тем, что:
сток входного транзистора соединен с первой выходной клеммой.
3. Триггер по п.1, отличающийся тем, что:
входной транзистор представляет собой p-канальный транзистор; и
исток входного транзистора соединен с одной из нескольких входных клемм, так что эта одна из нескольких входных клемм принимает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, в котором этот сигнал является неактивным, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором этот сигнал активен.
4. Триггер по п.1, отличающийся тем, что:
входной транзистор представляет собой n-канальный транзистор; и
исток входного транзистора соединен с одной из нескольких входных клемм, так что эта одна из нескольких входных клемм принимает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, в котором этот сигнал является активным, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором этот сигнал неактивен.
5. Триггер по п.2, отличающийся тем, что:
указанные несколько входных клемм включают входную клемму для приема сигнала установки и входную клемму для приема сигнала сброса; и
входной транзистор представляет собой такой транзистор установки, так что (i) его затвор соединен с входной клеммой для приема сигнала установки и (ii) его исток соединен с входной клеммой для приема сигнала сброса.
6. Триггер по п.2, отличающийся тем, что:
указанные несколько входных клемм включают входную клемму для приема сигнала инициализации; и
эта входная клемма для приема сигнала инициализации соединена с одним из электродов - истоком первого транзистора, истоком второго транзистора, истоком третьего транзистора или истоком четвертого транзистора.
7. Триггер по п.5, дополнительно содержащий:
транзистор сброса,
транзистор сброса выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен со второй выходной клеммой.
8. Триггер по п.5, дополнительно содержащий:
по меньшей мере один транзистор - первый освобождающий транзистор или второй освобождающий транзистор,
первый освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен с истоком второго транзистора,
второй освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен с истоком четвертого транзистора.
9. Триггер по п.5, дополнительно содержащий:
транзистор сброса,
транзистор сброса выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен со второй выходной клеммой.
10. Триггер по п.9, дополнительно содержащий:
по меньшей мере один транзистор - первый освобождающий транзистор или второй освобождающий транзистор,
первый освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен с истоком первого транзистора,
второй освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен с истоком третьего транзистора.
11. Триггер по п.2, отличающийся тем, что:
указанные несколько входных клемм включают входную клемму для приема сигнала установки и входную клемму для приема сигнала сброса; и
входной транзистор представляет собой такой транзистор сброса, что его затвор соединен с входной клеммой для приема сигнала сброса и его исток соединен с входной клеммой для приема сигнала установки.
12. Триггер по п.11, отличающийся тем, что:
указанные несколько входных клемм дополнительно включают входную клемму для приема сигнала инициализации; и
эта входная клемма для приема сигнала инициализации соединена с одним из электродов - истоком первого транзистора, истоком второго транзистора, истоком третьего транзистора или истоком четвертого транзистора.
13. Триггер по п.11, дополнительно содержащий:
транзистор установки,
транзистор установки выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен со второй выходной клеммой.
14. Триггер по п.13, дополнительно содержащий:
по меньшей мере один транзистор - первый освобождающий транзистор или второй освобождающий транзистор,
первый освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен с истоком второго транзистора,
второй освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен с истоком четвертого транзистора.
15. Триггер по п.11, дополнительно содержащий:
транзистор установки,
транзистор установки выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен со второй линией источника питания и (iii) его сток соединен со второй выходной клеммой.
16. Триггер по п.15, дополнительно содержащий:
по меньшей мере один транзистор - первый освобождающий транзистор или второй освобождающий транзистор,
первый освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала установки, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен с истоком первого транзистора,
второй освобождающий транзистор выполнен так, что (i) его затвор соединен с входной клеммой для приема сигнала сброса, (ii) его исток соединен с первой линией источника питания и (iii) его сток соединен с истоком третьего транзистора.
17. Триггер, содержащий:
первый транзистор, представляющий собой p-канальный транзистор;
второй транзистор, представляющий собой n-канальный транзистор;
третий транзистор, представляющий собой p-канальный транзистор;
четвертый транзистор, представляющий собой n-канальный транзистор;
несколько входных клемм;
первую выходную клемму;
вторую выходную клемму; и
первый транзистор и второй транзистор, составляют первую КМОП-схему, так что затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим,
третий транзистор и четвертый транзистор составляют вторую КМОП-схему, так что затворы транзисторов соединены один с другим и стоки транзисторов соединены один с другим,
первая выходная клемма соединена с затворной стороной первой КМОП-схемы и стоковой стороной второй КМОП-схемы,
вторая выходная клемма соединена с затворной стороной второй КМОП-схемы и стоковой стороной первой КМОП-схемы,
один из транзисторов - первый транзистор, второй транзистор, третий транзистор или четвертый транзистор, выполнен так, что его исток соединен с одной из нескольких входных клемм.
18. Триггер по п.17, отличающийся тем, что:
входной транзистор представляет собой p-канальный транзистор; и
исток входного транзистора соединен с одной из нескольких входных клемм, так что эта одна из нескольких входных клемм принимает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, в котором этот сигнал является неактивным, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором этот сигнал активен.
19. Триггер по п.17, отличающийся тем, что:
входной транзистор представляет собой n-канальный транзистор; и
исток входного транзистора соединен с одной из нескольких входных клемм, так что эта одна из нескольких входных клемм принимает сигнал, который (i) имеет первый электрический потенциал в течение периода времени, в котором этот сигнал является активным, и (ii) имеет второй электрический потенциал ниже первого электрического потенциала в течение периода времени, в котором этот сигнал неактивен.
20. Триггер по п.17, отличающийся тем, что:
по меньшей мере два из транзисторов - первого транзистора, второго транзистора, третьего транзистора и четвертого транзистора - являются входными транзисторами, каждый из которых соединен с одной из нескольких входных клемм своим истоком.
21. Триггер по п.20, отличающийся тем, что:
входные транзисторы включают первый входной транзистор и второй входной транзистор,
первый входной транзистор выполнен так, что его исток соединен с входной клеммой для приема сигнала установки,
второй входной транзистор выполнен так, что его исток соединен с входной клеммой для приема сигнала сброса.
22. Триггер по п.21, отличающийся тем, что:
один из транзисторов - первый транзистор, второй транзистор, третий транзистор или четвертый транзистор, выполнен так, что его исток соединен с входной клеммой для приема сигнала инициализации.
23. Регистр сдвига, содержащий каскады, каждый из которых содержит триггер по одному из пп.1-22.
24. Схема возбуждения устройства отображения, содержащая регистр сдвига по п.23.
25. Устройство отображения, содержащее:
устройство отображения;
схему возбуждения устройства отображения, предназначенную для возбуждения устройства отображения; и
схему управления устройством отображения, предназначенную для управления устройством отображения, в котором
схема возбуждения устройства отображения содержит регистр сдвига по п.23.
26. Панель устройства отображения, содержащая:
схему возбуждения устройства отображения по п.24; и
пиксельную схему,
эти схема возбуждения устройства отображения и пиксельная схема выполнены в виде монолитной интегральной схемы.
27. Регистр сдвига для использования в схеме возбуждения устройства отображения, осуществляющей одновременный выбор нескольких сигнальных линий с заданной синхронизацией, этот регистр сдвига содержит:
триггер по п.1, триггер выполнен в каскаде регистра сдвига; и
генератор сигнала, созданный в рассматриваемом каскаде, этот генератор сигнала (i) принимает сигнал одновременного выбора и (ii) генерирует выходной сигнал каскад с использованием выходного сигнала триггера.
28. Регистр сдвига по п.27, отличающийся тем, что:
выходной сигнал каскада становится активным в результате активизации сигнала одновременного выбора, так что выходной сигнал сохраняется в активном состоянии в течение периода времени, в котором происходит процесс одновременного выбора; и
триггер представляет собой RS-триггер, а выходной сигнал этого триггера остается неактивным в течение периода времени, в котором оба сигнала, сигнал установки и сигнал сброса, активны.
29. Регистр сдвига по п.27, отличающийся тем, что:
выходной сигнал каскада становится активным в результате активизации сигнала одновременного выбора, так что выходной сигнал сохраняется в активном состоянии в течение периода времени, в котором происходит процесс одновременного выбора;
триггер включают клемму инициализации;
выходной сигнал триггера остается неактивным в течение периода времени, в котором сигнал на клемме инициализации активен, независимо от состояния указанных нескольких входных клемм; и
клемма инициализации принимает сигнал одновременного выбора.
30. Регистр сдвига по п.27, отличающийся тем, что:
генератор сигнала включает вентильную схему, которая (i) избирательно получает сигнал одновременного выбора или тактовый сигнал в соответствии с сигналом переключения, поступающим в вентильную схему, и (ii) передает на выход сигнал одновременного выбора или тактовый сигнал, полученный таким образом, в качестве выходного сигнала.
31. Схема возбуждения устройства отображения, содержащая:
регистр сдвига по п.27,
выходной сигнал каскада становится активным в результате активизации сигнала одновременного выбора, так что выходной сигнал сохраняется в активном состоянии в течение периода времени, в котором происходит процесс одновременного выбора;
триггер представляет собой RS-триггер,
выходной сигнал триггера остается неактивным в течение периода времени, в котором сигнал инициализации активен, независимо от того (i) активен или неактивен сигнал установки и (ii) активен или неактивен сигнал сброса,
сигнал инициализации (I) становится активным прежде завершения процесса одновременного выбора и (II) становится неактивным после завершения процесса одновременного выбора.
32. Схема возбуждения устройства отображения для использования в устройстве отображения, в которой (i) каждый из множества пиксельных электродов соединен через соответствующий один из множества переключающих элементов с соответствующей одной из нескольких линий сигналов данных и соответствующей одной из линий сигнала развертки и (ii) пиксельный электрод в сочетании с соответствующей одной из нескольких линий удерживающих конденсаторов образует конденсатор, и (iii) соответствующая одна из линий удерживающих конденсаторов принимает модуляционный сигнал в соответствии с полярностью электрического потенциала, записанного на пиксельном электроде, так что схема возбуждения устройства отображения содержит:
регистр сдвига по п.23.
33. Схема возбуждения устройства отображения по п.32, дополнительно содержащая:
удерживающую схему, выполненную в каскаде регистра сдвига,
эта удерживающая схема принимает сигнал цели удержания,
удерживающая схема получает и сохраняет сигнал цели удержания в течение периода времени, в котором сигнал управления, генерируемый каскадом регистра сдвига, является активным,
рассматриваемый каскад (i) передает свой выходной сигнал в соответствующую одну из нескольких линий сигнала развертки, которая соединена с соответствующим(и) одним(и) из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал удерживающей схемы в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов соответствующего одного(их) из множества пикселов, которые соответствуют предшествующему каскаду регистра сдвига.
34. Схема возбуждения устройства отображения по п.32, дополнительно содержащая:
удерживающую схему, выполненную в каскаде регистра сдвига,
эта удерживающая схема принимает сигнал цели удержания,
удерживающая схема получает и сохраняет сигнал цели удержания в течение периода времени, в котором сигнал управления, генерируемый каскадом регистра сдвига, является активным,
выходной сигнал указанной удерживающей схемы передают в соответствующую одну из нескольких линий удерживающих конденсаторов в качестве модуляционного сигнала,
сигнал управления, генерируемый рассматриваемым каскадом, становится прежде первого периода вертикальной развертки для изображения, которое должно быть представлено на устройстве отображения.
35. Схема возбуждения устройства отображения по п.32, отличающаяся тем, что:
полярность электрического потенциала сигнала, передаваемого в каждую из нескольких линий сигнала данных, инвертируется через каждую группу из несколько периодов горизонтальной развертки.
36. Схема возбуждения устройства отображения по п.35, дополнительно содержащая:
несколько удерживающих схем, выполненных в нескольких каскадах регистра сдвига, соответственно,
каждая из указанных нескольких удерживающих схем принимает сигнал цели удержания,
соседние из нескольких каскадов построены таким образом, что выходной сигнал любого рассматриваемого каскада и выходной сигнал следующего каскада поступают в логическую схему, пока одна из нескольких удерживающих схем, соответствующая рассматриваемому каскаду, получает и сохраняет сигнал цели удержания в течение периода времени, в котором выходной сигнал логической схемы активен,
рассматриваемый каскад (i) передает выходной сигнал этого каскада в соответствующую одну из нескольких линий сигнала развертки, которая соединена с соответствующим(и) одним(и) из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал соответствующей одной из нескольких удерживающих схем в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов соответствующего одного(их) из множества пикселов, которые соответствуют рассматриваемому каскаду,
фаза сигнала цели удержания, поступающего в первую группу из нескольких удерживающих схем из всей совокупности удерживающих схем, отличается от фазы сигнала цели удержания, поступающего во вторую группу из нескольких удерживающих схем из всей совокупности удерживающих схем.
37. Схема возбуждения устройства отображения по п.35, дополнительно содержащая:
несколько удерживающих схем, выполненных в нескольких каскадах регистра сдвига, соответственно,
каждая из указанных нескольких удерживающих схем принимает сигнал цели удержания,
каждая из нескольких удерживающих схем получает и сохраняет сигнала цели удержания в течение периода времени, в котором сигнал управления, генерируемый соответствующим одним из нескольких каскадов, активен,
каждый из нескольких каскадов (i) передает свой выходной сигнал в соответствующую одну из нескольких линий сигнала развертки, которая соединена с соответствующим(и) одним(и) из множества пикселов, и (ii) передает в качестве модуляционного сигнала выходной сигнал соответствующей одной из нескольких удерживающих схем в одну из нескольких линий удерживающих конденсаторов, которая образует конденсатор(ы) в сочетании с одним(и) из множества пиксельных электродов соответствующего одного(их) из множества пикселов, которые соответствуют предшествующему каскаду регистра сдвига,
фаза сигнала цели удержания, поступающего в первую группу из нескольких удерживающих схем из всей совокупности удерживающих схем, отличается от фазы сигнала цели удержания, поступающего во вторую группу из нескольких удерживающих схем из всей совокупности удерживающих схем.
38. Схема возбуждения устройства отображения по п.36 или 37, отличающаяся тем, что:
в схеме возбуждения осуществляется переключение между (i) первым режимом, в котором полярность электрического потенциала сигнала, поступающего в каждую из нескольких линий сигналов данных, инвертируется через каждую группу из n периодов горизонтальной развертки (n - целое число не меньше 1) и (ii) вторым режимом, в котором полярность электрического потенциала сигнала, поступающего в каждую из нескольких линий сигналов данных, инвертируется через каждую группу из m периодов горизонтальной развертки (m - целое число не меньше 1 и отличное от n).
39. Схема возбуждения устройства отображения по п.38, отличающаяся тем, что:
фазу сигнала цели удержания, поступающего в каждую из нескольких удерживающих схем, входящих в указанную первую группу, и фазу сигнала цели удержания, поступающего в каждую из нескольких удерживающих схем, входящих в указанную первую группу, устанавливают в соответствии с указанными первым режимом и вторым режимом.
RU2012101244/08A 2009-06-17 2010-03-26 Триггер, регистр сдвига, схема возбуждения устройства отображения, устройство отображения и панель устройства отображения RU2507680C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009144746 2009-06-17
JP2009-144746 2009-06-17
PCT/JP2010/002196 WO2010146756A1 (ja) 2009-06-17 2010-03-26 フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル

Publications (2)

Publication Number Publication Date
RU2012101244A RU2012101244A (ru) 2013-07-20
RU2507680C2 true RU2507680C2 (ru) 2014-02-20

Family

ID=43356093

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012101244/08A RU2507680C2 (ru) 2009-06-17 2010-03-26 Триггер, регистр сдвига, схема возбуждения устройства отображения, устройство отображения и панель устройства отображения

Country Status (7)

Country Link
US (1) US9014326B2 (ru)
EP (2) EP2447951B1 (ru)
JP (1) JP5209117B2 (ru)
CN (1) CN102460971B (ru)
BR (1) BRPI1014498A2 (ru)
RU (1) RU2507680C2 (ru)
WO (1) WO2010146756A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2585263C1 (ru) * 2015-07-24 2016-05-27 Сергей Петрович Маслов Троичный реверсивный регистр сдвига
RU2658887C1 (ru) * 2014-12-15 2018-06-25 Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. Регистр сдвига, схема управления затвором поэтапного сдвига и панель отображения

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010146756A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル
WO2013002228A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 シフトレジスタ、表示駆動回路、表示パネル、及び表示装置
JP5833119B2 (ja) * 2011-06-30 2015-12-16 シャープ株式会社 フリップフロップ、シフトレジスタ、表示パネル、及び表示装置
WO2013002191A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 保持回路、表示駆動回路、表示パネル、および表示装置
US9711238B2 (en) 2011-12-16 2017-07-18 Sharp Kabushiki Kaisha Shift register, scan signal line driver circuit, display panel and display device
WO2013189036A1 (zh) * 2012-06-20 2013-12-27 青岛海信信芯科技有限公司 一种信号处理方法
US9412764B2 (en) * 2012-11-28 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR102072214B1 (ko) * 2013-07-09 2020-02-03 삼성디스플레이 주식회사 주사 구동 장치 및 이를 포함하는 표시 장치
US9484134B2 (en) * 2014-03-26 2016-11-01 Mediatek Inc. Feedthrough signal transmission circuit and method utilizing permanently on buffer and switchable normal buffer
EP2940865A1 (en) * 2014-04-29 2015-11-04 Nxp B.V. Redundant clock transition tolerant latch circuit
US9728153B2 (en) 2014-10-21 2017-08-08 Omnivision Technologies, Inc. Display system and method using set/reset pixels
CN104658508B (zh) * 2015-03-24 2017-06-09 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
US10706803B2 (en) 2015-05-25 2020-07-07 Sharp Kabushiki Kaisha Shift register circuit
KR102487109B1 (ko) * 2015-12-15 2023-01-09 엘지디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102455054B1 (ko) * 2015-12-17 2022-10-13 엘지디스플레이 주식회사 GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치
KR20170072514A (ko) * 2015-12-17 2017-06-27 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
JP6668193B2 (ja) * 2016-07-29 2020-03-18 株式会社ジャパンディスプレイ センサ及び表示装置
TWI713005B (zh) * 2017-09-01 2020-12-11 瑞鼎科技股份有限公司 源極驅動器及其運作方法
KR102174586B1 (ko) * 2019-07-09 2020-11-05 충북대학교 산학협력단 단방향 및 양방향 서머미터 코드 래치
JP2021097317A (ja) * 2019-12-17 2021-06-24 セイコーエプソン株式会社 フリップフロップ回路および発振器
CN112399111B (zh) * 2020-10-09 2022-04-08 电子科技大学中山学院 一种移位寄存器及cmos固态成像传感器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2116678C1 (ru) * 1993-10-28 1998-07-27 Рка Томсон Лайсенсинг Корпорейшн Сдвиговый регистр
RU2133058C1 (ru) * 1997-11-17 1999-07-10 Ульяновский государственный технический университет Устройство управления тонкопленочной электролюминесцентной панелью
JP2001135093A (ja) * 1999-11-01 2001-05-18 Sharp Corp シフトレジスタおよび画像表示装置
US20080062112A1 (en) * 2006-08-31 2008-03-13 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7369113B2 (en) * 2004-03-17 2008-05-06 Sharp Kabushiki Kaisha Driving device of display device, display device and driving method of display device
WO2009028353A1 (en) * 2007-08-30 2009-03-05 Sharp Kabushiki Kaisha Shift register, display driver and display

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6160008A (ja) * 1984-08-31 1986-03-27 Toshiba Corp フリツプフロツプ回路
US4806786A (en) * 1987-11-02 1989-02-21 Motorola, Inc. Edge set/reset latch circuit having low device count
JP2563570B2 (ja) * 1989-04-06 1996-12-11 松下電器産業株式会社 セット・リセット式フリップフロップ回路
JP3227932B2 (ja) * 1993-09-27 2001-11-12 ソニー株式会社 レベル変換回路
WO2000031871A1 (en) * 1998-11-25 2000-06-02 Nanopower, Inc. Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits
US6861670B1 (en) * 1999-04-01 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multi-layer wiring
JP3473745B2 (ja) * 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
TW538400B (en) 1999-11-01 2003-06-21 Sharp Kk Shift register and image display device
GB2361121A (en) * 2000-04-04 2001-10-10 Sharp Kk A CMOS LCD scan pulse generating chain comprising static latches
KR100890025B1 (ko) * 2002-12-04 2009-03-25 삼성전자주식회사 액정 표시 장치, 액정 표시 장치의 구동 장치 및 방법
GB2397710A (en) 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
US7123057B2 (en) 2003-06-19 2006-10-17 Texas Instruments Incorporated Self-biased comparator with hysteresis control for power supply monitoring and method
JP4608982B2 (ja) 2004-01-15 2011-01-12 ソニー株式会社 パルス信号生成方法、シフト回路、および表示装置
US7242614B2 (en) * 2004-03-30 2007-07-10 Impinj, Inc. Rewriteable electronic fuses
WO2007091365A1 (ja) 2006-02-06 2007-08-16 Sharp Kabushiki Kaisha 表示装置、アクティブマトリクス基板、液晶表示装置、テレビジョン受像機
CN101361109A (zh) * 2006-02-06 2009-02-04 夏普株式会社 显示装置、有源矩阵基板、液晶显示装置、电视接收机
CN101336447B (zh) * 2006-03-23 2012-02-29 夏普株式会社 显示装置及其驱动方法
WO2010146756A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル
US9070471B2 (en) * 2009-06-17 2015-06-30 Sharp Kabushiki Kaisha Shift register, display-driving circuit, displaying panel, and displaying device
WO2010146751A1 (ja) * 2009-06-17 2010-12-23 シャープ株式会社 表示駆動回路、表示パネル、表示装置
US7852119B1 (en) * 2009-12-10 2010-12-14 Advantest Corporation SR-flip flop with level shift function
US8030965B2 (en) * 2009-12-10 2011-10-04 Advantest Corporation Level shifter using SR-flip flop
JP5833119B2 (ja) * 2011-06-30 2015-12-16 シャープ株式会社 フリップフロップ、シフトレジスタ、表示パネル、及び表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2116678C1 (ru) * 1993-10-28 1998-07-27 Рка Томсон Лайсенсинг Корпорейшн Сдвиговый регистр
RU2133058C1 (ru) * 1997-11-17 1999-07-10 Ульяновский государственный технический университет Устройство управления тонкопленочной электролюминесцентной панелью
JP2001135093A (ja) * 1999-11-01 2001-05-18 Sharp Corp シフトレジスタおよび画像表示装置
US7369113B2 (en) * 2004-03-17 2008-05-06 Sharp Kabushiki Kaisha Driving device of display device, display device and driving method of display device
US20080062112A1 (en) * 2006-08-31 2008-03-13 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
WO2009028353A1 (en) * 2007-08-30 2009-03-05 Sharp Kabushiki Kaisha Shift register, display driver and display

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2658887C1 (ru) * 2014-12-15 2018-06-25 Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. Регистр сдвига, схема управления затвором поэтапного сдвига и панель отображения
RU2585263C1 (ru) * 2015-07-24 2016-05-27 Сергей Петрович Маслов Троичный реверсивный регистр сдвига

Also Published As

Publication number Publication date
US20120092323A1 (en) 2012-04-19
US9014326B2 (en) 2015-04-21
BRPI1014498A2 (pt) 2016-04-05
CN102460971A (zh) 2012-05-16
CN102460971B (zh) 2015-01-07
EP2447951B1 (en) 2015-03-04
EP2445108A1 (en) 2012-04-25
EP2445108A4 (en) 2013-12-11
JPWO2010146756A1 (ja) 2012-11-29
RU2012101244A (ru) 2013-07-20
EP2447951A2 (en) 2012-05-02
EP2445108B1 (en) 2015-11-04
WO2010146756A1 (ja) 2010-12-23
JP5209117B2 (ja) 2013-06-12
EP2447951A3 (en) 2013-12-11

Similar Documents

Publication Publication Date Title
RU2507680C2 (ru) Триггер, регистр сдвига, схема возбуждения устройства отображения, устройство отображения и панель устройства отображения
JP5384634B2 (ja) シフトレジスタ、表示駆動回路、表示パネル、表示装置
JP5575764B2 (ja) シフトレジスタ、表示駆動回路、表示パネル、表示装置
RU2447517C1 (ru) Устройство отображения и мобильный терминал
RU2445717C1 (ru) Устройство отображения и мобильный терминал
WO2018205543A1 (zh) 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
US7190342B2 (en) Shift register and display apparatus using same
JP5459726B2 (ja) 表示駆動回路、表示パネル、表示装置
WO2019080572A1 (zh) 移位寄存单元、其驱动方法、栅极驱动电路及显示装置
WO2019109751A1 (zh) 移位寄存器、栅极驱动电路及驱动方法、显示装置
RU2491654C1 (ru) Схема возбуждения устройства отображения, устройство отображения и способ возбуждения устройства отображения
US5909247A (en) Solid-state image pickup apparatus
CN108230981B (zh) 一种显示面板和显示装置
CN112102768B (zh) Goa电路及显示面板
JP2004178624A (ja) 双方向信号伝送回路
JP5575871B2 (ja) シフトレジスタ、信号線駆動回路、液晶表示装置
TW202004712A (zh) 共同電壓產生電路
WO2018176795A1 (zh) 触控驱动电路、触控面板及显示装置
WO2013002191A1 (ja) 保持回路、表示駆動回路、表示パネル、および表示装置
JPH0981086A (ja) 表示装置の駆動回路
JPH05307166A (ja) 電気光学装置の駆動回路

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170327