RU2168797C2 - Способ изготовления элементов структур очень малого размера на полупроводниковой подложке - Google Patents
Способ изготовления элементов структур очень малого размера на полупроводниковой подложке Download PDFInfo
- Publication number
- RU2168797C2 RU2168797C2 RU98107250/28A RU98107250A RU2168797C2 RU 2168797 C2 RU2168797 C2 RU 2168797C2 RU 98107250/28 A RU98107250/28 A RU 98107250/28A RU 98107250 A RU98107250 A RU 98107250A RU 2168797 C2 RU2168797 C2 RU 2168797C2
- Authority
- RU
- Russia
- Prior art keywords
- layer
- oxide
- polycrystalline silicon
- silicon
- microstructure
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 21
- 230000001681 protective effect Effects 0.000 claims abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000007667 floating Methods 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 210000004027 cell Anatomy 0.000 claims description 8
- 210000000352 storage cell Anatomy 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 5
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 2
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 3
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000001556 precipitation Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 96
- 125000006850 spacer group Chemical group 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 13
- 230000005641 tunneling Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000005977 Ethylene Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 235000021110 pickles Nutrition 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
Использование: микроэлектроника. Сущность изобретения: способ изготовления элементов структур очень малого размера на полупроводниковой подложке предусматривает изготовление многослойной защитной структуры, формирование на ней первого слоя, например поликристаллического кремния, изготовление на нем структуры, осаждение второго слоя, который может селективно травиться относительно первого слоя, анизотропно травят второй слой, оставляя микроструктуру на краю структуры, формируют оксид вокруг микроструктуры, удаляют микроструктуру, анизотропно травят слои многослойной защитной структуры вплоть до поверхности подложки, оксидируют поверхность подложки и боковые стенки канавки, формируют в канавке электрод затвора из поликремния. Предложен также способ изготовления туннельного окна для запоминающей ячейки электрически стираемого программируемого постоянного запоминающего устройства. Техническим результатом изобретения является разработка способа изготовления элементов структур очень малого размера, при котором размеры структур не ограничены фотолитографией. 2 с. и 4 з.п. ф-лы, 3 ил.
Description
Изобретение относится к микроэлектронике.
В интегральных МОП-схемах транзисторы с минимальной длиной затвора используются в качестве активных транзисторов, а транзисторы с минимальной шириной в качестве активных нагрузочных элементов. В случае нагрузочных элементов ширина транзистора непосредственно воздействует на емкость затвора, которая образует емкостную нагрузку для предыдущего каскада, и на значение сопротивления для активного нагрузочного элемента. В известных способах изготовления для интегральных МОП-схем минимальная ширина транзистора определена минимальной активной шириной дорожки при изготовлении защитной изоляции по технологии МОП-ИС с толстым защитным слоем оксида кремния, так называемой ЛОКОС-технологии (LOCOS = LOCal Oxidation of Silicon). Эта ширина в определенном поколении литографии обычно является от полутора до двух раз больше, чем минимальная длина затвора.
Однако желательными являются еще меньшие ширины транзистора, так как они положительно воздействуют на площадь транзистора, площадь затвора и тем самым на выход годных оксидных слоев затвора, а также на входную емкость активных нагрузочных элементов.
Также ячейки энергонезависимых ЗУ, таких как ЭП-ПЗУ на МОП-транзисторах с плавающим затвором и тонким слоем туннельного оксида (Flotox-EEPROM) или быстрые ЗУ, образованы МОП-транзисторами, то есть элементами с областью истока, канала и стока. Информация в таких запоминающих ячейках запоминается в плавающем затворе над областью канала, который изолирован от нее оксидным слоем затвора. Изменение этого заряда за счет программирования или стирания происходит путем туннелирования электронов за счет эффекта Фаулера-Нордхайма между плавающим затвором и полупроводниковой подложкой через очень тонкий диэлектрик, который образован очень тонким туннельным окном в оксидном слое затвора. Необходимое для этого напряжение, соответствующее напряженности поля выше 10 МВ/см, вводят емкостным путем через управляющий затвор.
Необходимое напряжение на управляющем затворе зависит от двух факторов: эффективности ввода приложенного к управляющему затвору напряжения, то есть от коэффициента связи, который в основном задан соотношением площадей управляющего затвора к туннельному окну, а также от толщины туннельного оксида.
Возможно малое напряжение программирования требует малого туннельного окна с тонким туннельным оксидом при возможно большом перекрытии управляющего затвора над плавающим затвором.
В случае быстрых запоминающих ячеек туннелирование происходит в области перекрытия плавающего затвора и области стока. При изготовлении оксидного слоя затвора путем термического оксидирования областей затвора в изготовленном с помощью ЛОКОС-технологии защитном оксидном слое на краях защитного оксидного слоя возникают утоньшения оксида, которые приводят к неоднородной инжекции тока и к уменьшенной надежности оксида. Эти технологически обусловленные утоньшения должны предупреждаться за счет соответственно толстого номинального туннельного оксида. Кроме того, минимальная толщина туннельного оксида ограничена снизу появлением "аномальных токов утечки" соответственно инжекции Фаулера-Нордхайма при сверхтонких оксидах.
Это означает, что для снижения напряжения программирования в первую очередь нужно уменьшать туннельное окно, чтобы достигнуть высокого коэффициента связи.
Это может происходить в двух направлениях. Во-первых, за счет уменьшения области перекрытия и, во-вторых, за счет уменьшения длины канала. Защитную изоляцию обычно изготавливают по ЛОКОС-технологии так, что длина канала ограничена снизу разрешающей способностью, то есть четкостью рисунка фотолитографии.
В случае запоминающих ячеек ЭП-ПЗУ туннелирование происходит через туннельное окно в оксидном слое затвора над областью канала. Также и здесь размеры окна ограничены четкостью рисунка фотолитографии.
Из JP 5-190809 A2 является известным травление изолированных друг от друга канавок в нанесенной на полупроводниковую подложку многослойной структуре оксид-поликристаллический кремний-оксид посредством спейсерной технологии, так что ширина канавок становится очень малой, и оставшиеся структуры представляют собой составные (многоуровневые) затворы с высокой поверхностной плотностью. Во всяком случае здесь размеры электродов затвора не подвергаются влиянию спейсерной технологии.
Работа "IBM Technical Disclosure Bulletin, том 28, N 6, ноябрь 1985" раскрывает изготовление полевого транзистора на GaAs с электродом затвора очень малой длины, причем эта длина установлена посредством спейсерной технологии. Электрод затвора, однако, находится в прямом контакте с областью канала так, что получается контакт Шоттки. Кроме того, для получения электрода затвора Шоттки используют специальную структуру слоев, которая не может быть без проблем перенесена на МОП-технологию кремния.
Задача настоящего изобретения заключается в указании способа изготовления элементов структур очень малого размера на полупроводниковой подложке, при котором размеры структур не ограничены фотолитографией.
Задача решается за счет способа изготовления элементов структур очень малого размера согласно п. 1 формулы изобретения, а также способа изготовления электрода затвора очень малого размера согласно п. 3 формулы изобретения. Предпочтительные формы развития указаны в зависимых пунктах формулы изобретения.
Согласно п. 1 формулы изобретения вначале наносят структуру, которая на месте, на котором должен создаваться элемент структуры малого размера, имеет край. После этого наносят первый слой. Он покрывает всю поверхность, то есть также и край. Этот первый слой затем анизотропно стравливают, пока будут полностью удалены горизонтальные составляющие этого слоя. На краю при этом остается остаток, ширина которого примерна равна толщине осажденного слоя. Этот остаток обозначают обычно как спейсер. Материал структуры выбран таким образом, что он может травиться селективно относительно материала первого слоя. После этого травления остается только остаток первого слоя, т.е. спейсер. Он образует оксидиционный барьер при оксидировании лежащего ниже слоя. Это означает, что оксидируется только область вне спейсера.
После удаления спейсера, причем материалы должны быть выбраны так, что материал спейсера, то есть первого слоя, может травиться селективно относительно материала ниже лежащего второго слоя и ранее сформированного оксидного слоя, в оксидном слое остается соответствующий размерам спейсера элемент структуры малого размера, имеющий форму линии. Оксидный слой можно тем самым использовать в качестве маски для травления лежащего под ним второго слоя.
При анизотропном травлении лежащий ниже слой травится только в глубину, так что после удаления оксидного слоя его можно использовать в качестве маски для травления лежащего под ним слоя.
Если согласно изобретению следующие друг за другом слои могут травиться селективно, то соответственно верхний слой может использоваться в качестве маски для травления лежащего под ним слоя, причем размер элемента структуры при анизотропном травлении сохраняется и соответствует примерно толщине первого слоя, которая является хорошо воспроизводимой и может выбираться меньше, чем четкость рисунка известных литографий в оптической области.
Предпочтительными материалами являются нитрид кремния для первого слоя и поликристаллический кремний для второго слоя. Они могут хорошо селективно травиться относительно друг друга и также относительно оксида кремния. Образующая край структура предпочтительно образована ТЭОС (тетра-этилен-орто-силаном).
Изобретение может использоваться как при защитной изоляции посредством ЛОКОС-технологии или также с изолирующим слоем многослойной структуры (сэндвича) из оксида кремния-поликристаллического кремния-оксида кремния. В первом случае между оксидным слоем и вторым слоем, который предпочтительно является слоем поликристаллического кремния, должен быть осажден слой, относительно которого оксид кремния может травиться селективно. Предпочтительно здесь применяют нитрид кремния.
Полученные способом согласно изобретению малые размеры элементов структур могут предпочтительным образом использоваться как для создания очень узких затворов в случае МОП-транзисторов для образования активных нагрузочных элементов, так и очень узких туннельных окон в случае запоминающих ячеек ЭП-ПЗУ на МОП-транзисторах с плавающим затвором и тонким слоем туннельного оксида, а также очень малой ширины канала в быстрых запоминающих ячейках.
В последующем изобретение описывается более подробно на примерах выполнения с помощью чертежей, где:
фиг. 1A-1H - схематическое изображение соответствующей изобретению последовательности способа изготовления элементов структур малого размера в случае изолирующей многослойной структуры оксид-поликристаллический кремний-оксид;
фиг. 2A-2F - схематическое изображение соответствующей изобретению последовательности способа изготовления элементов структур малого размера в случае защитной изоляции посредством ЛОКОС-технологии (технология МОП-ИС с толстым защитным слоем оксида кремния);
фиг. 3 - поперечное сечение через быструю запоминающую ячейку с соответствующим изобретению узким каналом в изолирующем слое многослойной структуры оксид-поликристаллический кремний-оксид.
фиг. 1A-1H - схематическое изображение соответствующей изобретению последовательности способа изготовления элементов структур малого размера в случае изолирующей многослойной структуры оксид-поликристаллический кремний-оксид;
фиг. 2A-2F - схематическое изображение соответствующей изобретению последовательности способа изготовления элементов структур малого размера в случае защитной изоляции посредством ЛОКОС-технологии (технология МОП-ИС с толстым защитным слоем оксида кремния);
фиг. 3 - поперечное сечение через быструю запоминающую ячейку с соответствующим изобретению узким каналом в изолирующем слое многослойной структуры оксид-поликристаллический кремний-оксид.
На фиг. 1A-1H показаны отдельные операции технологического способа для изготовления элементов структур малого размера на полупроводниковой подложке. При этом одинаковые слои имеют одинаковые ссылочные позиции.
На полупроводниковой подложке 1 сформирован тонкий оксидный слой 2. Поверх него осажден легированный слой поликристаллического кремния 3, на котором образован оксидный слой 4. Поверх этого изолирующего слоя многослойной структуры оксид-поликристаллический кремний-оксид 2, 3, 4 осажден еще раз слой поликристаллического кремния 5. Сверху еще был осажден слой тетра-этилен-орто-силана и структурирован посредством фотолитографии так, что получилась структура 7 с крутым краем. Над этой структурой 7 и свободной поверхностью слоя поликристаллического кремния 5 был осажден слой нитрида кремния 6. Это состояние представлено на фиг. 1А.
Слой нитрида кремния 6 анизотропно стравливают так, что только на краю структуры 7 остается остаток 8 этого слоя нитрида кремния 6, так называемый спейсер. В заключение удаляют структуру 7 и оксидируют лежащий под ней слой поликристаллического кремния 5. Оставшийся на краю структуры 7 спейсер 8 действует в качестве оксидационного барьера так, что слой поликристаллического кремния 5 окисляется только вокруг него и образуется оксидный слой 9 вне спейсера 8. Это состояние представлено на фиг. 1В.
В заключение спейсер 8 удаляют. Для этого нужно, чтобы его можно было травить селективно как относительно оксида кремния, так и относительно поликристаллического кремния. Это условие выполняется за счет применения нитрида кремния для первого слоя. Конечно, можно применять также и другие материалы, существенным является возможность их травления взаимно селективно.
На фиг. 1С представлено, как одновременно с малым размером структуры можно изготавливать другую структуру обычным образом посредством фотомаски 10. Фотомаска 10 служит для того, чтобы травить области в слое оксида кремния 9. В заключение фотомаску 10 снова удаляют, и посредством служащего в качестве маски для травления оксидного слоя 9 анизотропно травят лежащий под ним поликристаллический кремний 5. Это состояние представлено на фиг. 1D.
Как представлено на фиг. 1Е, затем анизотропно травят оксид кремния 9, за счет чего одновременно структурируется оксидный слой 4.
После этого анизотропно травят слой поликристаллического кремния 5, за счет чего одновременно структурируется слой поликристаллического кремния 3. Это состояние представлено на фиг. 1F.
Как показано на фиг. 1G, теперь травят тонкий оксидный слой 2, за счет чего подтравливается также верхний оксидный слой 4. Затем, как представлено на фиг. 1Н, термически оксидируют освобожденную полупроводниковую подложку 1 до желаемой толщины оксида. За счет этого освобожденные ранее края слоя поликристаллического кремния 2 покрываются оксидом и, таким образом, снова изолируются.
На фиг. 1Н в правой части представлена теперь "нормальный" размер элемента структуры, как он может быть изготовлен за счет обычной операции фотолитографии, а в левой части гораздо меньший размер элемента структуры, как он может быть реализован способом, соответствующим изобретению.
Этот малый размер элемента структуры может быть, например, поперечным сечением через канал быстрой запоминающей ячейки. Для этого, как представлено на фиг. 3, в качестве плавающего затвора должен быть нанесен проводящий слой 11, над которым с разделением через изолирующий слой 12 осажден в качестве управляющего затвора последующий проводящий слой 13. За счет этой малого размера элемента структуры можно изготавливать очень узкую туннельную область, за счет чего возможен выгодный коэффициент связи, который в свою очередь позволяет использовать меньшее напряжение программирования или соответственно стирания. Кроме того, за счет этой малой ширины канала запоминающая ячейка становится меньше.
Малые размеры элемента структуры можно использовать, однако, и для "нормальных" МОП-транзисторов, которые применяются в качестве активных нагрузочных элементов, так как за счет этого могут изготавливаться транзисторы очень малого размера, которые имеют малую площадь затвора и, таким образом, малую емкость затвора.
Применение соответствующего изобретению способа в случае защитной изоляции, как это является обычным в случае накопительных ячеек ЭП-ПЗУ на МОП-транзисторах с плавающим затвором и тонким слоем туннельного оксида (Flotox-EEPROM), показывают фиг. 2А-2F.
В случае накопительных ячеек ЭП-ПЗУ на МОП-транзисторах с плавающим затвором и тонким слоем туннельного оксида плавающий затвор отделен от области канала тонким оксидным слоем затвора. Для получения более малых напряжений программирования и стирания необходимо сформировать лежащее в этом оксидном слое затвора маленькое туннельное окно, толщина оксида которого должна быть меньше, чем оксидный слой затвора. Отдельные операции для формирования этого маленького туннельного окна показаны на фиг. 2А-2F.
При изображении на фиг. 2А на полупроводниковой подложке 100 был структурирован защитный оксидный слой 20 с помощью технологии ЛОКОС и сформирован оксидный слой затвора 30. После этого был осажден слой нитрида кремния 40 и на него снова слой поликристаллического кремния 50. На слое поликристаллического кремния 50 был осажден слой тетра-этилен-орто-силана (ТЭОС), который был структурирован посредством обычной фотолитографии так, что получилась структура 60. Над этой структурой 60 и слоем поликристаллического кремния 50 был осажден слой нитрида кремния и в заключение подвергнут анизотропному травлению так, что на краях структуры 60 остались спейсеры 70. Это состояние представлено на фиг. 2А.
После селективного удаления структуры 60 слой поликристаллического кремния 50 окисляют так, что вокруг спейсера 70, действующего в качестве оксидационного барьера, образуется оксидный слой 80, как представлено на фиг. 2В. После удаления спейсера 70 оксидный слой 80 используют в качестве маски для травления лежащего под ним слоя поликристаллического кремния 50. Это состояние представлено на фиг. 2С.
В заключение оксидный слой 80 удаляют, и лежащий под ним слой поликристаллического кремния 50 используют в качестве маски для травления лежащего под ним слоя нитрида кремния 40.
Слой нитрида кремния 40 является необходимым, чтобы при удалении оксидного слоя 80 не произошло воздействия также на защитный оксидный слой и на оксидный слой затвора. Фиг. 2D показывает состояние с уже структурированным слоем нитрида кремния 40.
После этого слой поликристаллического кремния 50 удаляют и стравливают оксидный слой затвора с помощью служащего в качестве маски для травления слоя нитрида кремния 40 вплоть до полупроводниковой подложки 100. Это состояние представлено на фиг. 2Е.
После этого слой нитрида кремния 40 удаляют и с помощью термического оксидирования на полученном согласно изобретения элементе структуры малого размера 90, которая представляет собой туннельное окно, получают тонкий слой туннельного оксида. Это состояние представлено на фиг. 2F.
Так как спейсер 70 согласно фиг. 2А изготавливают на краю структуры 60, канавка, образующая элемент структуры малого размера, всегда присутствует в форме замкнутого кольца, в случае матрицы запоминающих ячеек ЭП-ПЗУ на МОП-транзисторах с плавающим затвором и тонким слоем туннельного оксида это кольцо всегда может определять туннельное окно двух зеркально-симметричных запоминающих ячеек.
Если кольцо должно разделяться, то необходима другая фототехническая операция, которой можно структурировать нитридную перемычку непосредственно перед оксидированием слоя поликристаллического кремния 50.
С помощью предложенного ведения процесса можно изготавливать туннельные окна в форме экстремально узких полос. Их площадь почти в 10 раз меньше, чем она может быть получена по обычной технологии.
Claims (6)
1. Способ изготовления туннельного окна с очень малой длиной в случае запоминающей ячейки электрически стираемого программируемого постоянного запоминающего устройства (ЭП-ПЗУ) со следующими операциями:
а) на поверхности подложки 100 изготавливают область защитного оксида 20 и по меньшей мере одну лежащую между областями защитного оксида область оксида затвора 30,
b) на этом слое оксида 20, 30 изготавливают слой нитрида кремния 40,
с) на слое нитрида кремния 40 изготавливают слой поликристаллического кремния 50,
d) на слое поликристаллического кремния 50 изготавливают структуру, край которой лежит над областью оксида затвора 30,
е) над слоем поликристаллического кремния 50 и структурой 60 осаждают слой, который может травиться селективно относительно слоя поликристаллического кремния 50,
f) подвергают слой анизотропному травлению так, что остается только микроструктура 70 на лежащем над областью оксида затвора 30 крае структуры 60,
g) удаляют структуру 60,
h) формируют на слое поликристаллического кремния 50 вокруг действующей в качестве оксидационного барьера микроструктуры 70 оксид 80,
i) удаляют микроструктуру 70,
j) лежащий под оксидом 80 слой поликристаллического кремния 50 анизотропно травят, причем структурированный посредством микроструктуры 70 оксидный слой 80 служит в качестве маски для травления,
k) удаляют оксидный слой 80,
l) анизотропно травят лежащий под слоем поликристаллического кремния 50 слой нитрида кремния 40 с помощью служащего в качестве маски для травления слоя поликристаллического кремния 50,
m) удаляют слой поликристаллического кремния 50,
n) анизотропно травят лежащий под слоем нитрида кремния 40 слой оксида затвора 30 с помощью служащего в качестве маски для травления слоя нитрида кремния 40 вплоть до поверхности подложки,
о) термически оксидируют поверхность подложки и боковые поверхности возникающего туннельного окна 90,
р) удаляют слой нитрида кремния 40.
а) на поверхности подложки 100 изготавливают область защитного оксида 20 и по меньшей мере одну лежащую между областями защитного оксида область оксида затвора 30,
b) на этом слое оксида 20, 30 изготавливают слой нитрида кремния 40,
с) на слое нитрида кремния 40 изготавливают слой поликристаллического кремния 50,
d) на слое поликристаллического кремния 50 изготавливают структуру, край которой лежит над областью оксида затвора 30,
е) над слоем поликристаллического кремния 50 и структурой 60 осаждают слой, который может травиться селективно относительно слоя поликристаллического кремния 50,
f) подвергают слой анизотропному травлению так, что остается только микроструктура 70 на лежащем над областью оксида затвора 30 крае структуры 60,
g) удаляют структуру 60,
h) формируют на слое поликристаллического кремния 50 вокруг действующей в качестве оксидационного барьера микроструктуры 70 оксид 80,
i) удаляют микроструктуру 70,
j) лежащий под оксидом 80 слой поликристаллического кремния 50 анизотропно травят, причем структурированный посредством микроструктуры 70 оксидный слой 80 служит в качестве маски для травления,
k) удаляют оксидный слой 80,
l) анизотропно травят лежащий под слоем поликристаллического кремния 50 слой нитрида кремния 40 с помощью служащего в качестве маски для травления слоя поликристаллического кремния 50,
m) удаляют слой поликристаллического кремния 50,
n) анизотропно травят лежащий под слоем нитрида кремния 40 слой оксида затвора 30 с помощью служащего в качестве маски для травления слоя нитрида кремния 40 вплоть до поверхности подложки,
о) термически оксидируют поверхность подложки и боковые поверхности возникающего туннельного окна 90,
р) удаляют слой нитрида кремния 40.
2. Способ по п.1, отличающийся тем, что созданный над слоем поликристаллического кремния 50 слой является слоем нитрида кремния.
3. Способ изготовления электрода затвора очень малого размера со следующими операциями:
а) на поверхности подложки 1 изготавливают многослойную защитную структуру оксид кремния - поликристаллический кремний - оксид кремния 2, 3, 4,
b) формируют на этой многослойной структуре первый слой 5,
с) на первом слое 5 изготавливают структуру 7,
d) над первым слоем 5 и структурой 7 осаждают второй слой 6, который может селективно травиться относительно первого слоя 5,
е) подвергают второй слой 6 анизотропному травлению так, что остается только микроструктура 8 на краю структуры 7,
f) удаляют структуру 7,
g) изготавливают на первом слое 5 вокруг действующей в качестве оксидационного барьера микроструктуры 8 оксид 9,
h) удаляют микроструктуру 8,
i) анизотропно травят лежащий под оксидом 9 первый слой 5, причем структурированный посредством микроструктуры 8 оксидный слой 9 служит в качестве маски для травления,
j) удаляют оксидный слой 9,
k) анизотропно травят лежащий под первым слоем 5 верхний слой оксида кремния 4 многослойной структуры 2, 3, 4 с помощью служащего в качестве маски для травления слоя первого слоя 5,
l) удаляют первый слой 5,
m) анизотропно травят лежащий под верхним слоем оксида кремния 4 слой поликристаллического кремния 3 и лежащий под ним нижний слой оксида кремния 2 многослойной структуры 2, 3, 4 с помощью служащего в качестве маски для травления верхнего слоя оксида кремния 4 вплоть до поверхности подложки,
n) термически оксидируют поверхность подложки и боковые поверхности возникшей канавки,
о) заполняют и покрывают канавку проходящим в канавку, служащим в качестве электрода затвора 11 слоем поликристаллического кремния.
а) на поверхности подложки 1 изготавливают многослойную защитную структуру оксид кремния - поликристаллический кремний - оксид кремния 2, 3, 4,
b) формируют на этой многослойной структуре первый слой 5,
с) на первом слое 5 изготавливают структуру 7,
d) над первым слоем 5 и структурой 7 осаждают второй слой 6, который может селективно травиться относительно первого слоя 5,
е) подвергают второй слой 6 анизотропному травлению так, что остается только микроструктура 8 на краю структуры 7,
f) удаляют структуру 7,
g) изготавливают на первом слое 5 вокруг действующей в качестве оксидационного барьера микроструктуры 8 оксид 9,
h) удаляют микроструктуру 8,
i) анизотропно травят лежащий под оксидом 9 первый слой 5, причем структурированный посредством микроструктуры 8 оксидный слой 9 служит в качестве маски для травления,
j) удаляют оксидный слой 9,
k) анизотропно травят лежащий под первым слоем 5 верхний слой оксида кремния 4 многослойной структуры 2, 3, 4 с помощью служащего в качестве маски для травления слоя первого слоя 5,
l) удаляют первый слой 5,
m) анизотропно травят лежащий под верхним слоем оксида кремния 4 слой поликристаллического кремния 3 и лежащий под ним нижний слой оксида кремния 2 многослойной структуры 2, 3, 4 с помощью служащего в качестве маски для травления верхнего слоя оксида кремния 4 вплоть до поверхности подложки,
n) термически оксидируют поверхность подложки и боковые поверхности возникшей канавки,
о) заполняют и покрывают канавку проходящим в канавку, служащим в качестве электрода затвора 11 слоем поликристаллического кремния.
4. Способ по п.3, отличающийся тем, что первый слой 5 образован поликристаллическим кремнием и второй слой 6 нитридом кремния.
5. Способ по п.3 или 4, отличающийся тем, что электрод затвора 11 является управляющим электродом в МОП-транзисторе.
6. Способ по п.3 или 4, отличающийся тем, что электрод затвора 11 является плавающим электродом в запоминающей ячейке быстрого ЭП-ПЗУ.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19534780A DE19534780A1 (de) | 1995-09-19 | 1995-09-19 | Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleitersubstrat |
| DE19534780.3 | 1995-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU98107250A RU98107250A (ru) | 2000-02-20 |
| RU2168797C2 true RU2168797C2 (ru) | 2001-06-10 |
Family
ID=7772595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU98107250/28A RU2168797C2 (ru) | 1995-09-19 | 1996-09-10 | Способ изготовления элементов структур очень малого размера на полупроводниковой подложке |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6027972A (ru) |
| EP (1) | EP0852064A2 (ru) |
| JP (1) | JPH11512568A (ru) |
| KR (1) | KR19990044687A (ru) |
| CN (1) | CN1202981A (ru) |
| DE (1) | DE19534780A1 (ru) |
| RU (1) | RU2168797C2 (ru) |
| WO (1) | WO1997011483A2 (ru) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19643185C2 (de) * | 1996-10-18 | 1998-09-10 | Siemens Ag | Dual-Gate-Speicherzelle und Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle |
| US6150245A (en) * | 1997-02-27 | 2000-11-21 | Nec Corporation | Method of manufacturing a field effect transistor |
| JP4081854B2 (ja) * | 1998-05-11 | 2008-04-30 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP2002100688A (ja) | 2000-09-22 | 2002-04-05 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリの製造方法 |
| US6740557B1 (en) * | 2001-07-02 | 2004-05-25 | Taiwan Semiconductor Manufacturing Company | Spacer like floating gate formation |
| ITMI20022784A1 (it) * | 2002-12-30 | 2004-06-30 | St Microelectronics Srl | Processo per la fabbricazione di celle di memoria |
| ITMI20022785A1 (it) * | 2002-12-30 | 2004-06-30 | St Microelectronics Srl | Processo per la fabbricazione di celle di memoria |
| US20050239250A1 (en) * | 2003-08-11 | 2005-10-27 | Bohumil Lojek | Ultra dense non-volatile memory array |
| JP2005183763A (ja) * | 2003-12-22 | 2005-07-07 | Toshiba Microelectronics Corp | 不揮発性メモリを含む半導体装置の製造方法 |
| DE102006037045B4 (de) * | 2006-08-08 | 2011-05-05 | Infineon Technologies Austria Ag | Herstellungsverfahren zum Erzeugen einer Halbleitervorrichtung |
| CN107437548B (zh) * | 2016-05-26 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558339A (en) * | 1982-03-09 | 1985-12-10 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| US4513397A (en) * | 1982-12-10 | 1985-04-23 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| JPS61222175A (ja) * | 1985-03-01 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH05190809A (ja) * | 1992-01-14 | 1993-07-30 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
| US5225362A (en) * | 1992-06-01 | 1993-07-06 | National Semiconductor Corporation | Method of manufacturing a full feature high density EEPROM cell with poly tunnel spacer |
| KR0150048B1 (ko) * | 1994-12-23 | 1998-10-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| KR0166840B1 (ko) * | 1995-05-12 | 1999-01-15 | 문정환 | 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법 |
| US5854501A (en) * | 1995-11-20 | 1998-12-29 | Micron Technology, Inc. | Floating gate semiconductor device having a portion formed with a recess |
| DE69630864T2 (de) * | 1996-01-31 | 2004-11-04 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung nichtflüchtiger Speicheranordnungen mit Tunneloxid |
| US5750428A (en) * | 1996-09-27 | 1998-05-12 | United Microelectronics Corp. | Self-aligned non-volatile process with differentially grown gate oxide thickness |
| US5786614A (en) * | 1997-04-08 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Separated floating gate for EEPROM application |
-
1995
- 1995-09-19 DE DE19534780A patent/DE19534780A1/de not_active Withdrawn
-
1996
- 1996-09-10 CN CN96198424A patent/CN1202981A/zh active Pending
- 1996-09-10 JP JP9512303A patent/JPH11512568A/ja not_active Ceased
- 1996-09-10 RU RU98107250/28A patent/RU2168797C2/ru active
- 1996-09-10 KR KR1019980701943A patent/KR19990044687A/ko not_active Application Discontinuation
- 1996-09-10 WO PCT/DE1996/001697 patent/WO1997011483A2/de not_active Application Discontinuation
- 1996-09-10 EP EP96938929A patent/EP0852064A2/de not_active Ceased
-
1998
- 1998-03-19 US US09/044,533 patent/US6027972A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1997011483A3 (de) | 1997-06-12 |
| EP0852064A2 (de) | 1998-07-08 |
| KR19990044687A (ko) | 1999-06-25 |
| JPH11512568A (ja) | 1999-10-26 |
| WO1997011483A2 (de) | 1997-03-27 |
| US6027972A (en) | 2000-02-22 |
| CN1202981A (zh) | 1998-12-23 |
| DE19534780A1 (de) | 1997-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3065164B2 (ja) | 半導体装置及びその製造方法 | |
| US5108939A (en) | Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region | |
| US6118159A (en) | Electrically programmable memory cell configuration | |
| US6284637B1 (en) | Method to fabricate a floating gate with a sloping sidewall for a flash memory | |
| RU2168797C2 (ru) | Способ изготовления элементов структур очень малого размера на полупроводниковой подложке | |
| JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5646059A (en) | Process for fabricating non-volatile memory cells having improved voltage coupling ratio by utilizing liquid phase | |
| US6472259B1 (en) | Method of manufacturing semiconductor device | |
| JP2634492B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| RU2168241C2 (ru) | Способ изготовления областей истока матрицы запоминающих ячеек быстрого электрически стираемого программируемого постоянного запоминающего устройства | |
| US6887756B2 (en) | Method of forming flash memory with protruded floating gate | |
| US5652448A (en) | Nonvolatile memory device | |
| JP2873276B2 (ja) | 浮遊ゲートを有する半導体素子の製造方法 | |
| JP3398040B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| US6365449B1 (en) | Process for making a non-volatile memory cell with a polysilicon spacer defined select gate | |
| KR19990007264A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JPH0485883A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| JPH0774274A (ja) | 半導体装置の製造方法 | |
| KR20010004962A (ko) | 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 | |
| JPH0223672A (ja) | 半導体記憶装置 | |
| JPH02262376A (ja) | 不揮発生半導体メモリ装置およびその製造方法 | |
| JP3028412B2 (ja) | フラッシュメモリセル製造方法 | |
| KR0183794B1 (ko) | 반도체 기억장치 및 그 제조방법 |