Nothing Special   »   [go: up one dir, main page]

RU2009133295A - Способ и устройство трансляции адреса - Google Patents

Способ и устройство трансляции адреса Download PDF

Info

Publication number
RU2009133295A
RU2009133295A RU2009133295/08A RU2009133295A RU2009133295A RU 2009133295 A RU2009133295 A RU 2009133295A RU 2009133295/08 A RU2009133295/08 A RU 2009133295/08A RU 2009133295 A RU2009133295 A RU 2009133295A RU 2009133295 A RU2009133295 A RU 2009133295A
Authority
RU
Russia
Prior art keywords
memory
page
address
information
physical address
Prior art date
Application number
RU2009133295/08A
Other languages
English (en)
Other versions
RU2461870C2 (ru
Inventor
Брайан Джозеф КОПЕК (US)
Брайан Джозеф КОПЕК
Виктор Робертс ОГСБУРГ (US)
Виктор Робертс ОГСБУРГ
Джеймс Норрис ДИФФЕНДЕРФЕР (US)
Джеймс Норрис ДИФФЕНДЕРФЕР
Томас Эндрю САРТОРИУС (US)
Томас Эндрю САРТОРИУС
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2009133295A publication Critical patent/RU2009133295A/ru
Application granted granted Critical
Publication of RU2461870C2 publication Critical patent/RU2461870C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/655—Same page detection
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

1. Способ управления смещенным доступом к памяти в процессоре, содержащий этапы, на которых: ! распознают доступ в зону в памяти, пересекающую границу страницы между первой и второй страницами памяти; и ! связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, причем в ответ на последующий доступ к такой же зоне в памяти информацию трансляции адреса, ассоциированную с первой и второй страницами, извлекают на основании единичной трансляции адреса. ! 2. Способ по п.1, в котором этап, на котором распознают адрес, содержит этап, на котором идентифицируют адрес, сконфигурированный так, чтобы вызывать пересечение границы страницы во время доступа к памяти. ! 3. Способ по п.2, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этап, на котором связывают адрес с информацией трансляции адреса, ассоциированной со второй страницей памяти. ! 4. Способ по п.2, дополнительно содержащий этап, на котором дублируют команду, которая представляет адрес, причем исполнение команды завершают на основании физического адреса, ассоциированного с первой страницей памяти, и исполнение дублированной команды завершают на основании физического адреса, ассоциированного со второй страницей памяти. ! 5. Способ по п.1, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этапы, на которых: ! сохраняют информацию о виртуальном адресе и информацию о физическом адресе, ассоциированную с первой страницей памяти в элементе буфера ассоциативной трансляции; и ! связы

Claims (28)

1. Способ управления смещенным доступом к памяти в процессоре, содержащий этапы, на которых:
распознают доступ в зону в памяти, пересекающую границу страницы между первой и второй страницами памяти; и
связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, причем в ответ на последующий доступ к такой же зоне в памяти информацию трансляции адреса, ассоциированную с первой и второй страницами, извлекают на основании единичной трансляции адреса.
2. Способ по п.1, в котором этап, на котором распознают адрес, содержит этап, на котором идентифицируют адрес, сконфигурированный так, чтобы вызывать пересечение границы страницы во время доступа к памяти.
3. Способ по п.2, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этап, на котором связывают адрес с информацией трансляции адреса, ассоциированной со второй страницей памяти.
4. Способ по п.2, дополнительно содержащий этап, на котором дублируют команду, которая представляет адрес, причем исполнение команды завершают на основании физического адреса, ассоциированного с первой страницей памяти, и исполнение дублированной команды завершают на основании физического адреса, ассоциированного со второй страницей памяти.
5. Способ по п.1, в котором этап, на котором связывают информацию трансляции адреса, ассоциированную с первой и второй страницами памяти, содержит этапы, на которых:
сохраняют информацию о виртуальном адресе и информацию о физическом адресе, ассоциированную с первой страницей памяти в элементе буфера ассоциативной трансляции; и
связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти.
6. Способ по п.5, в котором этап, на котором связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти, содержит этап, на котором сохраняют информацию о физическом адресе, ассоциированную со второй страницей памяти и информацией, идентифицирующей элемент буфера ассоциативной трансляции.
7. Способ по п.5, в котором этап, на котором связывают элемент буфера ассоциативной трансляции с информацией физического адреса, ассоциированной со второй страницей памяти, содержит этапы, на которых:
сохраняют информацию о виртуальном и физическом адресах, ассоциированную с первой страницей памяти, и информацию о физическом адресе, ассоциированную со второй страницей памяти в элементе буфера ассоциативной трансляции; и
устанавливают один или более битов в элементе буфера ассоциативной трансляции для указания виртуального адреса, ассоциированного с первой страницей памяти, вызывающего пересечение границы страницы.
8. Способ по п.1, дополнительно содержащий этап, на котором обрывают связь между информацией трансляции адреса, ассоциированной с первой и второй страницами памяти.
9. Способ по п.8, в котором этап, на котором обрывают связь, содержит этап, на котором объявляют недействительной информацию, связывающую информацию о физическом адресе, ассоциированную со второй страницей памяти, по отношению к информации о виртуальном адресе, ассоциированной с первой страницей памяти.
10. Процессор, содержащий схему, выполненную с возможностью:
распознавания доступа в область памяти, пересекающую границу страницы между первой и второй страницами памяти; и
связывания информации трансляции адреса, ассоциированной с первой и второй страницами памяти, причем в ответ на последующий доступ в ту же зону памяти информация трансляции адреса, ассоциированная с первой и второй страницами, извлекается на основании единичной трансляции адреса.
11. Процессор по п.10, в котором схема выполнена с возможностью идентификации адреса, сконфигурированного так, чтобы вызывать пересечение границы страницы во время доступа к памяти.
12. Процессор по п.11, в котором схема выполнена с возможностью связывания адреса с информацией трансляции адреса, ассоциированной со второй страницей памяти.
13. Процессор по п.11, в котором схема дополнительно выполнена с возможностью дублирования команды, которая представляет адрес, причем исполнение команды завершается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
14. Процессор по п.10, в котором схема выполнена с возможностью хранения информации о виртуальном адресе и информации о физическом адресе, ассоциированной с первой страницей памяти в элементе буфера ассоциативной трансляции.
15. Процессор по п.14, в котором схема выполнена с возможностью хранения информации о физическом адресе, ассоциированной со второй страницей памяти, и информации, идентифицирующей элемент буфера ассоциативной трансляции.
16. Процессор по п.14, в котором схема выполнена с возможностью хранения информации о виртуальном и физическом адресе, ассоциированной с первой страницей памяти, и информации о физическом адресе, ассоциированной со второй страницей памяти в элементе буфера ассоциативной трансляции, и установления одного или более битов в элементе буфера ассоциативной трансляции для указания виртуального адреса, ассоциированного с первой страницей памяти, вызванной пересечением границы страницы.
17. Процессор по п.10, в котором схема дополнительно выполнена с возможностью обрывания связи между информацией трансляции адреса, ассоциированной с первой и второй страницами памяти.
18. Процессор по п.17, в котором схема выполнена с возможностью объявления недействительной информации, связывающей информацию о физическом адресе, ассоциированную со второй страницей памяти, по отношению к информации о виртуальном адресе, ассоциированном с первой страницей памяти.
19. Способ выполнения трансляции адреса в процессоре, содержащий этапы, на которых:
распознают команду, сконфигурированную для осуществления доступа в область памяти, пересекающую границу страницы между первой и второй страницами памяти;
транслируют виртуальный адрес, представленный командой, в физический адрес, ассоциированный с первой страницей; и
извлекают физический адрес, ассоциированный со второй страницей памяти, основываясь на ранее установленной информации, связывающей виртуальный адрес с физическим адресом, ассоциированным со второй страницей памяти.
20. Способ по п.19, дополнительно содержащий этап, на котором дублируют команду, причем исполнение команды заканчивается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
21. Способ по п.19, в котором этап, на котором транслируют виртуальный адрес, содержит этапы, на которых:
идентифицируют элемент буфера ассоциативной трансляции, соответствующий виртуальному адресу; и
извлекают физический адрес, ассоциированный с первой страницей памяти, из элемента буфера ассоциативной трансляции.
22. Способ по п.21, в котором этап, на котором извлекают физический адрес, ассоциированный со второй страницей памяти, содержит этапы, на которых:
определяют, совпадает ли ранее установленная информация с соответствующей информацией, сохраненной в элементе буфера ассоциативной трансляции; и
извлекают информацию трансляции адреса в ответ на совпадение информации.
23. Способ по п.21, в котором этап, на котором извлекают физический адрес, ассоциированный со второй страницей памяти, содержит этапы, на которых:
определяют, указывают ли один или более битов в элементе буфера ассоциативной трансляции связь между первой и второй страницами памяти; и
извлекают информацию трансляции адреса из элемента буфера ассоциативной трансляции, содержащего физический адрес, ассоциированный с первой страницей памяти, в ответ на один или более битов, указывающих связь между первой и второй страницами памяти.
24. Процессор, содержащий схему, выполненную с возможностью:
распознавания команды, сконфигурированной для осуществления доступа к зоне в памяти, пересекающей границу страницы между первой и второй страницами памяти;
трансляции виртуального адреса, представленного командой, в физический адрес, ассоциированный с первой страницей памяти; и
извлечения физического адреса, ассоциированного со второй страницей памяти, основываясь на ранее установленной информации, связывающей виртуальный адрес с физическим адресом, ассоциированным со второй страницей памяти.
25. Процессор по п.24, в котором схема дополнительно выполнена с возможностью дублирования команды, в которой исполнение команды завершается, основываясь на физическом адресе, ассоциированном с первой страницей памяти, и исполнение дублированной команды завершается, основываясь на физическом адресе, ассоциированном со второй страницей памяти.
26. Процессор по п.24, в котором схема выполнена с возможностью идентификации элемента буфера ассоциативной трансляции, соответствующего виртуальному адресу, и извлечения физического адреса, ассоциированного с первой страницей памяти из элемента буфера ассоциативной трансляции.
27. Процессор по п.26, в котором схема выполнена с возможностью определения, совпадает ли ранее установленная информация с соответствующей информацией, сохраненной в элементе буфера ассоциативной трансляции, и извлечения информации трансляции адреса в ответ на совпадение информации.
28. Процессор по п.26, в котором схема выполнена с возможностью определения, указывает ли один или более битов в элементе буфера ассоциативной трансляции связь между первой и второй страницами памяти, и извлечения информации трансляции адреса из элемента буфера ассоциативной трансляции, содержащего физический адрес, ассоциированный с первой страницей памяти, в ответ на один или более битов, указывающих связь между первой и второй страницами памяти.
RU2009133295/08A 2007-02-07 2008-02-07 Способ и устройство трансляции адреса RU2461870C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/672,066 2007-02-07
US11/672,066 US8239657B2 (en) 2007-02-07 2007-02-07 Address translation method and apparatus

Publications (2)

Publication Number Publication Date
RU2009133295A true RU2009133295A (ru) 2011-03-20
RU2461870C2 RU2461870C2 (ru) 2012-09-20

Family

ID=39495104

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009133295/08A RU2461870C2 (ru) 2007-02-07 2008-02-07 Способ и устройство трансляции адреса

Country Status (12)

Country Link
US (1) US8239657B2 (ru)
EP (1) EP2118753B1 (ru)
JP (2) JP2010518519A (ru)
KR (1) KR101057526B1 (ru)
CN (1) CN101606134B (ru)
BR (1) BRPI0806994A2 (ru)
CA (1) CA2675702A1 (ru)
IN (1) IN2014MN01739A (ru)
MX (1) MX2009007982A (ru)
RU (1) RU2461870C2 (ru)
TW (1) TWI381275B (ru)
WO (1) WO2008098140A1 (ru)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8626989B2 (en) * 2011-02-02 2014-01-07 Micron Technology, Inc. Control arrangements and methods for accessing block oriented nonvolatile memory
WO2013085518A1 (en) 2011-12-08 2013-06-13 Intel Corporation A method, apparatus, and system for efficiently handling multiple virtual address mappings during transactional execution
US9460018B2 (en) 2012-05-09 2016-10-04 Qualcomm Incorporated Method and apparatus for tracking extra data permissions in an instruction cache
RU2504000C1 (ru) * 2012-07-20 2014-01-10 Открытое акционерное общество "КОНСТРУКТОРСКОЕ БЮРО "КОРУНД-М" (ОАО КБ "КОРУНД-М") Способ копирования данных в кэш-памяти и устройство для его осуществления
US8819342B2 (en) 2012-09-26 2014-08-26 Qualcomm Incorporated Methods and apparatus for managing page crossing instructions with different cacheability
US9280488B2 (en) 2012-10-08 2016-03-08 International Business Machines Corporation Asymmetric co-existent address translation structure formats
US9348757B2 (en) 2012-10-08 2016-05-24 International Business Machines Corporation System supporting multiple partitions with differing translation formats
US9740624B2 (en) 2012-10-08 2017-08-22 International Business Machines Corporation Selectable address translation mechanisms within a partition
US9600419B2 (en) 2012-10-08 2017-03-21 International Business Machines Corporation Selectable address translation mechanisms
US9355032B2 (en) 2012-10-08 2016-05-31 International Business Machines Corporation Supporting multiple types of guests by a hypervisor
US9355040B2 (en) 2012-10-08 2016-05-31 International Business Machines Corporation Adjunct component to provide full virtualization using paravirtualized hypervisors
US9804969B2 (en) * 2012-12-20 2017-10-31 Qualcomm Incorporated Speculative addressing using a virtual address-to-physical address page crossing buffer
KR102002900B1 (ko) 2013-01-07 2019-07-23 삼성전자 주식회사 메모리 관리 유닛을 포함하는 시스템 온 칩 및 그 메모리 주소 변환 방법
US20140310500A1 (en) * 2013-04-11 2014-10-16 Advanced Micro Devices, Inc. Page cross misalign buffer
US9632948B2 (en) 2014-09-23 2017-04-25 Intel Corporation Multi-source address translation service (ATS) with a single ATS resource
US11442760B2 (en) 2016-07-01 2022-09-13 Intel Corporation Aperture access processors, methods, systems, and instructions
US11106596B2 (en) * 2016-12-23 2021-08-31 Advanced Micro Devices, Inc. Configurable skewed associativity in a translation lookaside buffer
US11176091B2 (en) * 2017-09-29 2021-11-16 Intel Corporation Techniques for dynamic multi-storage format database access
US20190163642A1 (en) 2017-11-27 2019-05-30 Intel Corporation Management of the untranslated to translated code steering logic in a dynamic binary translation based processor
US11061824B2 (en) * 2019-09-03 2021-07-13 Microsoft Technology Licensing, Llc Deferring cache state updates in a non-speculative cache memory in a processor-based system in response to a speculative data request until the speculative data request becomes non-speculative

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060137A (en) * 1985-06-28 1991-10-22 Hewlett-Packard Company Explicit instructions for control of translation lookaside buffers
US5768575A (en) * 1989-02-24 1998-06-16 Advanced Micro Devices, Inc. Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions
JPH05298186A (ja) * 1992-04-20 1993-11-12 Nec Corp 情報処理装置
DE69428881T2 (de) 1994-01-12 2002-07-18 Sun Microsystems, Inc. Logisch adressierbarer physikalischer Speicher für ein Rechnersystem mit virtuellem Speicher, das mehrere Seitengrössen unterstützt
US5765022A (en) * 1995-09-29 1998-06-09 International Business Machines Corporation System for transferring data from a source device to a target device in which the address of data movement engine is determined
US5734881A (en) * 1995-12-15 1998-03-31 Cyrix Corporation Detecting short branches in a prefetch buffer using target location information in a branch target cache
JP2000010863A (ja) * 1998-06-24 2000-01-14 Sony Computer Entertainment Inc 情報処理装置および方法、並びに提供媒体
US6681311B2 (en) * 2001-07-18 2004-01-20 Ip-First, Llc Translation lookaside buffer that caches memory type information
US7363474B2 (en) 2001-12-31 2008-04-22 Intel Corporation Method and apparatus for suspending execution of a thread until a specified memory access occurs
CN100495319C (zh) * 2003-12-23 2009-06-03 凌阳科技股份有限公司 处理器中读取未对齐资料的方法与装置
US7340582B2 (en) 2004-09-30 2008-03-04 Intel Corporation Fault processing for direct memory access address translation
US7334107B2 (en) 2004-09-30 2008-02-19 Intel Corporation Caching support for direct memory access address translation
US20060174066A1 (en) * 2005-02-03 2006-08-03 Bridges Jeffrey T Fractional-word writable architected register for direct accumulation of misaligned data
US7366869B2 (en) * 2005-03-17 2008-04-29 Qualcomm Incorporated Method and system for optimizing translation lookaside buffer entries
US20060248279A1 (en) * 2005-05-02 2006-11-02 Al-Sukhni Hassan F Prefetching across a page boundary
US7404042B2 (en) * 2005-05-18 2008-07-22 Qualcomm Incorporated Handling cache miss in an instruction crossing a cache line boundary

Also Published As

Publication number Publication date
JP2013065325A (ja) 2013-04-11
JP2010518519A (ja) 2010-05-27
EP2118753A1 (en) 2009-11-18
KR101057526B1 (ko) 2011-08-17
RU2461870C2 (ru) 2012-09-20
WO2008098140A1 (en) 2008-08-14
TWI381275B (zh) 2013-01-01
US20080189506A1 (en) 2008-08-07
EP2118753B1 (en) 2013-07-10
IN2014MN01739A (ru) 2015-07-03
BRPI0806994A2 (pt) 2014-04-08
CN101606134A (zh) 2009-12-16
KR20090117798A (ko) 2009-11-12
CA2675702A1 (en) 2008-08-14
US8239657B2 (en) 2012-08-07
MX2009007982A (es) 2009-08-07
TW200842580A (en) 2008-11-01
JP5373173B2 (ja) 2013-12-18
CN101606134B (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
RU2009133295A (ru) Способ и устройство трансляции адреса
US20180101480A1 (en) Apparatus and method for maintaining address translation data within an address translation cache
DE602004021030D1 (de) Ungültigkeitserklärung eines Speichers und Löschen von Puffereinträgen
KR20090007598A (ko) 물리적으로-태그된 동작을 사용하는 가상으로-태그된 명령 캐시
TW200819979A (en) Method and system to indicate an exception-triggering page within a microprocessor
CN101097522A (zh) 一种加速bios运行的方法
TW200842572A (en) Method and apparatus for setting cache policies in a processor
CN105956192A (zh) 一种基于网站首页信息获取组织机构名简称的方法及系统
CN105446898A (zh) 描述符环管理
CN115774683A (zh) 用于超级用户模式中获取物理地址的方法及相应处理器
CN110941565B (zh) 用于芯片存储访问的内存管理方法和装置
CN109885583A (zh) 基于区块链的数据查询方法、装置、设备及存储介质
CN103942156B (zh) 存储器输出页面零数据的方法及存储器
CN109710267B (zh) 基于二进制翻译自修改代码检测方法和装置
CN114741338A (zh) 旁路转换缓存器、数据更新方法、内存管理单元及芯片
CN109712607A (zh) 一种处理方法、装置及电子设备
US7596668B2 (en) Method, system and program product for associating threads within non-related processes based on memory paging behaviors
CN106648989B (zh) 一种针对西数硬盘停转故障的修复方法
JP2004005103A (ja) 類似文書検索装置および類似文書検索方法
TH69491A (th) การนำเสนอของการใช้การควบคุมการเข้าถึงหน่วยความจำแบบที่ให้ประโยชน์สูงสุด
JP2018169981A (ja) 情報処理装置、情報処理方法及び情報処理プログラム
TW201901434A (zh) 固態硬碟執行刪除命令後回收垃圾的方法
JPS60103468A (ja) 更新対象抽出方式
JPH04239941A (ja) アドレス変換バッファ装置
KR20100048699A (ko) 플래시 메모리상의 현지 실행에 대한 성능을 향상시키기 위한 메모리 관리 프레임 워크 및 방법

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190208