PL152232B2 - Prasa mimośrodowa do prasowania proszków - Google Patents

Description

RZECZPOSPOLITA POLSKA	OPIS PATENTOWY PATENTU TYMCZASOWEGO	152 232
Patent tymczasowy dodatkowy do patentu nr-	Int. Cl.5 G06F 12/02
j&Ia
		G06F 15/74
w	Zgłoszono: 89 01 26 (P. 277379) Pierwszeństwo -----	tinuM
URZĄD	Zgłoszenie oroszono: 89 10 30	β £ UH
PATENTOWY	Opis patentowy opublikowano: 1990 03 30
RR

Twórca - wynalazku: Janusz Baczyński

Uprawniony z patentu tymczasowego: Uniwersytet Łódzki, Łódź (Polska) ^{* i}

UKŁAD DO ADRESOWANIA PAMIĘCI KOMPUTEROWEGO SYSTEMU ZBIERANIA I PRZETWARZANIA DANYCH

Przedmiotem wynalazku jest układ do adresowania pamięci systemu zbierania i przetwarzania danych, mający zastosowanie w systemach automatyki, kontroli i sterowania stosowanych w laboratoriach fizycznych, technicznych, przemysłowych itd.

Znane do tego układy, są przykładowo opisane przez: K. Bodźmirowskiego, J. Pieńkosa i W. Piestrzyńskiego w książce pt. Systemy mikroprocesorowe, wydanej przez Wydawnictwa Naukowo-Techniczne, w Warszawie, w 19B1 r.

Znany układ, zawiera blok pamięci sprzężony, bezpośrednio lub poprzez odpowiednie bufory i dekoder rozkładów, z magistralę systemu komputerowego sterowaną przez procesor systemu.

Działanie - znanego układu polega na tym, że procesor systemu generuje na magistralę operacje rozkazowe odczytu/zapisu z/do bloku pamięci. Gdy dekoder rozkazów lub sama pamięć rozpozna kod takiego rozkazu, to następuje odczyt/zapis danych na/z magistralę. W zależności od rodzaju procesora systemu, adres fizyczny generowany na magistralę może być tzw. adresem efektywnym lub też może on stanowić sumę adresu efektywnego i tzw. adresu segmentu. W pierwszym przypadku procesor systemu może wykorzystywać przestrzeń adresową bloku pamięci o pojemności nie większej niż maksymalna wartość słowa adresowego jakim on wewnętrznie, programowo operuje. W drugim przypadku procesor ma dostęp do większej przestrzeni adresowej bloku pamięci, bowiem adres fizyczny składa się z adresu efektywnego zrelokowanego powiększonego o wartość składowaną w wewnętrznym rejestrze procesora zwanym rejestrem segmentowym (procesor z takim trybem adresowania ma kilka rejestrów segmentowych, np. procesor INTEL 8086 jest wyposażony w cztery takie rejestry). Tak więc przestrzeń adresowa bloku pamięci jest wirtualnie

152 232

152 232 podzielona na segmenty. Gdy procesor chce uzyskać dostęp do określonego segmentu bloku pamięci, to musi takę operację poprzedzić odpowiednia sekwencja rozkazowa: zmiany zawartości lub zmiany samego rejestru adresowego w procesorze.

Niedogodnością znanego układu jest to, że gdy procesor systemu chce uzyskać dostęp do odpowiedniego segmentu bloku pamięci, to musi wcześniej wykonać procedurę programową zmiany zawartości lub zmiany jego wewnętrznego rejestru segmentowego. W wielu wypadkach taka manipulacja powoduje wydłużenie czasu dostępu do określonej lokacji adresowej w bloku pamięci.

Istotą układu według wynalazku jest to, że ma pamięć wektorów segmentówpołączoną wyjściami danych z buforem i z rejestrem połączonym wyjściami danych z wejściem sumatora. Wyjście sumatora jest połączone z wejściem adresowym pamięci wektorów segmentów połączonej z kolei wejściem sterującym z blokiem logiczno/sterującym połączonym także osobnymi wyjściami z wejściem wpisującym rejestru oraz z wejściami sterującymi: bufora i przełączającego bloku. Blok ten jest połączony z wejściem zewnętrznych sygnałów przełączających oraz jest też połączony wyjściem z wejściem ustawiającym rejestru, przy czym wyjście sumatora jest także połączone z wejściem adresowym bloku pamięci. Wejście sterujące bloku pamięci jest połączone z blokiem logićzno/sterującym. Natomiast, wyjście danych tego bloku jest połączone, bezpośrednio lub pośrednio poprzez blok buforów, z magistralą systemu komputerowego. Magistrala ta jest również połączona z buforem i blokiem logiczno/sterującym oraz z osobnym wejściem sumacyjnym sumatora.

Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu dodatkowej pamięci wektorów segmentów oraz sumatora uzyskuje się możliwość szybkiego dostępu przez procesor systemu do różnych segmentów bloku pamięci bez potrzeby wykonywania w procesorze jakichkolwiek manipulacji z udziałem jego rejestrów segmentowych. Nadto, układ pozwala na zwiększenie przestrzeni adresowej dostępnej dla procesora, zarówno w przypadku procesorów o trybie adresowania bezpośrednim jak i tych wyposażonych w wewnętrzne rejestry segmentowe dla relokacji -adresów efektywnych. Oprócz tego, układ pozwala na przełączanie segmentów pamięci z zewnątrz, bez udziału procesora.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku przedstawiającym blokowy schemat elektryczny układu zastosowanego w komputerowym systemie zbierania i przetwarzania danych CAMAC.

Układ według wynalazku ma pamięć 1 wektorów segmentów połączoną wyjściami danych z buforem 2 i z rejestrem 3 połączonym wyjściami danych z wejściem sumatora 4. Wyjście sumatora 4 jest połączone z wejściem adresowym pamięci 1 połączonej wejściem sterującym z blokiem 5 logiczno/sterującym. Blok 5 jest także połączony osobnymi wyjściami z wejściem wpisującym rejestru 3 oraz z wejściami sterującymi: bufora 2 i przełączającego bloku 6 połączonego z wejściem 7 zewnętrznych sygnałów przełączających. Wyjście bloku 6 jest połączone z wejściem ustawiającym rejestru 3. Wyjście sumatora 4 jest także połączone z wejściem adresowym bloku 6 pamięci, który jest połączony wejściem sterującym z blokiem 5, a wyjściem danych jest połączony, bezpośrednio lub pośrednio poprzez blok 9 buforów, z magistralą 10 systemu komputerowego. Magistrala 10 jest połączona z buforem 2 i blokiem 5 oraz z osobnym wejściem sumacyjnym sumatora 4.

Działanie tego układu polega na tym, że blok 5 logiczno/sterujący po rozpoznaniu operacji rozkazowej na magistrali 10 kierowanej do bloku 8 pamięci wysyła odpowiednie sygnały sterujące do tego bloku a ponadto z chwilą zakończenia takiej operacji rozkazowej generuje sygnał do rejestru 3 wpisujący do niego stan wyjść pamięci 1 wektorów segmentów. Tak więc podczas następnej operacji rozkazowej kierowanej do bloku 8, na wejściach adresowych tego bloku pojawia się adres równy sumie adresu fizycznego na magistrali 10 i adresu wektora segmentu składowanego w rejestrze 3.. Taki sam adres występuje na wejściu adresowym pamięci 1, zatem na wyjściu danych tej pamięci występuje wartość odczytywana z komórki określonej tym adresem i automatycznie z końcem tej operacji jest odpowiednio modyfikowana zawartość rejestru 3.

152 232

Zapis wektorów segmentów do pamięci 1 jest inicjowany z magistrali 10 poprzez blok 5. Zapis/ odczyt danych zawartych w pamięci 1 jest możliwy poprzez bufor 2. Blok 6 umożliwia ustawienie stanu rejestru 3 sygnałami zewnętrznymi podawanymi do wejścia 7, przy czym blok 5 nie dopuszcza do takiej zmiany w trakcie trwania na magistrali 10 operacji rozkazowej skierowanej do bloku Θ. Zatem,przełączanie segmentów przestrzeni pamięci w bloku 8 odbywa się bez udziału procesora sterującego magistralą.10, lecz dzieje się to zgodnie z wcześniejszym programowym zapisem -do pamięci 1.lub na żądanie tzw. urządzeń zewnętrznych przyłączonych do wejścia 7.

Claims (1)

1. Zastrzeżenie patentowe

   Układ do adresowania pamięci komputerowego systemu zbierania i przetwarzania danych, zawierający blok pamięci połączony, bezpośrednio lub poprzez blok buforów, z magistralą komputerowego systemu, znamienny tym, że ma pamięć (1) wektorów segmentów połączoną wyjściami danych z buforem (2) i z rejestrem (3), połączonym wyjściami danych z wejściem sumatora (4), połączonego wyjściem z wejściem adresowym pamięci (1), połączonej wejściem sterującym z blokiem (5) logiczno/sterującym, połączonym także osobnymi wyjściami z wejściem wpisującym rejestru (3) oraz z wejściami sterującymi bufora (2) i przełączającego bloku (6), połączonego z wejściem (7) zewnętrznych sygnałów przełączających oraz połączonego wyjściem z wejściem ustawiającym rejestru (3), przy czym wyjście sumatora (4) jest także połączone z wejściem adresowym bloku (8) pamięci, połączonym wejściem sterującym z. blokiem (5) oraz połączonym wyjściem danych, bezpośrednio lub pośrednio poprzez blok (9) buforów, z magistralą (10) systemu komputerowego, połączoną z buforem (2) i blokiem (5) oraz z osobnym wejściem sumacyjnym sumatora (4).

   152 232

   Zakład Wydawnictw UP RP. Nakład 100 Cena 3000 zł