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KR970006301B1 - TV chrominance signal detection circuit - Google Patents

TV chrominance signal detection circuit Download PDF

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KR970006301B1
KR970006301B1 KR1019890012504A KR890012504A KR970006301B1 KR 970006301 B1 KR970006301 B1 KR 970006301B1 KR 1019890012504 A KR1019890012504 A KR 1019890012504A KR 890012504 A KR890012504 A KR 890012504A KR 970006301 B1 KR970006301 B1 KR 970006301B1
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signal
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김경섭
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엘지전자 주식회사
구자홍
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Abstract

The TV chrominance signal detecting circuit comprises a plurality of exclusive OR gates(11,13) to which 2's compensation type of I, Q signals are inputted; adders(12,12', 14,14') in which the outputs of the exclusive OR gates(11,13) are added; AND gates(15,16) for applying carry inputs to the adders(12',14'); latches(17,18) for latching the outputs of the adders(12,12' and 14),14'); latches(21,22) for latching the output of I2 and Q2 ROM(19) to I2 and Q2 signals; an adder(24) in which the outputs of the latches(21,22) are added; a LOG ROM(25) in which the output of the adder(24) is log-processed; a multiplier(26) in which the output of the Log ROM(25) is 1/2 multiplied; an ANTI LOG ROM(27) in which the output of the multiplier(26) is ANTI log-processed to output the result as a signal size; a LOG ROM(20) in which the outputs of the adders(12,12') is log-processed; a subtracter(23) in which the output of multiplier(26) and the output of the Log ROM(20) are subtracted; ARC COS ROM(28) ANT LOG ROM(29) in which the Log A/1 output of the subtracter(23) is ARC COS-processed and ANTI log-processed to output .THETA.; and delay circuit(31,32).

Description

TV 크로미넌스 신호 검출회로TV chrominance signal detection circuit

제1도는 NTSC 합성 영상신호등의 크로미넌스백터도.1 is a chrominance vector diagram of an NTSC composite video signal lamp.

제2도는 제1도의 각상한을 도시한 I,Q신호의 MSB 표시레블.2 is an MSB display label of I and Q signals showing upper and lower limits of FIG.

제3도는 종래의 크로미넌스신호 검출회로의 브록도.3 is a block diagram of a conventional chrominance signal detection circuit.

제4도는 본 발명에 크로미넌스신호 검출회로의 브로도.4 is a diagram of a chrominance signal detection circuit in the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : ABS롬 2 : LOG롬1: ABS ROM 2: LOG ROM

3 : 가산기 4 : ARC TANROM3: adder 4: ARC TANROM

5 : LOG｜COS｜ROM 6 : 감산기5: LOG ｜ COS ｜ ROM 6: Subtractor

7 : ANTI LOG ROM 8 : 지연회로7: ANTI LOG ROM 8: Delay Circuit

11, 13 : 익스크루시브오아게이트 12, 12', 14, 14' : 가산기11, 13: Exclusive oragate 12, 12 ', 14, 14': Adder

15, 16 : 앤드게이트 17, 18, 21, 22 : 래치15, 16: endgate 17, 18, 21, 22: latch

19 : I2Q220 : LOG ROM19: I 2 Q 2 20: LOG ROM

23 : 감산기 24 : 가산기23: subtractor 24: adder

25 : LOG ROM 26 : 승산기25: LOG ROM 26: Multiplier

27 : ANTI LOG ROM 28 : ARC COS ROM27: ANTI LOG ROM 28: ARC COS ROM

29 : ANTI LOG ROM 31, 32 : 지연회로29: ANTI LOG ROM 31, 32: delay circuit

본 발명은 TV 신호중 크로미넌스 신호는 검출하는 회로에 관한 것으로 특히 틴트(tint)와 쎄츄래이션(saturation)조정과 오토후레쉬(auto flesh)를 할 수 있도록 크로미넌스신호의 크기와 각도를 검출하는 회로에 관한 것이다.The present invention relates to a circuit for detecting a chrominance signal of a TV signal. In particular, the magnitude and angle of the chrominance signal can be detected so that tint and saturation adjustment and auto flesh can be performed. It relates to a circuit.

종래의 이러한 회로에 대해서는 미국특허 4523221호에 설명된 바와 같이 그러한 기술내용을 제3도에 따라 간단히 그 구성을 설명하면, 칼라 I,Q 신호가 각각 ABS롬(1)에 연결되고 이는 LOG ROM(2)와 접속되고, 그 출력은 각각 감산기(3)에 연결되고, 감산기(3)의 출력은 ARC TAN ROM(4)에 연결되고, 상기 I,Q신호의 MSB 비트는 지연소자(8)들을 거쳐 ARC TAN ROM(4)에 접속되고 그출력은 각각 ANTI-LOG ROM(7)들과, Log｜Cos｜ROM(5)에 연결되며 감산기(6)의 입력에는 Log ROM(2)와 Log｜Cos｜ROM(5)가 연결되고 이 감산기(6)의 출력이 ANTI LOG ROM(7)에 연결되어 구성된 것이다.For such a conventional circuit, as described in US Pat. No. 45,23221, and briefly describing the configuration according to FIG. 3, the color I and Q signals are connected to the ABS ROM 1, respectively, and the LOG ROM ( 2), the output of which is respectively connected to the subtractor 3, the output of the subtractor 3 is connected to the ARC TAN ROM 4, and the MSB bit of the I, Q signal is connected to the delay elements 8 It is connected to ARC TAN ROM (4) and its output is connected to ANTI-LOG ROM (7) and Log | Cos | ROM (5), respectively, and the input of the subtractor (6) is Log ROM (2) and Log | Cos | ROM (5) is connected and the output of this subtractor (6) is connected to ANTI LOG ROM (7).

종래의 회로의 작동상태를 도면에 따라 설명하면 칼라신호 I,Q 신호는 ABS ROM(1)을 거쳐 LOG ROM(2)의 출력에는 LOG｜I｜LOG｜Q｜신호가 출력된다.The operation state of the conventional circuit will be described with reference to the drawings. The color signal I and Q signals are outputted through the ABS ROM 1 and the LOG | I | LOG | Q | signals are output to the output of the LOG ROM 2.

이는 감산기(3)의 출력에서는 LOG

Figure kpo00001
가 되어 제1도에서 알 수 있듯이, ARC TAN ROM(4)을 거쳐 θ 즉 칼라신호정보에 대한 각도값을 나타내게 된다.This is a LOG at the output of the subtractor (3).
Figure kpo00001
As can be seen in FIG. 1, the angle value for θ, that is, color signal information, is represented via the ARC TAN ROM 4.

또한 감산기(6)에는 LOG ROM(2)의 출력 LOG｜I｜와 LOG｜COS｜ROM(5)의 출력과 함께 연결된다.The subtractor 6 is also connected with the outputs LOG | I | and LOG | COS | ROM 5 of the LOG ROM 2.

즉 LOG｜I｜- LOG｜COSθ｜이므로 LOG

Figure kpo00002
가 된다. 이는 제1도에서 같이 크로미넌스신호의 크기 즉 A값을 나타낸다.That is, LOG ｜ I ｜-LOG ｜ COSθ ｜
Figure kpo00002
Becomes This shows the magnitude of the chrominance signal, that is, the A value, as shown in FIG.

따라서 제3도의 회로에서는 크로미넌스신호는 ANTI LOG ROM(7)을 거쳐서 각각의 크기와 각도값을 구하게 된다.Therefore, in the circuit of FIG. 3, the chrominance signal is obtained through the ANTI LOG ROM 7 to obtain respective magnitudes and angle values.

따라서 종래에는 칼라신호를 콘트롤하기 위해서는 칼라신호의 크기와 각도의 값을 검출할 필요가 있는 디지탈 TV를 개발하는데에는 다른방법으로 칼라신호의 크기와 각도를 검출하는 것이 필요하게 된다.Accordingly, in order to develop a digital TV that needs to detect the magnitude and angle of the color signal in order to control the color signal, it is necessary to detect the magnitude and angle of the color signal in another way.

따라서 종래의 크로미넌스신호의 크기를 검출하는데 한계가 있으므로 본 발명은 이러한 문제점을 해결하고자 안출한 것으로서 그회로의 구성을 제4도에 따라서 간단히 설명한다면 다음과 같다.Therefore, since there is a limit in detecting the magnitude of the conventional chrominance signal, the present invention has been made to solve this problem. The configuration of the circuit will be briefly described with reference to FIG.

본 발명에 따른 회로는 2의 보수인 형태의 I,Q 신호가 각각 인가되는 다수의 익스크루시브 오아게이트(11)(13)와, 상기 익스크루시브 오아게이트(11)(13)의 출력을 가산하는 가산기(12)(12')(14)(14')와, 상기 가산기(12')(14')에 캐리인풋을 인가하는 앤드게이트(15)(16)과, 상기 가산기(12)(12')(14)(14')의 출력을 래치하는 래치(17)(18)과, 상기 래치(17)(18)의 출력을 멀티플렉싱하는 I2Q2ROM(19)과, 상기 I2Q2ROM(19)의 출력을 I2신호와 Q2신호로 래치하는 래치(21)(22)와, 상기 래치(21)(22)의 출력을 가산하는 가산기(24)와, 상기 가산기(24)의 출력을 Log화하는 Log ROM(25)와, 상기 Log ROM(25)의 출력을

Figure kpo00003
승산하는 승산기(26)과, 상기 승산기(26)의 출력을 ANTI LOG화하여 신호의 크기로 출력하는 ANTI Log ROM(27)과, 상기 가산기(12)(12')의 출력을 Log화하는 Log ROM(20)과, 상기 승산기(26)의 출력과 상기 Log ROM(20)의 출력을 감산하는 감산기(23)과, 상기 감산기(23)의 Log
Figure kpo00004
출력을 ARC COS화하고 ANTI LOG화하여 θ각을 출력하는 ARC COS ROM(28)과 ANTI LOG ROM(29)과, 상기 작동의 시간을 맞추기 위한 지연회로(31)(32)를 포함하는 틴트 및 세츄레이션과 오토후FP쉬를 조절하도록 구성된 것을 특징으로 하는 크로미넌스신호검출회로인 것이다.The circuit according to the present invention provides a plurality of exclusive oragates 11 and 13 to which I and Q signals of a two's complement form are respectively applied, and outputs of the exclusive oragates 11 and 13. Adders 12, 12 ', 14 and 14' to be added, AND gates 15 and 16 for applying carry inputs to the adders 12 'and 14', and the adder 12 Latches 17 and 18 for latching the outputs of (12 ') 14 and 14', I 2 Q 2 ROM 19 for multiplexing the outputs of latches 17 and 18, and I 2 latches 21 and 22 for latching the output of the Q 2 ROM 19 into an I 2 signal and a Q 2 signal, an adder 24 for adding the outputs of the latches 21 and 22, and the adder. Log ROM 25 to log the output of the (24), and the output of the Log ROM (25)
Figure kpo00003
A multiplier 26 for multiplying, an ANTI log ROM 27 for converting the output of the multiplier 26 to a signal size, and a log for outputting the outputs of the adders 12 and 12 '. ROM 20, a subtractor 23 for subtracting the output of the multiplier 26 and the output of the log ROM 20, and a log of the subtractor 23
Figure kpo00004
Tint including ARC COS ROM 28 and ANTI LOG ROM 29 for outputting ARC COS and ANTI LOG for outputting θ angle, and delay circuits 31 and 32 for timing the operation. It is a chrominance signal detection circuit characterized in that it is configured to adjust the saturation and the auto post-FPh.

본 발명에 따른 회로의 작동을 도면에 따라 설명하면, NTSC 영상합성 신호를 칼라 시브패리어 fsc의 4배 즉 4fsc로 A/D변환하여 이중크로마(chroma)신호중 I,Q 신호를 검출할 수 있다. 이 검출된 신호는 그의 보수 형태를 가진다.Referring to the operation of the circuit according to the present invention, it is possible to detect the I, Q signals in the double chroma signal by A / D conversion of the NTSC image synthesis signal to 4 times the color sieve parity fsc, that is, 4 fsc. . This detected signal has its complement form.

따라서, I,Q의 MSB는 각각 신호비트를 나타낸다. 제2도에 표시된 바와 같이 MSB I,Q 신호에 따라 1, 2, 3, 4 상한이 결정된다.Therefore, the MSBs of I and Q each represent signal bits. As shown in FIG. 2, the upper limit of 1, 2, 3, 4 is determined according to the MSB I, Q signals.

제1도에서 보면 크로미넌스(chrominance)신호는 I,Q 신호로써 검출할 수 있다.In FIG. 1, the chrominance signal can be detected as an I and Q signal.

따라서 이 I,Q 신호를 이용하여 크로미넌스(chrominance) 신호를 각도(θ)와 크기(A)로 변환하여, 이는 틴트 및 새츄래이션 오토후레쉬 등을 위하여 이용될 수 있다.Therefore, the chrominance signal is converted into an angle θ and a magnitude A using the I and Q signals, which can be used for tint and saturation auto fresh.

따라서 크기(A)를 구하기 위해서는 A=

Figure kpo00005
의 식을 이용한다. 이를 하드웨어로 구성하기 위하여 다음과 같은 식으로 변환하는 것이 필요하다.Therefore, to find the size A, A =
Figure kpo00005
Use the equation In order to configure it as hardware, it is necessary to convert it as follows.

Figure kpo00006
Figure kpo00006

Figure kpo00007
Figure kpo00007

또한 각도(θ)를 구하기 위해서는 제1도를 참조하면Also, to find the angle θ, referring to FIG.

Figure kpo00008
Figure kpo00008

으로 변경할 수 있다.Can be changed.

위 두식을 하드웨어 구성한 것이 제3도으로써 설명하면 다음과 같이 즉 I,Q 복조를 하여 이를 각각 익스크루시브오아게이트(11)(13)에 입력시킨다.Referring to FIG. 3, the hardware configuration of the above two equations is performed as follows, i.

이 신호는 2의 보수 형태를 갖는다. 이는 바로 I,Q 신호가 극성을 갖는다는 것이다. 즉 I,Q의 각각의 MSB가 0일때는 -값을 의미한다.This signal has a two's complement form. This means that the I and Q signals are polar. That is, when each MSB of I and Q is 0, it means a-value.

따라서 제2도와 같이 I,Q값에 따라 크로미넌스(chrominance)신호의 상한을 파악할 수 있다. 제3a도를 설명하면 익스크루시브오아게이트(11)의 입력 I 신호중 MSB이 1 즉 값일때는 익스크루시브오아게이트(11)은 인버터로 작동한다.Therefore, as shown in FIG. 2, the upper limit of the chrominance signal can be determined according to the I and Q values. Referring to FIG. 3A, when the MSB of the input I signal of the exclusive oar gate 11 is 1, that is, the exclusive oar gate 11 operates as an inverter.

이를 다시 가산기(12)(12')에 입력시키고 MSB I7과 연결된 앤드게이트(15)의 출력이 가산기(12')의 캐리인 입력 단자에 연결된다. 즉 MSB I7이 1일때는 가산기(12')의 캐리인풋 단자에는 1이 입력된다.This is input again to the adders 12 and 12 'and the output of the AND gate 15 connected to MSB I 7 is connected to the input terminal which is the carry of the adder 12'. That is, when MSB I 7 is 1, 1 is input to the carry input terminal of the adder 12 '.

따라서 가산기(12)의 출력에는 이진형태의 데이타가 출력된다. 이는 Q신호에 대해서도 똑같이 익스크루시브오아게이트(13) 가산기(14)(14')의 출력도 이진형태도 출력된다.Therefore, binary data is output to the output of the adder 12. Similarly to the Q signal, the outputs of the exclusive or gate 13 adders 14 and 14 'are also output in binary form.

이는 래치(17)(18)을 통하여 멀티플렉싱(Multiplexing)되어 I2및 Q2신호로 만들기 위한 I2Q2ROM(19)에 입력되고 출력은 I2Q2신호를 취출해내기 위하여 배치(21)(22)를 이용하여 디멀티플렉싱(Demultiplexing)된다.It is input through the latches 17 and 18 to the I 2 Q 2 ROM 19 for multiplexing into I 2 and Q 2 signals and the output is arranged to extract the I 2 Q 2 signal (21). Demultiplexing is performed using 22.

이의 출력은 I2+I2신호를 구하기 위한 가산기(24)에 인가되고, 이는 다시 Log(I2+Q2)신호를 위한 ROM(25)에 입력되고 다시

Figure kpo00009
로 하기 위하여 데이타라인을 LSB쪽으로 MSB쪽으로 1비트 쉬프트(shift)함으로써 쉽게 얻어질 수 있는 것이다.Its output is applied to an adder 24 for obtaining the I 2 + I 2 signal, which is in turn input to the ROM 25 for the Log (I 2 + Q 2 ) signal and again.
Figure kpo00009
It can be easily obtained by shifting the data line 1 bit from LSB to MSB.

이는 Anti Log ROM(27)을 통하여 크로미넌스 신호에서의 크기(A)를 얻게하는 것이다.This is to obtain the magnitude A in the chrominance signal through the Anti Log ROM 27.

한편 이진출력중 I신호는 LogI값을 위한 ROM(20)에 입출되고 감산기(23)에 LogA값을 위한 승산기(26)로부터의 출력과 함께 연결되어 Log

Figure kpo00010
값을 구할 수 있다.On the other hand, the I signal of the binary output is inputted to the ROM 20 for the LogI value and connected to the subtractor 23 together with the output from the multiplier 26 for the LogA value.
Figure kpo00010
You can get the value.

이는 Log θ를 위한 ARC COS ROM(28)에 연결되고 다시 θ(각도)값을 위한 Anti LOG ROM(29)에 연결된다. 이때 Anti Log ROM(29)의 출력은 0°~90°까지의 각도의 범위를 갖는다.It is connected to ARC COS ROM 28 for Log θ and again to Anti LOG ROM 29 for θ (angle) value. At this time, the output of the Anti Log ROM 29 has an angle ranging from 0 ° to 90 °.

이 각도는 각상한의 위치를 나타내는 I,Q 신호 MSB 즉 I7, Q7에 의해 θ(각도)는 1-비트로 구성되고 이는 0°~360°의 각도값을 얻을 수 있다.This angle θ (angle) by the I, Q signal MSB i.e. I 7, Q 7 represents the position of each upper is composed of 1 bit, it is possible to obtain an angular value of 0 ° ~ 360 °.

이 크기(A)의 각도(θ)는 틴트와 세츄레이션 콘트롤 및 오토후레쉬를 구현하기 위해 사용된다.The angle (θ) of this magnitude (A) is used to implement the tint, the saturation control and the auto flash.

한편 지연회로(31)(32)는 각도의 시간상의 문제를 해결하는데 사용된다.On the other hand, the delay circuits 31 and 32 are used to solve the time problem of the angle.

따라서 본 발명에 따른 회로는 디지탈 TV에서 크로미넌스신호의 크기와 각도를 검출하여 틴트와 세츄레이션 오토후러쉬를 디지탈적으로 쉽게 구할 수가 있을 뿐만 아니라 이를 이용하여 이후에는 IDTV, EDTV의 시스템에도 적용할 수 있는 것이다.Therefore, the circuit according to the present invention can easily obtain the tint and the sequential auto flash by detecting the magnitude and angle of the chrominance signal in the digital TV, and then apply it to the system of IDTV and EDTV. You can do it.

Claims (1)

2의 보수인형태의 I, Q 신호가 각각 인가되는 다수의 익스크루시브 오아게이트(11)(13)와, 상기 익스크루시브오아게이트(11)(13)의 출력을 가산하는 가산기(12)(12')(14)(14')와 상기 가산기(12')(14')에 캐리인룻을 인가하는 앤드게이트(15)(16)과, 상기 가산기(12)(12')(14)(14')의 출력을 래치하는 래치(17)(18)과, 상기 래치(17)(18)의 출력을 멀티플렉싱하는 I2Q2ROM(19)의 출력을 I2신호와 Q2신호로 래치하는 래치(21)(22)와, 상기 래치(21)(22)의 출력을 가산하는 가산기(24)와, 상기 가산기(24)의 출력을 Log화하는 Log ROM(25)와, 상기 Log ROM(25)의 출력을
Figure kpo00011
승산하는 승산기(26)과, 상기 승산기(26)의 출력을 ANTI Log화하여 신호의 크기로 출력하는 ANTI LOG ROM(27)과, 상기 가산기(12)(12')의 출력을 Log화하는 Log ROM(20)과, 상기 승산기(26)의 출력과 상기 Log ROM(20)의 출력을 감산하는 감산기(23)과, 상기 감산기(23)의 Log
Figure kpo00012
출력을 ARC COS화하고 ANTI LOG화하여 θ각을 출력하는 ARC COS ROM(28)과 ANTI LOG ROM(29)과, 상기 작동의 시간을 맞추기 위한 지연회로(31)(32)를 포함하여 틴트 및 세츄레이션과 오토후러쉬를 조절하도록 구성된 것을 특징으로 하는 TV크로미넌스 신호검출회로.An adder 12 that adds the outputs of a number of exclusive oragates 11 and 13 to which I and Q signals of the two's complement form are respectively applied; (12 ') 14 (14') and end gates 15 (16) for applying a carry inut to the adders (12 ') 14', and the adders (12) (12 ') (14). ) (14 ') latches 17 and 18 and the latch 17 I 2 Q 2 ROM (19) I 2 signal and Q 2 signal the output of the multiplexing to the output (18) for latching the output of the A latch 21 and 22 latched by a latch, an adder 24 to add an output of the latch 21 and 22, a Log ROM 25 to log an output of the adder 24, and Output of Log ROM (25)
Figure kpo00011
A multiplier 26 for multiplying, an ANTI log ROM 27 for outputting the output of the multiplier 26 to a signal size, and a log for outputting the outputs of the adders 12 and 12 '. ROM 20, a subtractor 23 for subtracting the output of the multiplier 26 and the output of the log ROM 20, and a log of the subtractor 23
Figure kpo00012
ARC COS ROM 28 and ANTI LOG ROM 29 outputting ARC COS and ANTI LOG outputting θ angle, and delay circuits 31 and 32 for timing the operation. TV chrominance signal detection circuit, characterized in that configured to adjust the saturation and auto flash.
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