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KR960024604A - 이중 채널 박막트랜지스터 및 그 제조방법 - Google Patents

이중 채널 박막트랜지스터 및 그 제조방법 Download PDF

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KR960024604A
KR960024604A KR1019940036936A KR19940036936A KR960024604A KR 960024604 A KR960024604 A KR 960024604A KR 1019940036936 A KR1019940036936 A KR 1019940036936A KR 19940036936 A KR19940036936 A KR 19940036936A KR 960024604 A KR960024604 A KR 960024604A
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김윤기
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Abstract

본 발명은 게이트 전극(4) 상·하에 하나씩의 채널유기층(2,6)을 갖는 것을 특징으로 하여, 이온주입을 반드시 사용하지 않아도 온 전류를 증가시킬 수 있고, 이에 따라 전기적 특성을 향상시키는 효과가 있는 이중 채널 박막트랜지스터에 관한 것이다.

Description

이중 채널 박막트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1F도는 본 발명에 따른 이중 채널 박막트랜지스터 제조과정을 도시한 공정 단면도.

Claims (4)

  1. 박막트랜지스터에 있어서; 오목한 홈 부위를 갖는 절연층; 상기 오목한 홈 부위의 상기 절연층 상에 형성된 제1채널층; 상기 제1채널층 상에 형성된 제1게이트 산화층; 상기 제1게이트 산화층 상에 형성되며 상기 오목한 홈 내부에 매립되는 게이트 전도층; 상기 게이트 전도층 상에 형성되는 제2게이트 산화층; 상기 제2게이트 산화층 상에 형성되며 상기 제1채널층과 접속하는 제2채널층을 구비하는 것을 특징으로 하는 박막트랜지스터.
  2. 박막트랜지스터 제조방법에 있어서; 소정부위가 식각되어 홈을 갖는 절연층을 형성하는 단게; 상기 절연층 표면을 따라 제1전도층을 형성하는 단계; 상기 제1전도층 상에 제1게이트 산화층을 형성하는 단계; 상기 제1게이트 산화층을 패터닝하여 노드 콘택 부위의 상기 제1전도층을 노출시키는 단계; 전체구조 상부에 제2전도층을 증착한 후 상기 제1게이트 산화층의 탑 부위가 노출될 때까지 에치백하여 상기 홈 내부의 게이트 산화막 상부 및 노출된 제1전도층 상에 제2전도층을 패터닝하는 단계; 전체구조 상부에 제2게이트 산화층을 형성하는 단계; 상기 제1게이트 산화층을 패터닝시 사용한 마스크를 사용하여 상기 제2게이트 산화층을 패터닝하는 단계; 전체구조 상부에 제3전도층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제2항에 있어서; 상기 제3전도층 상에 소오스/드레인 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제2항 또는 제3항에 있어서; 상기 제1전도층 내지 제3전도층은 폴리실리콘인 것을 특징으로 하는 박막트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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